JP2002270823A

JP2002270823A - 半導体装置及びその製造方法

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Publication number: JP2002270823A
Application number: JP2001069632A
Authority: JP
Inventors: Norihiko Tsuchiya; 憲彦土屋; Yukihiro Ushiku; 幸広牛久; Yuichi Mikata; 裕一見方; Atsuko Kawasaki; 敦子川崎; Kaori Umezawa; 華織梅澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-03-13
Filing date: 2001-03-13
Publication date: 2002-09-20
Anticipated expiration: 2021-03-13
Also published as: JP4073171B2

Abstract

(57)【要約】【課題】高温で長時間の活性化熱処理を行うことなく、
パターンエッジ部周辺に発生する応力を軽減することに
より高濃度不純物領域の活性化熱処理で発生する転位の
拡張を抑制する。【解決手段】ＬＤＤ構造を有するＭＯＳトランジスタの
ソース・ドレイン領域の形成において、Ｐ型シリコン基
板１０１上にゲート絶縁膜１０２を介して、ゲート電極
１０３を形成後、ゲート電極１０３等をイオン注入マス
クとして、イオン注入を行い、さらに熱処理によって、
ｎ−低濃度不純物領域１０６を形成する。さらにゲート
電極に隣接するゲート電極側壁１０４を形成する。この
ゲート電極側壁１０４等をイオン注入マスクとして、ｎ
＋高濃度不純物領域１０７をイオン注入で形成し、ソー
ス・ドレイン領域１０８を形成する。さらに第１のゲー
ト電極側壁１０４に隣接して、第２のゲート電極側壁１
０５を形成する。その後、ソース・ドレイン領域１０８
の活性化熱処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
で発生する結晶欠陥を抑制する技術に係り、特に半導体
装置における高濃度の拡散層に対するイオン注入後の不
純物活性化熱処理工程で発生する転位を抑制する半導体
装置及びその製造方法に関係するものである。

【０００２】

【従来の技術】従来、半導体装置、例えば、ＭＯＳ等を
含む電界効果型トランジスタ（以下、ＭＯＳトランジタ
という。）のゲート電極のエッジ周辺のシリコン基板の
表面部にイオン注入により選択的にソースまたはドレイ
ン拡散層の領域（以下、ソース・ドレイン領域とい
う。）を形成する場合には、フォトレジスト膜または酸
化シリコン膜等をマスクにイオン注入を行い、その後マ
スク膜を除去し熱処理を行って、ソース・ドレイン領域
の活性化を行っている。

【０００３】ここで、従来の半導体装置の断面図を図１
０に示す。図１０において、シリコン基板２０１に絶縁
膜（図示せず）を介してゲート電極２０２を形成する。
そして、上述したとおりの方法等でイオン注入法により
シリコン基板２０１中に高濃度不純物を注入し、その
後、熱処理によりソース・ドレイン領域２０３を形成し
て、ＭＯＳトランジスタを作成する。

【０００４】上述したイオン注入でイオンが打ち込まれ
たシリコン基板の領域はアモルファス化される。このア
モルファス化された領域はその後の熱処理により活性化
され、単結晶領域を種として固相エピタキシャル成長を
行い、単結晶となる。この熱処理により活性化する際
に、図１０に示すようにその再結晶化過程で発生する結
晶欠陥（以下、転位２１０という。）がゲート電極２０
２の端の部分（以下、端部２０２ａという。）のシリコ
ン基板１内で頻繁に生じる。これは図１０で示すように
固相エピタキシャル成長が２つの異なる結晶軸方向に進
むことにより引き起こされる。

【０００５】つまり、アモルファス化されたソース・ド
レイン領域２０３を活性化熱処理を行うとソース・ドレ
イン領域２０３の中央部２０３ｂは＜１００＞方向に固
相成長し、ソース・ドレイン領域２０３のゲート電極の
端部２０２ａ近くの端部２０３ａでは＜１１１＞方向に
固相成長する。それぞれの固相成長がぶつかり合うこと
によりに端部２０２ａ直下で転位２１０が発生する。

【０００６】また、最近のＭＯＳトランジスタ等では、
高速化、高集積化による素子の微細化に伴いソース・ド
レイン間のパンチスルー現象や、ドレイン端におけるホ
ットエレクトロンの発生により特性劣化等を生じる問題
が出てきた。

【０００７】そこで、このホットエレクトロンによる特
性劣化防止のためLDD（LightlyDoped Drain ）構造が必
要となり、ゲート電極側壁を用いて低濃度不純物領域を
高濃度不純物領域に先立って形成する構造を用いるよう
になってきた。

【０００８】ここで、従来のLDD構造を用いたＭＯＳト
ランジスタの半導体装置について図１０を用いて説明す
る。図１１は従来のLDD構造におけるソース／ドレイン
領域形成工程を示すものである。図１１(a)はシリコ
ン基板３０１上に形成されたゲート絶縁膜３０２上に
０．２５μｍ幅のゲート電極３０３を形成した後にゲー
ト電極３０３をマスクとしてリンのイオン注入を行い、
ｎ−低濃度不純物領域３０５を形成する。このイオン注
入は、例えば、燐（P）を加速電圧２０keV、ドーズ量１
×１０¹³cm^-2の条件で行う。

【０００９】次にＬＰ−ＣＶＤ（Low Pressure - Chemi
cal Vapor Deposition）によりSiN膜をゲート絶縁膜３
０２及びゲート電極３０３上に堆積した後、RIE（React
iveIon Etching）でSiN膜をエッチングしてゲート電極
側壁３０４（膜厚100nm）を形成する。SiN膜のゲート電
極側壁３０４が形成された状態（図１１(a)）で、図に
示すようにゲート電極側壁３０４の端部３０４ａ（以
下、パターンエッジ３０４ａという。）には高い歪（高
応力）領域が存在している。

【００１０】次に図１１（ｂ）に示すようにゲート電極
側壁３０４等をマスクとしてｎ＋高濃度不純物領域３０
６をイオン注入で形成して、ソース・ドレイン領域３０
７を形成する。このイオン注入は、例えば、砒素（As）
を加速電圧４０keV、ドーズ量４×１０¹⁵cm^-2の条件で
行う。イオン注入のドーズ量が１×１０¹⁵cm^-2程度でイ
オン注入領域のシリコン基板は完全にアモルファス化さ
れている。その後のソース・ドレイン領域３０７の熱処
理による活性化は、縦型拡散炉においてＦＡ（Furnance
Anneal―徐昇温熱処理）により、窒素雰囲気中で９５
０℃、１０分間程度で行う（図１１（ｃ））。

【００１１】上述したとおり、ｎ＋高濃度不純物領域３
０６を形成するためのイオン注入により、ソース・ドレ
イン領域３０７におけるシリコン基板１の結晶構造が破
壊され、アモルファス状態となる。一方ゲート電極側壁
３０４で覆われた部分はアモルファス化されないため、
パターンエッジ３０４ａのシリコン基板３０１内におい
て、アモルファス構造と単結晶の境界となる。

【００１２】さらに不純物注入後、不純物の活性化と再
結晶化のための熱処理（以下、活性化熱処理という。）
を行う際、ゲート電極側壁３０４の材質による熱膨張係
数の差に基づく応力及び、ゲート絶縁膜３０２によるシ
リコン基板３０１に対する圧縮応力等のパターンエッジ
周辺部での高い応力が加わり、基板の無転位での再結晶
化を阻害する。その結果、パターンエッジ３０４ａの応
力が高くなり、パターンエッジ３０４ａで図９で説明し
た再結晶化過程で発生する転位がこの応力を緩和するた
めに拡張して拡散層やwellの接合を貫通するに至り、ソ
ース・ドレイン領域３０７の空乏層中に至るまで長い転
位３１０が起こる（図１１（ｃ））。この長い転位３１
０はリーク電流を増加させ、極端にリーク電流が大きい
場合には半導体装置として動作しなくなる場合もあると
いう問題があった。

【００１３】この場合、例えば、１０００℃以上の高温
で１０秒から数十分の活性化熱処理を行えば、シリコン
基板中のアモルファス状態の完全な再結晶化が可能にな
り、再結晶化過程で発生する転位は減少するが、活性化
熱処理で高温熱処理を長時間行うことにより、注入した
不純物が広く拡散するため所望の不純物プロファイルを
得ることが困難となり、高性能の半導体装置として操作
しなくなるという問題があった。

【００１４】また、このようなソース・ドレイン領域の
活性化熱処理による転位の発生を抑制する方法として、
例えば、特開平５−２１１１６５および特開平１０−１
７８１７２号公報等では、ゲート電極側壁に隣接する第
２のゲート電極側壁を形成して、イオン注入開口部の寸
法を狭くしてイオン注入を行い、ｎ＋高濃度不純物領域
を形成する。その後、第２のゲート電極側壁を除去した
後に熱処理を行う方法が出願されている。

【００１５】しかしながら、第２のゲート電極側壁を形
成した後、イオン注入してｎ＋高濃度不純物の領域を形
成すると、イオン注入開口部の寸法が狭くなる。よっ
て、高集積化、素子の微細化に伴い、ソース・ドレイン
領域の所望不純物プロファイルを得るのが困難になると
いう問題があった。さらにゲート電極の端にも、ゲート
電極の材料、例えばPoly-Siによる応力が集中してお
り、ゲート電極側壁を薄くするとパターンエッジの応力
の集中箇所と接近してさらに応力が増すので、活性化熱
処理での転位の拡張をさせるという問題があった。

【００１６】さらに、パターンエッジと素子分離酸化膜
のエッジが交差する点の周辺では応力が極度に集中し、
最悪の場合はトランジスタなどから成る全素子に転位が
発生することもある。この原因は応力集中領域がパター
ンエッジでの転位発生点とほぼ一致した状態でソース・
ドレイン領域の活性化熱処理をしたためと考えられてい
る。しかしながら、従来の製造プロセス及び半導体装置
では上述した問題に対する効果的な解決策は提示されて
いない。

【００１７】

【発明が解決しようとする課題】上述したとおり、従来
の半導体装置におけるソース・ドレイン領域の形成で
は、ソース・ドレイン領域へのイオン注入の際、ゲート
電極側壁端部において基板中のシリコン単結晶がアモル
ファス構造となり、その後の不純物の活性化熱処理にお
いてパターンエッジに転位が生じ、アモルファス構造の
十分な再結晶化が困難となるため、ソース・ドレイン接
合のリーク電流を生じるという問題があった。

【００１８】本発明は上述した問題点を解決すべくなさ
れたもので、高温で長時間の活性化熱処理を行うことな
く、パターンエッジ部周辺に発生する応力を軽減するこ
とにより高濃度不純物領域の活性化熱処理で発生する転
位の拡張を抑制する半導体装置と、その製造方法を提供
するものである。

【００１９】

【課題を解決するための手段】上記目的を達成する本発
明の半導体装置の製造方法は、半導体基板上に形成され
る電界効果型トランジスタを含む半導体装置の製造方法
において、半導体基板の表面に開口部を有するマスクを
形成する工程と、不純物を前記開口部を通して半導体基
板注入し、半導体基板中にアモルファス領域を形成する
工程と、このアモルファス領域を形成後、この開口部を
狭くする工程と、その後アモルファス領域に活性化熱処
理を行い、電界効果型トランジスタのソース・ドレイン
領域を形成する工程とを有することを特徴とすることに
より、活性化熱処理で発生する転位の拡張を抑制するこ
とが可能になる。

【００２０】また、上記目的を達成する本発明の半導体
装置の製造方法は、半導体基板上にゲート電極を形成す
る工程と、このゲート電極に第１のゲート電極側壁膜を
形成する工程と、さらに第１のゲート電極側壁膜を所定
の開口部を有するマスクの少なくとても一部として、こ
の開口部を通して半導体基板に不純物を注入し、半導体
基板中にアモルファス領域を形成する工程と、その後所
定の厚さを有する第２のゲート電極側壁膜を第１のゲー
ト電極側壁膜に隣接するように形成して、開口部を狭く
する工程と、このアモルファス領域を活性化熱処理を行
う工程とを有することを特徴とすることにより、活性化
熱処理で発生する転位の拡張を抑制することが可能にな
る。

【００２１】また、上記目的を達成する本発明の半導体
装置の製造方法は、半導体基板上にゲート絶縁膜を形成
する工程と、このゲート絶縁膜上にゲート電極を形成す
る工程と、ゲート電極にゲート電極側壁膜を形成する工
程と、その後、前記ゲート絶縁膜の前記半導体基板に対
する応力を緩和する熱処理を行う工程と、所定の開口部
を有するマスクを通して半導体基板に不純物を注入し、
半導体基板中にアモルファス領域を形成する工程と、こ
のアモルファス領域を活性化熱処理を行う工程とを有す
ることを特徴とすることにより、活性化熱処理で発生す
る転位の拡張を抑制することが可能になる。

【００２２】さらに、上記目的を達成する本発明の半導
体装置の製造方法は、半導体基板上に素子領域と素子分
離領域を形成する工程と、素子領域の一部の前記半導体
基板上にゲート電極を形成する工程と、少なくともゲー
ト電極をマスクの一部として不純物を前記素子領域内の
半導体基板中に注入し、アモルファス領域を形成する工
程と、前記ゲート電極表面と前記アモルファス領域の表
面との間にアモルファス領域の表面側が温度が高くなる
ように温度勾配をつける手段を形成する工程と、前記半
導体基板の前記ゲート電極が形成されている表面側から
急峻な熱処理を行い、前記アモルファス領域を活性化す
ることにより活性化熱処理で発生する転位の拡張を抑制
することが可能になる。

【００２３】さらに、上記目的を達成する本発明の半導
体装置は、ゲート電極に第１のゲート電極側壁が形成さ
れた電界効果型トランジスタにおいて、この第１のゲー
ト電極側壁に隣接する第２のゲート電極側壁の端部と、
この電界効果型トランジスタの高濃度不純物領域に対応
する第１のゲート電極側壁の端部との間が一定の距離だ
け離れていることにより、高濃度不純物領域を活性化熱
処理で発生する転位の拡張を抑制することが可能にな
る。

【００２４】

【発明の実施の形態】次に、本発明による半導体装置の
製造方法について図１乃至図９を参照して説明する。ま
ず、図１（ａ）乃至図１（ｄ）は本発明の第１の実施形
態を説明するための工程順断面図である。

【００２５】この例はＬＤＤ構造を有するＭＯＳトラン
ジスタの製造に本発明を適用したものである。先ず図１
（ａ）に示すとおり、Ｐ型シリコン基板１０１に図示し
ない素子分離領域を形成することによって区画されたト
ランジスタ形成領域に、ゲート絶縁膜１０２を形成し、
その上に０．２５μｍ幅のゲート電極１０３を形成した
後に、素子分離酸化膜とゲート電極１０３をイオン注入
マスクとして、イオン注入を行い、さらに熱処理によっ
て、ｎ−低濃度不純物領域１０６を形成する。その後、
ＬＰ−ＣＶＤ法によりSiN膜をゲート絶縁膜１０２及び
ゲート電極１０３上に堆積した後、RIEでSiN膜をエッチ
ングして第１のゲート電極側壁１０４（膜厚100nm）を
形成する。ここで、ゲート電極側壁の膜厚とはゲート電
極側壁のゲート絶縁膜との接点での膜厚をいう。

【００２６】次に、図１（ｂ）に示すように素子分離領
域とゲート電極側壁１０４等をマスクとして、ｎ＋高濃
度不純物領域１０７をイオン注入で形成し、ソース・ド
レイン領域１０８を形成する。このイオン注入は、例え
ば、砒素（As）を加速電圧４０keV、ドーズ量４×１０
¹⁵cm^-2の条件で行う。

【００２７】さらにゲート絶縁膜１０２、ゲート電極１
０３、第１のゲート電極側壁１０４上にＬＰ―ＣＶＤで
ＳｉＮ膜を堆積し、ＲＩＥでこのＳｉＮ膜をエッチング
して、図１（ｃ）に示すように第２のゲート電極側壁１
０５を形成する。本実施例では第２のゲート電極側壁１
０５をＳｉＮ膜としたが、Ｐｏｌｙ−ＳｉやＴＥＯＳ等
の珪素酸化膜を使用して第２のゲート電極側壁を形成す
ることもできる。

【００２８】その後、ソース・ドレイン領域１０８の活
性化熱処理を行う。この熱処理はＦＡにより窒素雰囲気
中、９５０℃で１０分間で活性化熱処理を施した。その
後、ＲＩＥ等により第２のゲート電極側壁１０５を除去
しても良い。

【００２９】一方、図１（ｄ）に示すように図１（ｃ）
での第２のゲート電極側壁１０５の代わりにＬＰ−ＣＶ
ＤでＳｉＮ膜１０９を全面に被膜してもいい。ここで、
全面被膜する膜はＳｉＮ膜ではなく、Ｐｏｌｙ−Ｓiや
ＴＥＯＳ等の珪素酸化膜で形成しても良い。その後、ソ
ース・ドレイン領域１０８の活性化熱処理を行った。次
に、全面に被膜したSiN膜を除去しても良い。ここで、
第２のゲート電極側壁１０５のパターンエッジ１０５a
での膜厚と転位発生率との関係について実験を行い、図
２に示した。この実験では、図１（ｃ）で形成される第
２のゲート電極側壁１０５の膜厚をそれぞれ５ｎｍ、１
０ｎｍ、３０ｎｍ、４０ｎｍにしたもの、さらに図１
（ｄ）のように第２の被膜を全面に行ったもの（図２中
では全面被膜と記載する。）、及び第１のゲート電極側
壁１０４のみで行う従来法によるもの（第２のゲート電
極側壁１０５が０ｎｍ）における転移発生率を調査し
た。

【００３０】転位の発生率の評価は選択エッチング後の
表面のエッチピット（エッチングでできた穴）の観察に
より行った。選択エッチングはライト液中に膜を剥離し
たシリコン基板を１分間浸して実施、転位の観察はSEM
（Scanning Electron Microscope）で行い、各第２のゲ
ート電極側壁の膜厚に対して、全部でセル約２０００個
を観察し、転位が発生した個数の観察全個数に対する百
分率を転位発生率と定義して算出した。

【００３１】図２に示すように第２のゲート電極側壁１
０５の膜厚が増すと転位発生率が激減することがわか
る。第２のゲート電極側壁１０５の膜厚が１０ｎｍで転
位発生率は６％、２０ｎｍで２％、３０ｎｍ以上（全面
被膜を含めて）では０％となっている。

【００３２】以上のとおり、第１の実施形態の方法で
は、第２のゲート電極側壁１０５のパターンエッジ１０
５ａで発生する応力と、ｎ＋高濃度不純物領域１０７の
端部１０７ａで発生する再結晶過程で発生する転位とを
分離することにより長い転位の発生を完全に抑制するこ
とができた。さらに、第２のゲート電極側壁１０５のパ
ターンエッジ１０５ａで発生する応力をゲート電極１０
３からより離すことにより、より信頼性の高いデバイス
を作製することができた。

【００３３】尚、ｎ＋高濃度不純物領域１０７の端部１
０７aから第２のゲート電極側壁１０５のパターンエッ
ジ１０５ａにより分離すべき距離は、今回の０．２５μ
ｍのゲート電極幅では３０ｎｍ以上が必要との結果が得
られたが、素子が微細化するとともに小さくなり、さら
に、ゲート電極材料や側壁材料の違いによる応力の変化
によっても左右される。

【００３４】また、本実施形態で説明した第２のゲート
電極側壁１０５を使用した場合の半導体装置をＳＣＭ
（Scanning Capacitance Microscope）やステイン・エ
ッチング等を利用してその断面図及び平面図、斜めの研
磨図を観察すると、ｎ＋高濃度不純物領域１０７のイオ
ン注入マスクとなっている第１のゲート電極側壁１０４
に隣接する第２のゲート電極側壁１０５の存在及び第１
のゲート電極１０４と第２のゲート電極１０５のパター
ンエッジを起点とする長い転位が見られないことから本
実施例を使用したかどうかを確認することができる。ま
た第２のゲート電極側壁１０５または全面被膜のＳｉＮ
膜１０９が除去された場合でも第１のゲート電極１０４
のパターンエッジを起点とする長い転位がないことで本
実施例を使用したかどうかを確認することができる。

【００３５】次に、図３及び図４を用いて本発明の第２
の実施形態について説明する。図３及び図４は本発明の
第２の実施形態を説明するためのソース・ドレイン領域
形成の工程順フロ−チャート図である。この実施形態は
ｎ＋高濃度不純物領域へのイオン注入およびその後の活
性化熱処理に伴うパターンエッジでの転位の拡張に影響
を与えるゲート絶縁膜や後酸化絶縁膜の高温でのゲート
電極またはシリコン基板に対する応力の軽減に注目した
実施形態である。

【００３６】まず、第１の実施形態の図１(a)と同様
に、Ｐ型シリコン基板１０１に図示しない素子分離酸化
膜を形成することによって区画されたトランジスタ形成
領域に、ゲート絶縁膜１０２を形成し、その上に０．２
５μｍ幅のゲート電極１０３を形成した後に、素子分離
酸化膜とゲート電極１０３をイオン注入マスクとして、
イオン注入を行い、さらに熱処理によって、ｎ−低濃度
不純物領域１０６を形成する（図３（ａ））。

【００３７】その後、ＬＰ−ＣＶＤ法によりSiN膜をゲ
ート絶縁膜１０２及びゲート電極１０３上に堆積した
後、RIEでSiN膜をエッチングして第１のゲート電極側壁
１０４（膜厚100nm）を形成する（図３（ｂ））。

【００３８】その後に、ｎ＋高濃度不純物領域１１７を
形成する前、クリープ熱処理（高温熱処理）を行う（図
３（ｃ））。

【００３９】さらに、素子分離酸化膜とゲート電極側壁
１０４をイオン注入マスクとして、ｎ＋高濃度不純物領
域１１７をイオン注入で形成し、ソース・ドレイン領域
１１８を形成する。このイオン注入は、例えば、砒素
（As）を加速電圧４０keV、ドーズ量４×１０¹⁵cm^-2の
条件で行う（図３（ｄ））。

【００４０】その後、ソース・ドレイン領域１１８の活
性化熱処理を行う。この熱処理はＦＡで窒素雰囲気中、
９５０℃で１０分間の活性化熱処理を施した（図３
（ｅ））。

【００４１】別の本発明の第２の実施形態について図４
で説明する。図４では、ゲート電極１０３形成を形成す
るまでは、図３と同様に作成し、その後、８００℃で後
酸化を行い、1０nmの後酸化絶縁膜１２０をゲート電極
１０３上等に形成する（図４（ａ））。そして、素子分
離酸化膜とゲート電極１０３等をイオン注入マスクとし
て、イオン注入を行い、さらに熱処理によって、ｎ−低
濃度不純物領域１１６を形成する（図４（ｂ））。

【００４２】その後、ＬＰ−ＣＶＤ法によりSiN膜を後
酸化絶縁膜１２０上に堆積した後、RIEでSiN膜をエッチ
ングして第１のゲート電極側壁１０４（膜厚100nm）を
形成する（図４（ｃ））。

【００４３】さらに、ｎ＋高濃度不純物の拡散層１１７
を形成する前、クリープ熱処理を行う（図４（ｄ））。

【００４４】さらに、素子分離酸化膜とゲート電極側壁
１０４をマスクとして、ｎ＋高濃度不純物領域１１７を
イオン注入で形成し、ソース・ドレイン領域１１８を形
成する。このイオン注入は、例えば、砒素（As）を加速
電圧４０keV、ドーズ量４×１０¹⁵cm^-2の条件で行う
（図４（ｅ））。

【００４５】その後、ソース・ドレイン領域１１８の活
性化熱処理を行う。この熱処理はＦＡで窒素雰囲気中、
９５０℃で１０分間の活性化熱処理を施した。この図４
の方法では、ゲート絶縁膜１０２と後酸化絶縁膜１２０
の双方による転位の拡張に対する影響の軽減に効果的で
ある（図４（ｆ））。

【００４６】ここで、クリープ熱処理の温度と処理時間
の関係について図５に示し、転位の拡張の原因である応
力を低減するクリ−プ熱処理の温度と処理時間の範囲に
ついて調査した。

【００４７】クリープ熱処理とは応力下で高温を保持す
ることにより、ゲート絶縁膜、例えばＳｉＯ₂膜のシリ
コン基板に対する粘性変形的な応力の緩和を示す、いわ
ゆるクリープ現象を起こす熱処理をいう。実験では、半
導体基板処理で使用されるバッチ式の拡散炉で比較的ゆ
っくりと温度を昇降させて最高温度で長時間熱処理を行
う方法のＦＡ方式と枚葉式の熱処理炉で高速に温度を昇
降させて最高温度短長時間熱処理を行う方法のＲＴＡ(R
apid Thermal Anneal-高速昇温熱処理)方式とを使用し
た。これらの方式は結果的に基板を両面から加熱してい
ることになる。実験は、クリープ熱処理の温度を９００
℃、１０００℃、１０５０℃、１１００℃の４つの条
件、処理時間を１秒、１０秒、１２０秒、７２００秒の
４つの条件として両条件のフルマトリックで計１６条件
をゲート絶縁膜（図３の実施例の場合）のみ、後酸化絶
縁膜＋ゲート絶縁膜（図４の実施例の場合）のそれぞれ
について行った。

【００４８】実験の結果、図３、図４の双方の実験で、
転位の有無の結果は一致して図５のようになった、図５
では、横軸にクリープ熱処理の温度（℃）をとり、縦軸
にはクリープ熱処理の処理時間（秒）を指数表示で記載
した。また、図５で○印は転位が発生しない条件で、×
印は転位が発生した条件である。転位発生の確認は第１
の実施形態で説明した方法と同じ方法で行った。

【００４９】図５により、実験を行ったＭＯＳトランジ
スタの場合は、この○印と×印の境界直線Ｌは高温より
指数関数的に時間が短くなって行くことがわかる。この
ように、ＭＯＳトランジスタの構造や材料、およびソー
ス・ドレイン領域の不純物濃度等により、境界直線Ｌが
一義的に決まる。よって、境界直線Ｌで示される一定の
関係を持つ温度と時間の範囲内でクリープ熱処理を施せ
ば、ｎ＋高濃度不純物領域へのイオン注入及びその後の
活性化熱処理に伴うパターンエッジでの転位の拡張を抑
制することが可能になる。

【００５０】ここで、ゲート絶縁膜または後酸化絶縁膜
のシリコン基板に及ぼす応力をクリープ処理により緩和
する原理について、図６を用いて説明する。図６はシリ
コン酸化膜からシリコン基板に及ぼす応力の温度依存性
を示す関係図、即ち応力―温度曲線である。図６はシリ
コン基板の片面にシリコン酸化膜を形成し、その基板を
熱処理した温度での応力を示している。図６中の縦軸の
＋側の応力はシリコン基板よりシリコン酸化膜が受ける
引っ張り応力（また同時に反力として、シリコン酸化膜
よりシリコン基板が受ける圧縮応力）の大きさを示し、
逆に縦軸の―側の応力は、シリコン基板よりシリコン酸
化膜が受ける圧縮応力（シリコン酸化膜よりシリコン基
板が受ける引っ張り応力）の大きさを示している。

【００５１】図６中の応力―温度曲線aはクリープ熱処
理を施さない場合の昇降温時のシリコン酸化膜がシリコ
ン基板に及ぼす応力の推移を示している。また、応力―
温度曲線ｂはクリープ熱処理前後の昇降温時のシリコン
酸化膜がシリコン基板に及ぼす応力を示している。さら
に曲線ｃはクリープ熱処理より後の熱処理工程での昇降
温時でのシリコン酸化膜がシリコン基板に及ぼす応力の
推移を示している。このクリープ熱処理は９７０度で１
０分程度保持して行った。

【００５２】ここで、クリープ熱処理をソース・ドレイ
ン領域のイオン注入を行う前に施すことにより、シリコ
ン基板に対するゲート絶縁膜１０２または後酸化絶縁膜
１２０の応力−温度曲線bが高温（９００℃〜９７０
℃）での応力を低下させる方向に移動する。よって、そ
の後のソース・ドレイン領域を活性化熱処理する際の再
度の高温処理においては応力―温度曲線が高温での応力
を低下する方向に移動した曲線を辿るので、高温処理で
もシリコン基板に対するゲート絶縁膜１０２または後酸
化絶縁膜１２０の圧縮応力を極小化することが可能にな
り、転位の拡張を抑制することができる。

【００５３】また、この第２の実施形態では第１のゲー
ト電極側壁１０４を形成した後にクリープ処理を行うこ
とにより側壁による応力も一緒に緩和することができ
る。次に、図７を用いて本発明の第３の実施形態につい
て説明する。この実施形態は光透過防止マスクを用いて
素子を形成するウェハー鏡面側から急速なランプアニー
ルを行い、ゲート電極とソース・ドレイン領域の間に温
度勾配をつけて選択的に活性化熱処理を行い、再結晶過
程を制御して転位の拡張の抑制を図ることに注目したも
のである。図７は本発明の第３の実施形態を説明するた
めのソース・ドレイン領域の活性化熱処理におけるラン
プアニールに対応する光透過防止マスク形状平面図と転
位発生率について関係図である。第１の実施形態の図１
（ａ）、（ｂ）で説明したとおり、シリコン基板にゲー
ト電極及びゲート電極側壁を形成し、それぞれに対応し
たｎ−低濃度不純物領域とｎ＋高濃度不純物領域とをイ
オン注入により形成する。その後のソース・ドレイン領
域の活性化熱処理において、ゲート電極等の特定箇所に
光透過防止マスクを形成して、素子を形成されているウ
ェハー鏡面側からのＲＴＡを行った。実験でのＲＴＡは
ランプアニールで行い、ランプアニールはハロゲンラン
プを用いた片面加熱方式のものを使用した。ランプアニ
ールは窒素雰囲気中で９５０℃で６０秒間行った。

【００５４】図７の図面は図１（ａ）、（ｂ）で形成さ
れた半導体装置の様子を平面上面図で示したものであ
り、ゲート電極１０３、ゲート電極側壁１０４、ソース
・ドレイン領域１０８、素子分離領域１３０をそれぞれ
示している。光透過防止マスクをする場所は図中の斜線
部で示した。この実施例で使用した光透過防止マスクは
基板上にＬＰ−ＣＶＤ等でＳｉＯ₂膜を成膜し、通常の
フォトエッチングの工程によりゲート電極等の特定箇所
に形成する。

【００５５】ここで、光透過防止膜マスクを形成する場
所はゲート電極のみ（図７(ａ)）、ゲート電極及びゲー
ト電極側壁（図７(b)）、ゲート電極、ゲート電極側
壁、及びゲートエッジと素子分離領域の交差部（図７
（c））、ゲート電極側壁端部と素子分離領域の交差部
のみ（図７（d））、光透過防止マスクなし（図７
（e））及び従来例の光透過防止マスクなしで、ソー
ス。ドレイン領域の活性化熱処理をＦＡで行う（図７
（f））という６つのパターンで行い、それぞれの転位
の発生率を調査した。

【００５６】ＦＡは窒素雰囲気中、９５０℃で１０分間
行った。転位の発生率の確認は第１の実施例と同様な方
法で行った。転位の発生率は図７中のヒストグラフで示
した。

【００５７】図７により、ソース・ドレイン領域の活性
化熱処理方法はＦＡよりも片面ＲＴＡで光透過防止マス
クにより選択的に活性化熱処理をしたほうが転位の発生
を抑制することができた。またマスクによる熱輻射の光
透過防止効果も反映され、ゲート電極のみの光透過防止
でも一応の効果がある。特にゲート電極側壁端部と素子
分離領域の交差部、またはゲート電極及びゲート電極側
壁を共に光透過防止した場合は転位の発生率が最小とな
った。

【００５８】また、図８に第３の実施形態と同様にラン
プアニールを行う実施例を示す。しかし、図８の実験で
は、マスクでゲート電極等を覆わないで、光の吸収率が
異なる膜の材料をゲート電極の上層部とソース・ドレイ
ン領域の表面それぞれに形成して、ランプアニールする
実施例である。

【００５９】図８は、ゲート電極上層部の膜の材料とソ
ース・ドレイン領域上のＳｉＯ₂膜の厚さを変化された
時の転位の発生率をヒストグラフで示したものである。
ゲート電極上層部の膜の材料はSiN膜とPoly−Si膜とを
比較し、ソース・ドレイン領域上の酸化膜の厚さは２０
nm、１００nmの２種類で実験をした。転位の発生率の確
認は第１の実施例と同様に行った。

【００６０】図８によりゲート電極上にPoly−Siをつ
け、ソース・ドレイン領域表面の酸化膜を１００ｎｍの
場合に転位の発生率が最小となることがわかった。ここ
で、ソース・ドレイン領域表面上の酸化膜厚が１００ｎ
ｍの場合は光の反射率が干渉効果により弱くなり、結果
として同じ酸化膜でもある程度膜厚が厚い方が光の吸収
率がよくなることがわかっている。つまり、図８により
ソース・ドレイン領域上の温度上昇がゲート電極上の温
度上昇よりも高くなると、転位が抑制される。また、ソ
ース・ドレイン領域上、ゲート電極上の温度勾配が逆に
なる場合、つまりソース・ドレイン領域上に形成される
酸化膜の膜厚が２０ｎｍと薄い場合でも従来のＦＡに比
べて転位の発生率が減少していることがわかった。

【００６１】上述した温度勾配に違いによる転位の発生
率の変化について、図９を用いて説明する。図９（ａ）
はソース・ドレイン領域上の温度（Ｔ_S/D）がゲート電
極上の温度（Ｔ_G）より大きい場合のソース・ドレイン
領域の固相成長の方向を示した断面図であり、図９
（ｂ）はソース・ドレイン領域上の温度（Ｔ_S/D）がゲ
ート電極上の温度（Ｔ_G）より小さい場合のソース・ド
レイン領域の固相成長の方向を示した断面図である。

【００６２】図９（ａ）はゲート電極側壁をマスクと
し、ｎ＋高濃度不純物をイオン注入して、ソース・ドレ
イン領域を形成した後、図８で説明した方法でソース・
ドレイン領域上とゲート電極上で温度勾配をつけてＲＴ
Ａ処理した場合を示している。この場合はソース・ドレ
イン領域の成長が中央部からの＜１００＞方向への成長
が支配的となっている。

【００６３】図９（ｂ）はゲート電極側壁をマスクとし
ｎ＋高濃度不純物をイオン注入して、ソース・ドレイン
領域を形成した後、図９で説明した方法でソース・ドレ
イン領域上とゲート電極上で温度勾配をつけてＲＴＡ処
理した場合を示している。この場合はソース・ドレイン
領域の成長が、ゲートエッジ近傍の端部から＜１１１＞
方向への成長が支配的となる。

【００６４】図１０で示したように＜１００＞と＜１１
１＞の両方向の再結晶化が起きた場合にはゲートエッジ
に転位が発生するので、ランプアニールによる片面ＲＴ
Ａ方法を用いることでソース・ドレイン領域上とゲート
電極上での温度勾配をつけ、ソースドレイン領域上の温
度上昇がゲート電極上よりも大きくすることで、転位の
拡張の抑制に大きく寄与することがわかった。

【００６５】第３の実施形態で使用した光透過防止マス
ク等で使用した材料は実施例に挙げられたものだけでは
なく、同様の作用効果が得られるものであれば、特に限
定されない。

【００６６】尚、ＲＴＡ方法の代わりにＲＴＡより短時
間の１s以下の熱処理方法、例えば、スパイクアニー
ル、フラッシュアニールでも同等またはＲＴＡ方法以上
の効果が上がる。

【００６７】上述した実施形態ではＬＤＤ構造を有する
ＭＯＳトランジスタを挙げて説明したが、本発明に適用
できる構造はＬＤＤ構造に限らず、ソース・ドレイン領
域の形成時に高濃度不純物のイオン注入後の活性化熱処
理を施すものものであれば、特に限定されない。

【００６８】また実施形態のシーケンスは、本発明の目
的を逸脱しない範囲で、その半導体素子の構造や、使用
する材料の種類および用途により、必要に応じ、イオン
注入工程と活性化熱処理工程の処理回数、処理条件を適
宜選択してソース・ドレイン領域を形成する工程とする
ことができ、さらに第１乃至第３の実施形態を必要に応
じて併用することも可能である。

【００６９】さらに実施形態において活性化熱処理条件
では、温度、処理時間、雰囲気など、を適宜選択し処理
を行うことができる。またイオン注入においてもドーズ
量や加速電圧等が一定であったが、所望の構造や不純物
濃度の調整によってはこれらをイオン注入工程中に変化
させても処理することもできる。

【００７０】

【発明の効果】本発明による半導体装置およびその製造
方法により、高温で長時間の活性化熱処理を行うことな
く、パターンエッジ部周辺に発生する応力を軽減するこ
とにより高濃度不純物領域の活性化熱処理で発生する転
位の拡張を抑制することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態におけるＬＤＤ構造を
用いた半導体装置におけるソース・ドレイン領域の形成
工程図。

【図２】本発明の第１の実施形態における第２のゲート
電極側壁の膜厚と転位発生率との関係を示す特性図。

【図３】本発明の第２の実施形態におけるＬＤＤ構造を
用いた半導体装置におけるソース・ドレイン領域の形成
のフローチャート図。

【図４】本発明の別の第２の実施形態におけるＬＤＤ構
造を用いた半導体装置におけるソース・ドレイン領域の
形成のフローチャート図。

【図５】本発明の第２の実施形態におけるクリープ熱処
理の温度と処理時間との関係を示す特性図。

【図６】シリコン酸化膜からシリコン基板に及ぼす応力
―温度曲線を示す関係図

【図７】本発明の第３の実施形態におけるＬＤＤ構造を
用いた半導体装置の活性化熱処理の光透過防止マスク平
面図と転位発生率との関係を示す特性図。

【図８】本発明の第３の実施形態におけるゲート電極上
層部の膜材料とソース・ドレイン領域上層部の酸化膜の
膜厚の変化による転位発生率との関係を示す特性図。

【図９】本発明の第３の実施形態におけるゲート電極上
とソース・ドレイン領域上の温度勾配によるシリコン基
板内の固相成長を示した概略図。

【図１０】従来の半導体装置を示す断面図。

【図１１】従来のＬＤＤ構造を用いた半導体装置におけ
るソース・ドレイン領域の形成工程図。

【符号の説明】

１０１…Ｐ型シリコン基板、１０２…ゲート絶縁膜、１
０３…ゲート電極、１０４…第１のゲート電極側壁、１
０４ａ…第１のゲート電極側壁の端部、１０５…第２の
ゲート電極側壁、１０５ａ…第２のゲート電極側壁の端
部１０６、１１６…ｎ−低濃度不純物領域、１０７、１
１７…ｎ＋高濃度不純物領域、１０８、１１８ …ソー
ス・ドレイン領域、１３０…素子分離領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者見方裕一神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者川崎敦子神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者梅澤華織神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 5F140 AA08 AA24 BA01 BG09 BG12 BG14 BG15 BG52 BG53 BG54 BH15 BH30 BK02 BK13 BK19 BK20 BK21 CE18

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成される電界効果型トラ
ンジスタを含む半導体装置の製造方法において、前記半
導体基板の表面に開口部を有するマスクを形成する工程
と、前記開口部を通して前記半導体基板に不純物を注入
し、前記半導体基板中にアモルファス領域を形成する工
程と、前記アモルファス領域の形成後、前記開口部を狭
くする工程と、その後前記アモルファス領域に活性化熱
処理を行うことにより、前記電界効果型トランジスタの
ソース・ドレイン領域を形成する工程とを有することを
特徴とする半導体装置の製造方法。
【請求項２】半導体基板上にゲート電極を形成する工程
と、前記ゲート電極に第１のゲート電極側壁膜を形成す
る工程と、前記第１のゲート電極側壁膜を所定の開口部
を有するマスクの少なくとも一部として、前記開口部を
通して前記半導体基板に不純物を注入し、前記半導体基
板中にアモルファス領域を形成する工程と、その後所定
の厚さを有する第２のゲート電極側壁膜を第１のゲート
電極側壁膜に隣接するように形成して、前記開口部を狭
くする工程と、次に前記アモルファス領域を活性化熱処
理を行う工程とを有することを特徴とする半導体装置の
製造方法。
【請求項３】前記第２のゲート電極側壁膜を活性化熱処
理後に除去することを特徴とする請求項２の半導体装置
の製造方法。
【請求項４】半導体基板上にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上にゲート電極を形成する工程
と、前記ゲート電極にゲート電極側壁膜を形成する工程
と、その後、前記ゲート絶縁膜の前記半導体基板に対す
る応力を緩和する熱処理を行う工程と、前記ゲート電極
側壁膜を所定の開口部を有するマスクの少なくとも一部
として、前記開口部を通して前記半導体基板に不純物を
注入し、アモルファス領域を形成する工程と、前記アモ
ルファス領域を活性化熱処理を行う工程とを有すること
を特徴とする半導体装置の製造方法。
【請求項５】半導体基板上にゲート電極を形成する工程
と、少なくともゲート電極をマスクの一部として不純物
を前記半導体基板中に注入し、アモルファス領域を形成
する工程と、前記ゲート電極表面と前記アモルファス領
域の表面との間にアモルファス領域の表面側が温度が高
くなるように温度勾配をつける手段を形成する工程と、
前記半導体基板の前記ゲート電極が形成されている表面
側から急峻な熱処理を行い、前記アモルファス領域を活
性化する工程とを有することを特徴とする半導体装置の
製造方法。
【請求項６】前記温度勾配をつける手段は光透過防止マ
スクであることを特徴とする請求項５の半導体装置の製
造方法。
【請求項７】前記温度勾配をつける手段は前記ゲート電
極表面上に形成される膜と前記アモルファス領域表面上
に形成される膜とを光の吸収率の異なる材料の膜で形成
して成ることを特徴とする請求項５の半導体装置の製造
方法。
【請求項８】ゲート電極に第１のゲート電極側壁が形成
された電界効果型トランジスタからなる半導体装置にお
いて、前記第１のゲート電極側壁に隣接する第２のゲー
ト電極側壁の端部と、前記電界効果型トランジスタの高
濃度不純物領域に対応する前記第１のゲート電極側壁の
端部との間が一定の距離だけ離れていることを特徴とす
る半導体装置。