JP4073171B2

JP4073171B2 - 半導体装置の製造方法

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Publication number: JP4073171B2
Application number: JP2001069632A
Authority: JP
Inventors: 憲彦土屋; 幸広牛久; 裕一見方; 敦子川崎; 華織梅澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-03-13
Filing date: 2001-03-13
Publication date: 2008-04-09
Anticipated expiration: 2021-03-13
Also published as: JP2002270823A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造で発生する結晶欠陥を抑制する技術に係り、特に半導体装置における高濃度の拡散層に対するイオン注入後の不純物活性化熱処理工程で発生する転位を抑制する半導体装置の製造方法に関係するものである。
【０００２】
【従来の技術】
従来、半導体装置、例えば、ＭＯＳ等を含む電界効果型トランジスタ（以下、ＭＯＳトランジタという。）のゲート電極のエッジ周辺のシリコン基板の表面部にイオン注入により選択的にソースまたはドレイン拡散層の領域（以下、ソース・ドレイン領域という。）を形成する場合には、フォトレジスト膜または酸化シリコン膜等をマスクにイオン注入を行い、その後マスク膜を除去し熱処理を行って、ソース・ドレイン領域の活性化を行っている。
【０００３】
ここで、従来の半導体装置の断面図を図１０に示す。図１０において、シリコン基板２０１に絶縁膜（図示せず）を介してゲート電極２０２を形成する。そして、上述したとおりの方法等でイオン注入法によりシリコン基板２０１中に高濃度不純物を注入し、その後、熱処理によりソース・ドレイン領域２０３を形成して、ＭＯＳトランジスタを作成する。
【０００４】
上述したイオン注入でイオンが打ち込まれたシリコン基板の領域はアモルファス化される。このアモルファス化された領域はその後の熱処理により活性化され、単結晶領域を種として固相エピタキシャル成長を行い、単結晶となる。この熱処理により活性化する際に、図１０に示すようにその再結晶化過程で発生する結晶欠陥（以下、転位２１０という。）がゲート電極２０２の端の部分（以下、端部２０２ａという。）のシリコン基板１内で頻繁に生じる。これは図１０で示すように固相エピタキシャル成長が２つの異なる結晶軸方向に進むことにより引き起こされる。
【０００５】
つまり、アモルファス化されたソース・ドレイン領域２０３を活性化熱処理を行うとソース・ドレイン領域２０３の中央部２０３ｂは＜１００＞方向に固相成長し、ソース・ドレイン領域２０３のゲート電極の端部２０２ａ近くの端部２０３ａでは＜１１１＞方向に固相成長する。それぞれの固相成長がぶつかり合うことによりに端部２０２ａ直下で転位２１０が発生する。
【０００６】
また、最近のＭＯＳトランジスタ等では、高速化、高集積化による素子の微細化に伴いソース・ドレイン間のパンチスルー現象や、ドレイン端におけるホットエレクトロンの発生により特性劣化等を生じる問題が出てきた。
【０００７】
そこで、このホットエレクトロンによる特性劣化防止のためLDD（Lightly Doped Drain ）構造が必要となり、ゲート電極側壁を用いて低濃度不純物領域を高濃度不純物領域に先立って形成する構造を用いるようになってきた。
【０００８】
ここで、従来のLDD構造を用いたＭＯＳトランジスタの半導体装置について図１０を用いて説明する。図１１は従来のLDD構造におけるソース／ドレイン領域形成工程を示すものである。図１１(a)はシリコン基板３０１上に形成されたゲート絶縁膜３０２上に０．２５μｍ幅のゲート電極３０３を形成した後にゲート電極３０３をマスクとしてリンのイオン注入を行い、ｎ−低濃度不純物領域３０５を形成する。このイオン注入は、例えば、燐（P）を加速電圧２０keV、ドーズ量１×１０¹³cm^-2の条件で行う。
【０００９】
次にＬＰ−ＣＶＤ（Low Pressure - Chemical Vapor Deposition）によりSiN膜をゲート絶縁膜３０２及びゲート電極３０３上に堆積した後、RIE（Reactive Ion Etching）でSiN膜をエッチングしてゲート電極側壁３０４（膜厚100nm）を形成する。SiN膜のゲート電極側壁３０４が形成された状態（図１１(a)）で、図に示すようにゲート電極側壁３０４の端部３０４ａ（以下、パターンエッジ３０４ａという。）には高い歪（高応力）領域が存在している。
【００１０】
次に図１１（ｂ）に示すようにゲート電極側壁３０４等をマスクとしてｎ＋高濃度不純物領域３０６をイオン注入で形成して、ソース・ドレイン領域３０７を形成する。このイオン注入は、例えば、砒素（As）を加速電圧４０keV、ドーズ量４×１０¹⁵cm^-2の条件で行う。イオン注入のドーズ量が１×１０¹⁵cm^-2程度でイオン注入領域のシリコン基板は完全にアモルファス化されている。
その後のソース・ドレイン領域３０７の熱処理による活性化は、縦型拡散炉においてＦＡ（Furnance Anneal―徐昇温熱処理）により、窒素雰囲気中で９５０℃、１０分間程度で行う（図１１（ｃ））。
【００１１】
上述したとおり、ｎ＋高濃度不純物領域３０６を形成するためのイオン注入により、ソース・ドレイン領域３０７におけるシリコン基板１の結晶構造が破壊され、アモルファス状態となる。一方ゲート電極側壁３０４で覆われた部分はアモルファス化されないため、パターンエッジ３０４ａのシリコン基板３０１内において、アモルファス構造と単結晶の境界となる。
【００１２】
さらに不純物注入後、不純物の活性化と再結晶化のための熱処理（以下、活性化熱処理という。）を行う際、ゲート電極側壁３０４の材質による熱膨張係数の差に基づく応力及び、ゲート絶縁膜３０２によるシリコン基板３０１に対する圧縮応力等のパターンエッジ周辺部での高い応力が加わり、基板の無転位での再結晶化を阻害する。その結果、パターンエッジ３０４ａの応力が高くなり、パターンエッジ３０４ａで図９で説明した再結晶化過程で発生する転位がこの応力を緩和するために拡張して拡散層やwellの接合を貫通するに至り、ソース・ドレイン領域３０７の空乏層中に至るまで長い転位３１０が起こる（図１１（ｃ））。
この長い転位３１０はリーク電流を増加させ、極端にリーク電流が大きい場合には半導体装置として動作しなくなる場合もあるという問題があった。
【００１３】
この場合、例えば、１０００℃以上の高温で１０秒から数十分の活性化熱処理を行えば、シリコン基板中のアモルファス状態の完全な再結晶化が可能になり、再結晶化過程で発生する転位は減少するが、活性化熱処理で高温熱処理を長時間行うことにより、注入した不純物が広く拡散するため所望の不純物プロファイルを得ることが困難となり、高性能の半導体装置として操作しなくなるという問題があった。
【００１４】
また、このようなソース・ドレイン領域の活性化熱処理による転位の発生を抑制する方法として、例えば、特開平５−２１１１６５および特開平１０−１７８１７２号公報等では、ゲート電極側壁に隣接する第２のゲート電極側壁を形成して、イオン注入開口部の寸法を狭くしてイオン注入を行い、ｎ＋高濃度不純物領域を形成する。その後、第２のゲート電極側壁を除去した後に熱処理を行う方法が出願されている。
【００１５】
しかしながら、第２のゲート電極側壁を形成した後、イオン注入してｎ＋高濃度不純物の領域を形成すると、イオン注入開口部の寸法が狭くなる。よって、高集積化、素子の微細化に伴い、ソース・ドレイン領域の所望不純物プロファイルを得るのが困難になるという問題があった。さらにゲート電極の端にも、ゲート電極の材料、例えばPoly-Siによる応力が集中しており、ゲート電極側壁を薄くするとパターンエッジの応力の集中箇所と接近してさらに応力が増すので、活性化熱処理での転位の拡張をさせるという問題があった。
【００１６】
さらに、パターンエッジと素子分離酸化膜のエッジが交差する点の周辺では応力が極度に集中し、最悪の場合はトランジスタなどから成る全素子に転位が発生することもある。この原因は応力集中領域がパターンエッジでの転位発生点とほぼ一致した状態でソース・ドレイン領域の活性化熱処理をしたためと考えられている。しかしながら、従来の製造プロセス及び半導体装置では上述した問題に対する効果的な解決策は提示されていない。
【００１７】
【発明が解決しようとする課題】
上述したとおり、従来の半導体装置におけるソース・ドレイン領域の形成では、ソース・ドレイン領域へのイオン注入の際、ゲート電極側壁端部において基板中のシリコン単結晶がアモルファス構造となり、その後の不純物の活性化熱処理においてパターンエッジに転位が生じ、アモルファス構造の十分な再結晶化が困難となるため、ソース・ドレイン接合のリーク電流を生じるという問題があった。
【００１８】
本発明は上述した問題点を解決すべくなされたもので、高温で長時間の活性加熱処理を行うことなく、パターンエッジ部周辺に発生する応力を軽減することにより高濃度不純物領域の活性加熱処理で発生する転位の拡張を抑制する半導体装置の製造方法を提供するものである。
【００１９】
【課題を解決するための手段】
上記目的を達成する本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に第１のゲート電極側壁膜を形成する工程と、前記第１のゲート電極側壁膜を所定の開口部を有するマスクの少なくとも一部として、前記開口部を通して前記半導体基板に不純物を注入し、前記半導体基板中にアモルファス領域を形成する工程と、前記半導体基板中にアモルファス領域を形成する工程の後、所定の厚さを有する第２のゲート電極側壁膜を第１のゲート電極側壁膜に隣接するように形成して、前記開口部を狭くする工程と、前記開口部を狭くする工程の後、前記アモルファス領域の活性化熱処理を行い、前記第２のゲート電極側壁膜端部に生じる応力集中箇所を前記アモルファス領域端部から分離した状態で、前記アモルファス領域を再結晶化する工程と、を具備し、前記第１のゲート電極側壁膜及び前記第２のゲート電極側壁膜は、前記ゲート絶縁膜上に形成され、且つ、前記第１のゲート電極側壁膜及び前記第２のゲート電極側壁膜の高さは、前記ゲート電極の高さ以下であることを特徴とすることにより、活性化熱処理で発生する転位の拡張を抑制することが可能になる。
【００２４】
【発明の実施の形態】
次に、本発明による半導体装置の製造方法について図１乃至図９を参照して説明する。まず、図１（ａ）乃至図１（ｄ）は本発明の第１の実施形態を説明するための工程順断面図である。
【００２５】
この例はＬＤＤ構造を有するＭＯＳトランジスタの製造に本発明を適用したものである。先ず図１（ａ）に示すとおり、Ｐ型シリコン基板１０１に図示しない素子分離領域を形成することによって区画されたトランジスタ形成領域に、ゲート絶縁膜１０２を形成し、その上に０．２５μｍ幅のゲート電極１０３を形成した後に、素子分離酸化膜とゲート電極１０３をイオン注入マスクとして、イオン注入を行い、さらに熱処理によって、ｎ−低濃度不純物領域１０６を形成する。その後、ＬＰ−ＣＶＤ法によりSiN膜をゲート絶縁膜１０２及びゲート電極１０３上に堆積した後、RIEでSiN膜をエッチングして第１のゲート電極側壁１０４（膜厚100nm）を形成する。ここで、ゲート電極側壁の膜厚とはゲート電極側壁のゲート絶縁膜との接点での膜厚をいう。
【００２６】
次に、図１（ｂ）に示すように素子分離領域とゲート電極側壁１０４等をマスクとして、ｎ＋高濃度不純物領域１０７をイオン注入で形成し、ソース・ドレイン領域１０８を形成する。このイオン注入は、例えば、砒素（As）を加速電圧４０keV、ドーズ量４×１０¹⁵cm^-2の条件で行う。
【００２７】
さらにゲート絶縁膜１０２、ゲート電極１０３、第１のゲート電極側壁１０４上にＬＰ―ＣＶＤでＳｉＮ膜を堆積し、ＲＩＥでこのＳｉＮ膜をエッチングして、図１（ｃ）に示すように第２のゲート電極側壁１０５を形成する。本実施例では第２のゲート電極側壁１０５をＳｉＮ膜としたが、Ｐｏｌｙ−ＳｉやＴＥＯＳ等の珪素酸化膜を使用して第２のゲート電極側壁を形成することもできる。
【００２８】
その後、ソース・ドレイン領域１０８の活性化熱処理を行う。この熱処理はＦＡにより窒素雰囲気中、９５０℃で１０分間で活性化熱処理を施した。その後、ＲＩＥ等により第２のゲート電極側壁１０５を除去しても良い。
【００２９】
一方、図１（ｄ）に示すように図１（ｃ）での第２のゲート電極側壁１０５の代わりにＬＰ−ＣＶＤでＳｉＮ膜１０９を全面に被膜してもいい。ここで、全面被膜する膜はＳｉＮ膜ではなく、Ｐｏｌｙ−ＳiやＴＥＯＳ等の珪素酸化膜で形成しても良い。
その後、ソース・ドレイン領域１０８の活性化熱処理を行った。次に、全面に被膜したSiN膜を除去しても良い。
ここで、第２のゲート電極側壁１０５のパターンエッジ１０５aでの膜厚と転位発生率との関係について実験を行い、図２に示した。この実験では、図１（ｃ）で形成される第２のゲート電極側壁１０５の膜厚をそれぞれ５ｎｍ、１０ｎｍ、３０ｎｍ、４０ｎｍにしたもの、さらに図１（ｄ）のように第２の被膜を全面に行ったもの（図２中では全面被膜と記載する。）、及び第１のゲート電極側壁１０４のみで行う従来法によるもの（第２のゲート電極側壁１０５が０ｎｍ）における転移発生率を調査した。
【００３０】
転位の発生率の評価は選択エッチング後の表面のエッチピット（エッチングでできた穴）の観察により行った。選択エッチングはライト液中に膜を剥離したシリコン基板を１分間浸して実施、転位の観察はSEM（Scanning Electron Microscope）で行い、各第２のゲート電極側壁の膜厚に対して、全部でセル約２０００個を観察し、転位が発生した個数の観察全個数に対する百分率を転位発生率と定義して算出した。
【００３１】
図２に示すように第２のゲート電極側壁１０５の膜厚が増すと転位発生率が激減することがわかる。第２のゲート電極側壁１０５の膜厚が１０ｎｍで転位発生率は６％、２０ｎｍで２％、３０ｎｍ以上（全面被膜を含めて）では０％となっている。
【００３２】
以上のとおり、第１の実施形態の方法では、第２のゲート電極側壁１０５のパターンエッジ１０５ａで発生する応力と、ｎ＋高濃度不純物領域１０７の端部１０７ａで発生する再結晶過程で発生する転位とを分離することにより長い転位の発生を完全に抑制することができた。さらに、第２のゲート電極側壁１０５のパターンエッジ１０５ａで発生する応力をゲート電極１０３からより離すことにより、より信頼性の高いデバイスを作製することができた。
【００３３】
尚、ｎ＋高濃度不純物領域１０７の端部１０７aから第２のゲート電極側壁１０５のパターンエッジ１０５ａにより分離すべき距離は、今回の０．２５μｍのゲート電極幅では３０ｎｍ以上が必要との結果が得られたが、素子が微細化するとともに小さくなり、さらに、ゲート電極材料や側壁材料の違いによる応力の変化によっても左右される。
【００３４】
また、本実施形態で説明した第２のゲート電極側壁１０５を使用した場合の半導体装置をＳＣＭ（Scanning Capacitance Microscope）やステイン・エッチング等を利用してその断面図及び平面図、斜めの研磨図を観察すると、ｎ＋高濃度不純物領域１０７のイオン注入マスクとなっている第１のゲート電極側壁１０４に隣接する第２のゲート電極側壁１０５の存在及び第１のゲート電極１０４と第２のゲート電極１０５のパターンエッジを起点とする長い転位が見られないことから本実施例を使用したかどうかを確認することができる。また第２のゲート電極側壁１０５または全面被膜のＳｉＮ膜１０９が除去された場合でも第１のゲート電極１０４のパターンエッジを起点とする長い転位がないことで本実施例を使用したかどうかを確認することができる。
【００３５】
次に、図３及び図４を用いて本発明の第２の実施形態について説明する。図３及び図４は本発明の第２の実施形態を説明するためのソース・ドレイン領域形成の工程順フロ−チャート図である。この実施形態はｎ＋高濃度不純物領域へのイオン注入およびその後の活性化熱処理に伴うパターンエッジでの転位の拡張に影響を与えるゲート絶縁膜や後酸化絶縁膜の高温でのゲート電極またはシリコン基板に対する応力の軽減に注目した実施形態である。
【００３６】
まず、第１の実施形態の図１(a)と同様に、Ｐ型シリコン基板１０１に図示しない素子分離酸化膜を形成することによって区画されたトランジスタ形成領域に、ゲート絶縁膜１０２を形成し、その上に０．２５μｍ幅のゲート電極１０３を形成した後に、素子分離酸化膜とゲート電極１０３をイオン注入マスクとして、イオン注入を行い、さらに熱処理によって、ｎ−低濃度不純物領域１０６を形成する（図３（ａ））。
【００３７】
その後、ＬＰ−ＣＶＤ法によりSiN膜をゲート絶縁膜１０２及びゲート電極１０３上に堆積した後、RIEでSiN膜をエッチングして第１のゲート電極側壁１０４（膜厚100nm）を形成する（図３（ｂ））。
【００３８】
その後に、ｎ＋高濃度不純物領域１１７を形成する前、クリープ熱処理（高温熱処理）を行う（図３（ｃ））。
【００３９】
さらに、素子分離酸化膜とゲート電極側壁１０４をイオン注入マスクとして、ｎ＋高濃度不純物領域１１７をイオン注入で形成し、ソース・ドレイン領域１１８を形成する。このイオン注入は、例えば、砒素（As）を加速電圧４０keV、ドーズ量４×１０¹⁵cm^-2の条件で行う（図３（ｄ））。
【００４０】
その後、ソース・ドレイン領域１１８の活性化熱処理を行う。この熱処理はＦＡで窒素雰囲気中、９５０℃で１０分間の活性化熱処理を施した（図３（ｅ））。
【００４１】
別の本発明の第２の実施形態について図４で説明する。図４では、ゲート電極１０３形成を形成するまでは、図３と同様に作成し、その後、８００℃で後酸化を行い、1０nmの後酸化絶縁膜１２０をゲート電極１０３上等に形成する（図４（ａ））。そして、素子分離酸化膜とゲート電極１０３等をイオン注入マスクとして、イオン注入を行い、さらに熱処理によって、ｎ−低濃度不純物領域１１６を形成する（図４（ｂ））。
【００４２】
その後、ＬＰ−ＣＶＤ法によりSiN膜を後酸化絶縁膜１２０上に堆積した後、RIEでSiN膜をエッチングして第１のゲート電極側壁１０４（膜厚100nm）を形成する（図４（ｃ））。
【００４３】
さらに、ｎ＋高濃度不純物の拡散層１１７を形成する前、クリープ熱処理を行う（図４（ｄ））。
【００４４】
さらに、素子分離酸化膜とゲート電極側壁１０４をマスクとして、ｎ＋高濃度不純物領域１１７をイオン注入で形成し、ソース・ドレイン領域１１８を形成する。このイオン注入は、例えば、砒素（As）を加速電圧４０keV、ドーズ量４×１０¹⁵cm^-2の条件で行う（図４（ｅ））。
【００４５】
その後、ソース・ドレイン領域１１８の活性化熱処理を行う。この熱処理はＦＡで窒素雰囲気中、９５０℃で１０分間の活性化熱処理を施した。この図４の方法では、ゲート絶縁膜１０２と後酸化絶縁膜１２０の双方による転位の拡張に対する影響の軽減に効果的である（図４（ｆ））。
【００４６】
ここで、クリープ熱処理の温度と処理時間の関係について図５に示し、転位の拡張の原因である応力を低減するクリ−プ熱処理の温度と処理時間の範囲について調査した。
【００４７】
クリープ熱処理とは応力下で高温を保持することにより、ゲート絶縁膜、例えばＳｉＯ₂膜のシリコン基板に対する粘性変形的な応力の緩和を示す、いわゆるクリープ現象を起こす熱処理をいう。実験では、半導体基板処理で使用されるバッチ式の拡散炉で比較的ゆっくりと温度を昇降させて最高温度で長時間熱処理を行う方法のＦＡ方式と枚葉式の熱処理炉で高速に温度を昇降させて最高温度短長時間熱処理を行う方法のＲＴＡ(Rapid Thermal Anneal-高速昇温熱処理)方式とを使用した。これらの方式は結果的に基板を両面から加熱していることになる。実験は、クリープ熱処理の温度を９００℃、１０００℃、１０５０℃、１１００℃の４つの条件、処理時間を１秒、１０秒、１２０秒、７２００秒の４つの条件として両条件のフルマトリックで計１６条件をゲート絶縁膜（図３の実施例の場合）のみ、後酸化絶縁膜＋ゲート絶縁膜（図４の実施例の場合）のそれぞれについて行った。
【００４８】
実験の結果、図３、図４の双方の実験で、転位の有無の結果は一致して図５のようになった、図５では、横軸にクリープ熱処理の温度（℃）をとり、縦軸にはクリープ熱処理の処理時間（秒）を指数表示で記載した。また、図５で○印は転位が発生しない条件で、×印は転位が発生した条件である。転位発生の確認は第１の実施形態で説明した方法と同じ方法で行った。
【００４９】
図５により、実験を行ったＭＯＳトランジスタの場合は、この○印と×印の境界直線Ｌは高温より指数関数的に時間が短くなって行くことがわかる。このように、ＭＯＳトランジスタの構造や材料、およびソース・ドレイン領域の不純物濃度等により、境界直線Ｌが一義的に決まる。よって、境界直線Ｌで示される一定の関係を持つ温度と時間の範囲内でクリープ熱処理を施せば、ｎ＋高濃度不純物領域へのイオン注入及びその後の活性化熱処理に伴うパターンエッジでの転位の拡張を抑制することが可能になる。
【００５０】
ここで、ゲート絶縁膜または後酸化絶縁膜のシリコン基板に及ぼす応力をクリープ処理により緩和する原理について、図６を用いて説明する。図６はシリコン酸化膜からシリコン基板に及ぼす応力の温度依存性を示す関係図、即ち応力―温度曲線である。図６はシリコン基板の片面にシリコン酸化膜を形成し、その基板を熱処理した温度での応力を示している。図６中の縦軸の＋側の応力はシリコン基板よりシリコン酸化膜が受ける引っ張り応力（また同時に反力として、シリコン酸化膜よりシリコン基板が受ける圧縮応力）の大きさを示し、逆に縦軸の―側の応力は、シリコン基板よりシリコン酸化膜が受ける圧縮応力（シリコン酸化膜よりシリコン基板が受ける引っ張り応力）の大きさを示している。
【００５１】
図６中の応力―温度曲線aはクリープ熱処理を施さない場合の昇降温時のシリコン酸化膜がシリコン基板に及ぼす応力の推移を示している。また、応力―温度曲線ｂはクリープ熱処理前後の昇降温時のシリコン酸化膜がシリコン基板に及ぼす応力を示している。さらに曲線ｃはクリープ熱処理より後の熱処理工程での昇降温時でのシリコン酸化膜がシリコン基板に及ぼす応力の推移を示している。このクリープ熱処理は９７０度で１０分程度保持して行った。
【００５２】
ここで、クリープ熱処理をソース・ドレイン領域のイオン注入を行う前に施すことにより、シリコン基板に対するゲート絶縁膜１０２または後酸化絶縁膜１２０の応力−温度曲線bが高温（９００℃〜９７０℃）での応力を低下させる方向に移動する。よって、その後のソース・ドレイン領域を活性化熱処理する際の再度の高温処理においては応力―温度曲線が高温での応力を低下する方向に移動した曲線を辿るので、高温処理でもシリコン基板に対するゲート絶縁膜１０２または後酸化絶縁膜１２０の圧縮応力を極小化することが可能になり、転位の拡張を抑制することができる。
【００５３】
また、この第２の実施形態では第１のゲート電極側壁１０４を形成した後にクリープ処理を行うことにより側壁による応力も一緒に緩和することができる。
次に、図７を用いて本発明の第３の実施形態について説明する。この実施形態は光透過防止マスクを用いて素子を形成するウェハー鏡面側から急速なランプアニールを行い、ゲート電極とソース・ドレイン領域の間に温度勾配をつけて選択的に活性化熱処理を行い、再結晶過程を制御して転位の拡張の抑制を図ることに注目したものである。図７は本発明の第３の実施形態を説明するためのソース・ドレイン領域の活性化熱処理におけるランプアニールに対応する光透過防止マスク形状平面図と転位発生率について関係図である。第１の実施形態の図１（ａ）、（ｂ）で説明したとおり、シリコン基板にゲート電極及びゲート電極側壁を形成し、それぞれに対応したｎ−低濃度不純物領域とｎ＋高濃度不純物領域とをイオン注入により形成する。その後のソース・ドレイン領域の活性化熱処理において、ゲート電極等の特定箇所に光透過防止マスクを形成して、素子を形成されているウェハー鏡面側からのＲＴＡを行った。実験でのＲＴＡはランプアニールで行い、ランプアニールはハロゲンランプを用いた片面加熱方式のものを使用した。ランプアニールは窒素雰囲気中で９５０℃で６０秒間行った。
【００５４】
図７の図面は図１（ａ）、（ｂ）で形成された半導体装置の様子を平面上面図で示したものであり、ゲート電極１０３、ゲート電極側壁１０４、ソース・ドレイン領域１０８、素子分離領域１３０をそれぞれ示している。光透過防止マスクをする場所は図中の斜線部で示した。この実施例で使用した光透過防止マスクは基板上にＬＰ−ＣＶＤ等でＳｉＯ₂膜を成膜し、通常のフォトエッチングの工程によりゲート電極等の特定箇所に形成する。
【００５５】
ここで、光透過防止膜マスクを形成する場所はゲート電極のみ（図７(ａ)）、ゲート電極及びゲート電極側壁（図７(b)）、ゲート電極、ゲート電極側壁、及びゲートエッジと素子分離領域の交差部（図７（c））、ゲート電極側壁端部と素子分離領域の交差部のみ（図７（d））、光透過防止マスクなし（図７（e））及び従来例の光透過防止マスクなしで、ソース。ドレイン領域の活性化熱処理をＦＡで行う（図７（f））という６つのパターンで行い、それぞれの転位の発生率を調査した。
【００５６】
ＦＡは窒素雰囲気中、９５０℃で１０分間行った。転位の発生率の確認は第１の実施例と同様な方法で行った。転位の発生率は図７中のヒストグラフで示した。
【００５７】
図７により、ソース・ドレイン領域の活性化熱処理方法はＦＡよりも片面ＲＴＡで光透過防止マスクにより選択的に活性化熱処理をしたほうが転位の発生を抑制することができた。またマスクによる熱輻射の光透過防止効果も反映され、ゲート電極のみの光透過防止でも一応の効果がある。特にゲート電極側壁端部と素子分離領域の交差部、またはゲート電極及びゲート電極側壁を共に光透過防止した場合は転位の発生率が最小となった。
【００５８】
また、図８に第３の実施形態と同様にランプアニールを行う実施例を示す。しかし、図８の実験では、マスクでゲート電極等を覆わないで、光の吸収率が異なる膜の材料をゲート電極の上層部とソース・ドレイン領域の表面それぞれに形成して、ランプアニールする実施例である。
【００５９】
図８は、ゲート電極上層部の膜の材料とソース・ドレイン領域上のＳｉＯ₂膜の厚さを変化された時の転位の発生率をヒストグラフで示したものである。ゲート電極上層部の膜の材料はSiN膜とPoly−Si膜とを比較し、ソース・ドレイン領域上の酸化膜の厚さは２０nm、１００nmの２種類で実験をした。転位の発生率の確認は第１の実施例と同様に行った。
【００６０】
図８によりゲート電極上にPoly−Siをつけ、ソース・ドレイン領域表面の酸化膜を１００ｎｍの場合に転位の発生率が最小となることがわかった。ここで、ソース・ドレイン領域表面上の酸化膜厚が１００ｎｍの場合は光の反射率が干渉効果により弱くなり、結果として同じ酸化膜でもある程度膜厚が厚い方が光の吸収率がよくなることがわかっている。つまり、図８によりソース・ドレイン領域上の温度上昇がゲート電極上の温度上昇よりも高くなると、転位が抑制される。
また、ソース・ドレイン領域上、ゲート電極上の温度勾配が逆になる場合、つまりソース・ドレイン領域上に形成される酸化膜の膜厚が２０ｎｍと薄い場合でも従来のＦＡに比べて転位の発生率が減少していることがわかった。
【００６１】
上述した温度勾配に違いによる転位の発生率の変化について、図９を用いて説明する。図９（ａ）はソース・ドレイン領域上の温度（Ｔ_S/D）がゲート電極上の温度（Ｔ_G）より大きい場合のソース・ドレイン領域の固相成長の方向を示した断面図であり、図９（ｂ）はソース・ドレイン領域上の温度（Ｔ_S/D）がゲート電極上の温度（Ｔ_G）より小さい場合のソース・ドレイン領域の固相成長の方向を示した断面図である。
【００６２】
図９（ａ）はゲート電極側壁をマスクとし、ｎ＋高濃度不純物をイオン注入して、ソース・ドレイン領域を形成した後、図８で説明した方法でソース・ドレイン領域上とゲート電極上で温度勾配をつけてＲＴＡ処理した場合を示している。この場合はソース・ドレイン領域の成長が中央部からの＜１００＞方向への成長が支配的となっている。
【００６３】
図９（ｂ）はゲート電極側壁をマスクとしｎ＋高濃度不純物をイオン注入して、ソース・ドレイン領域を形成した後、図９で説明した方法でソース・ドレイン領域上とゲート電極上で温度勾配をつけてＲＴＡ処理した場合を示している。
この場合はソース・ドレイン領域の成長が、ゲートエッジ近傍の端部から＜１１１＞方向への成長が支配的となる。
【００６４】
図１０で示したように＜１００＞と＜１１１＞の両方向の再結晶化が起きた場合にはゲートエッジに転位が発生するので、ランプアニールによる片面ＲＴＡ方法を用いることでソース・ドレイン領域上とゲート電極上での温度勾配をつけ、ソースドレイン領域上の温度上昇がゲート電極上よりも大きくすることで、転位の拡張の抑制に大きく寄与することがわかった。
【００６５】
第３の実施形態で使用した光透過防止マスク等で使用した材料は実施例に挙げられたものだけではなく、同様の作用効果が得られるものであれば、特に限定されない。
【００６６】
尚、ＲＴＡ方法の代わりにＲＴＡより短時間の１s以下の熱処理方法、例えば、スパイクアニール、フラッシュアニールでも同等またはＲＴＡ方法以上の効果が上がる。
【００６７】
上述した実施形態ではＬＤＤ構造を有するＭＯＳトランジスタを挙げて説明したが、本発明に適用できる構造はＬＤＤ構造に限らず、ソース・ドレイン領域の形成時に高濃度不純物のイオン注入後の活性化熱処理を施すものものであれば、特に限定されない。
【００６８】
また実施形態のシーケンスは、本発明の目的を逸脱しない範囲で、その半導体素子の構造や、使用する材料の種類および用途により、必要に応じ、イオン注入工程と活性化熱処理工程の処理回数、処理条件を適宜選択してソース・ドレイン領域を形成する工程とすることができ、さらに第１乃至第３の実施形態を必要に応じて併用することも可能である。
【００６９】
さらに実施形態において活性化熱処理条件では、温度、処理時間、雰囲気など、を適宜選択し処理を行うことができる。またイオン注入においてもドーズ量や加速電圧等が一定であったが、所望の構造や不純物濃度の調整によってはこれらをイオン注入工程中に変化させても処理することもできる。
【００７０】
【発明の効果】
本発明による半導体装置およびその製造方法により、高温で長時間の活性化熱処理を行うことなく、パターンエッジ部周辺に発生する応力を軽減することにより高濃度不純物領域の活性化熱処理で発生する転位の拡張を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるＬＤＤ構造を用いた半導体装置におけるソース・ドレイン領域の形成工程図。
【図２】本発明の第１の実施形態における第２のゲート電極側壁の膜厚と転位発生率との関係を示す特性図。
【図３】本発明の第２の実施形態におけるＬＤＤ構造を用いた半導体装置におけるソース・ドレイン領域の形成のフローチャート図。
【図４】本発明の別の第２の実施形態におけるＬＤＤ構造を用いた半導体装置におけるソース・ドレイン領域の形成のフローチャート図。
【図５】本発明の第２の実施形態におけるクリープ熱処理の温度と処理時間との関係を示す特性図。
【図６】シリコン酸化膜からシリコン基板に及ぼす応力―温度曲線を示す関係図
【図７】本発明の第３の実施形態におけるＬＤＤ構造を用いた半導体装置の活性化熱処理の光透過防止マスク平面図と転位発生率との関係を示す特性図。
【図８】本発明の第３の実施形態におけるゲート電極上層部の膜材料とソース・ドレイン領域上層部の酸化膜の膜厚の変化による転位発生率との関係を示す特性図。
【図９】本発明の第３の実施形態におけるゲート電極上とソース・ドレイン領域上の温度勾配によるシリコン基板内の固相成長を示した概略図。
【図１０】従来の半導体装置を示す断面図。
【図１１】従来のＬＤＤ構造を用いた半導体装置におけるソース・ドレイン領域の形成工程図。
【符号の説明】
１０１…Ｐ型シリコン基板、１０２…ゲート絶縁膜、１０３…ゲート電極、
１０４…第１のゲート電極側壁、１０４ａ…第１のゲート電極側壁の端部、
１０５…第２のゲート電極側壁、１０５ａ…第２のゲート電極側壁の端部
１０６、１１６…ｎ−低濃度不純物領域、
１０７、１１７…ｎ＋高濃度不純物領域、
１０８、１１８ …ソース・ドレイン領域、１３０…素子分離領域

Claims

半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極に第１のゲート電極側壁膜を形成する工程と、
前記第１のゲート電極側壁膜を所定の開口部を有するマスクの少なくとも一部として、前記開口部を通して前記半導体基板に不純物を注入し、前記半導体基板中にアモルファス領域を形成する工程と、
前記半導体基板中にアモルファス領域を形成する工程の後、所定の厚さを有する第２のゲート電極側壁膜を第１のゲート電極側壁膜に隣接するように形成して、前記開口部を狭くする工程と、
前記開口部を狭くする工程の後、前記アモルファス領域の活性化熱処理を行い、前記第２のゲート電極側壁膜端部に生じる応力集中箇所を前記アモルファス領域端部から分離した状態で、前記アモルファス領域を再結晶化する工程と、を具備し、
前記第１のゲート電極側壁膜及び前記第２のゲート電極側壁膜は、前記ゲート絶縁膜上に形成され、且つ、前記第１のゲート電極側壁膜及び前記第２のゲート電極側壁膜の高さは、前記ゲート電極の高さ以下であることを特徴とする半導体装置の製造方法。
前記第２のゲート電極側壁膜を活性化熱処理後に除去することを特徴とする請求項１に記載の半導体装置の製造方法。
前記第２のゲート電極側壁の膜厚は３０ｎｍ以上であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
前記半導体基板上にゲート電極を形成する工程の後、且つ、前記ゲート電極に第１のゲート電極側壁膜を形成する工程の前に、
前記ゲート電極をマスクとして前記半導体基板に不純物を注入し、熱処理を行う工程を更に有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。