JP2001516154A - 個別に最適化されたｎチャネルおよびｐチャネルトランジスタ性能のための除去可能なサイドウォールスペーサを用いるｃｍｏｓプロセス - Google Patents

個別に最適化されたｎチャネルおよびｐチャネルトランジスタ性能のための除去可能なサイドウォールスペーサを用いるｃｍｏｓプロセス

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    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Abstract

(57)【要約】 設計特徴が０．２５ミクロン以下のＣＭＯＳ半導体装置のため、Ｎチャネルトランジスタ特性およびＰチャネルトランジスタ特性が個別に最適化される。第１のサイドウォールスペーサを上に有するＮチャネルトランジスタのゲート電極上に除去可能な第２のサイドウォールスペーサが形成される。イオン注入が行なわれ、Ｎ型の中程度／重度にドープされた注入部が形成され、続いて活性アニーリングンが行なわれる。そしてＰチャネルトランジスタから第２のサイドウォールスペーサが除去され、Ｐ型の軽度にドープされた注入部のためのイオン注入マスクとして役立つ第１のサイドウォールスペーサが上に残される。続いて、上に第１のサイドウォールスペーサを有するＰチャネルゲート電極上に第３のサイドウォールスペーサが形成され、続いてイオン注入が行なわれ、Ｐ型の中程度または重度にドープされた注入部が形成され、さらに続いて活性アニーリングが行われる。実施例は、第１、第２および第３のサイドウォールスペーサの幅を変えることによって、ＮチャネルトランジスタおよびＰチャネルトランジスタのチャネル長を完全に個別に制御可能とする。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、個別にトランジスタの性能が最適化されたＣＭＯＳ半導体装置の
製造方法に関する。この発明は特に、０．２５ミクロンの設計特徴を持つ高密度
ＣＭＯＳ半導体装置の製造において応用可能性を有する。
【０００２】
【発明の背景】
超大規模集積回路（ＵＬＳＩ）半導体装置に関連する高密度および性能に対す
る要求の高まりのため、競争力を持つためには、０．１８ミクロン以下など０．
２５ミクロン以下の設計特徴、より高速のトランジスタおよび回路速度、高信頼
性およびより高い製造スループットが必要である。０．２５ミクロン以下に設計
特徴を低減することは、従来の半導体製造技術の限界に挑戦するものである。
【０００３】 マスキングなどの製造工程の数を減じそれによって製造スループットを上げる
ために、従来、ＣＭＯＳ半導体装置のＮチャネルトランジスタおよびＰチャネル
トランジスタは、ゲート電極のサイドウォール上へのスペーサの形成および熱処
理などの同様の処理条件にさらされている。典型的には、不純物注入部をソース
／ドレイン領域に変えるための活性化アニーリングのときに、半導体ウエハ全体
が、炉内に位置づけられ、熱処理にさらされる。しかし、製造スループットの向
上とそれに伴う経済的な利点とは、ＮチャネルトランジスタおよびＰチャネルト
ランジスタの性能特性を個別に調整したりまたは最適化したりできないという犠
牲の元に成り立っている。たとえば、ボロンなどのＰ型不純物の原子の拡散係数
は、Ｎ型不純物の原子の拡散係数よりも大きいことが典型的である。そのため、
熱処理の間に、薄い軽度にドープされた接合深さ（ＸJ）のＰチャネルトランジ スタを形成することは困難である。また、特にサブミクロン特性を有する半導体
装置においては、Ｐチャネルトランジスタのショートチャネル効果特性を回避す
るため、Ｎチャネルトランジスタのチャネル領域のチャネル長よりも長いチャネ
ル長を有するチャネル領域を持つＰチャネルトランジスタを形成することが一般
的に望ましい。
【０００４】 設計特徴が約０．２５ミクロン未満へと縮小するに伴い、ＣＭＯＳ半導体装置
のＮチャネルトランジスタおよびＰチャネルトランジスタの均一な処理に伴う不
利点が深刻になっている。たとえば、約０．２５ミクロンの設計特徴のためには
、ＸJを約８００Å未満に大幅に減じる必要がある。これはそれ自体でも達成が 困難であるが、ＮチャネルトランジスタおよびＰチャネルトランジスタの両方の
注入部を活性化してソース／ドレイン領域を形成するための活性化アニーリング
を含む従来の方法を用いているＣＭＯＳ装置のＰチャネルトランジスタにおいて
は特に困難である。
【０００５】 ＣＭＯＳ装置の製造のための従来の方法は、Ｎチャネルトランジスタのゲート
電極をマスクとして使用してＮチャネル軽度ドープ注入部を形成するため、およ
びＰチャネルトランジスタゲート電極をマスクとして使用してＰチャネル軽度ド
ープ注入部を形成するためのそれぞれのために、別個にイオン注入することを含
む。その後、両ゲート電極の側部表面上に誘電サイドウォールスペーサが形成さ
れる。そして、典型的には、Ｐチャネルトランジスタをマスキングして、ゲート
電極およびゲート電極上のサイドウォールスペーサをマスクとして使用しイオン
注入を行なって、半導体基板にＮ型不純物を注入し、中程度にまたは重度にドー
プされた注入部を形成する。そして、典型的には、約１０５０℃で約３０秒間に
わたる高温活性化アニーリング、すなわち高速熱アニーリング（ＲＴＡ）などを
行なって、Ｎチャネルソース／ドレイン領域を活性化する。活性化アニーリング
の間、注入されたＮ型不純物は適切な格子部位へと拡散し、注入によるダメージ
が減じられ、それによって接合洩れが減じられる。Ｎチャネル注入部は、Ｐチャ
ネルソース／ドレイン注入部よりも活性化するのが困難であるのが典型的である
ため、通常、Ｎ型不純物注入部は、Ｐチャネル注入部を活性化するために用いら
れる温度よりも高温で活性化される。しかし、Ｎチャネルソース／ドレイン領域
を形成するための高温活性化アニーリングのときに、典型的にはＰ型不純物はＮ
型不純物よりも著しく早く拡散するため、軽度にドープされたＰチャネル注入部
が広範囲に拡散する。その後、Ｎチャネルトランジスタ領域がマスキングされ、
Ｐ型不純物のイオン注入が行なわれ、中程度にまたは重度にドープされた注入部
が形成される。そして、約１０００℃の温度で活性化アニーリングが行なわれ、
Ｐチャネルソース／ドレイン領域が活性化される。このような従来の方法の実施
においては、軽度にドープされたＰチャネル注入部は、Ｎチャネル活性化アニー
リングおよびＰチャネル活性化アニーリングの両方にさらされるため、望ましく
ないことに目標最大値である約８００Åを超えてＸJが増加してしまう。
【０００６】 同時係属中の出願連続番号第０８／９２４，３６０号において、別個のスペー
サを用い、それによって、ＮチャネルトランジスタおよびＰチャネルトランジス
タの性能を個別に制御できる、ＣＭＯＳプロセスのための方法が開示される。開
示される方法においては、Ｐチャネルトランジスタのチャネル領域の有効長は、
ゲート電極の幅およびゲート電極の上の第１のサイドウォールスペーサの幅によ
って決定される。しかし、第１のサイドウォールスペーサの幅は、Ｎチャネルト
ランジスタ内のソース／ドレイン領域の軽度にドープされる部分の長さも決定す
るので、ＮチャネルトランジスタおよびＰチャネルトランジスタの最適な特性が
完全に切離されているのではない。したがって、ＣＭＯＳ装置のＮチャネルトラ
ンジスタおよびＰチャネルトランジスタの性能を完全に個別に最適化できる半導
体方法、特に、ＮチャネルトランジスタおよびＰチャネルトランジスタのチャネ
ル領域の長さを個別に最適化できる半導体方法が必要である。
【０００７】
【発明の概要】
この発明の目的は、ＮチャネルトランジスタおよびＰチャネルトランジスタの
特性を個別に制御できるＣＭＯＳ半導体装置製造方法である。
【０００８】 この発明の他の目的は、ＮチャネルトランジスタおよびＰチャネルトランジス
タのチャネル領域の長さが個別に制御される、設計特徴が０．２５ミクロン以下
のＣＭＯＳ半導体装置の製造方法である。
【０００９】 この発明のさらなる目的、利点および他の特徴は、以下の説明に部分的に示さ
れ、さらに部分的に、以下の説明を検討することで当業者には明らかとなるであ
ろうし、または発明の実施から理解されるであろう。この発明の目的および利点
は、特に添付の請求の範囲に示されるようにして実現され、得られるであろう。
【００１０】 この発明により、以上のおよび他の目的が、ＮチャネルトランジスタおよびＰ
チャネルトランジスタを含む半導体装置の製造方法により部分的に達成される。
ＮチャネルトランジスタおよびＰチャネルトランジスタを含む半導体装置の該製
造方法は、ＮチャンネルトランジスタおよびＰチャンネルトランジスタを含むＣ
ＭＯＳ半導体の製造方法を含み、該製造方法は、半導体基板の表面上に誘電層を
形成するステップと、誘電層上に導電層を形成するステップと、導電層をパター
ニングして、Ｎチャネルトランジスタ用の第１のゲート電極とＰチャネルトラン
ジスタ用の第２のゲート電極を形成するステップとを含み、各ゲート電極は上部
表面および側部表面を有し、該方法はさらに、第１のゲート電極をマスクとして
使用して不純物を注入し、半導体基板内にＮ型の軽度にドープされた注入部を形
成するステップと、第１および第２のゲート電極の側部表面上に、第１の絶縁材
料を含み第１の幅を有する第１のサイドウォールスペーサを形成するステップと
、第１および第２のゲート電極上の第１のサイドウォールスペーサ上に、第２の
絶縁材料を含み第２の幅を有する第２のサイドウォールスペーサを形成するステ
ップと、第１のゲート電極と第１のゲート電極上の第１および第２のサイドウォ
ールスペーサとをマスクとして使用して、不純物を注入し、半導体基板内にＮ型
の中程度にまたは重度にドープされた注入部を形成するステップと、第１の温度
で活性化アニーリングして、Ｎ型の軽度にドープされた部分および中程度または
重度にドープされた部分を含むＮチャネルトランジスタのソース／ドレイン領域
を形成するステップとを含み、該Ｎ型の軽度にドープされた部分は半導体基板の
表面下を第１の深さまで延び、該Ｎ型の中程度または重度にドープされた部分は
、第１の深さよりも深い第２の深さまで延び、前記方法はさらに、第２のゲート
電極から第２のサイドウォールスペーサを除去し、第２のゲート電極上に第１の
サイドウォールスペーサを残すステップと、第２のゲート電極と第２のゲート電
極上の第１のサイドウォールスペーサとをマスクとして使用して、不純物を注入
し、半導体基板内にＰ型の軽度にドープされた注入部を形成するステップと、第
２のゲート電極上の第１のサイドウォールスペーサ上に、第３の絶縁材料を含み
第３の幅を有する第３のサイドウォールスペーサを形成するステップと、第２の
ゲート電極と第２のゲート電極上の第１および第３のサイドウォールスペーサと
をマスクとして使用して、不純物を注入し、半導体基板内にＰ型の中程度または
重度にドープされた注入部を形成するステップと、第２の温度で活性化アニーリ
ングして、Ｐ型の軽度にドープされた部分および中程度または重度にドープされ
た部分を含むＰチャネルトランジスタのソース／ドレイン領域を形成するステッ
プとを含み、該Ｐ型の軽度にドープされた部分は半導体基板の表面下を第３の深
さに延び、該Ｐ型の中程度または重度にドープされた部分は第３の深さよりも深
い第４の深さまで延びる。
【００１１】 この発明のさらなる目的および利点が、以下の詳細な説明から当業者には容易
に明らかとなるであろう。以下の詳細な説明では、この発明を実施するために企
図されるベストモードの単なる例として、この発明の好ましい実施例のみを示し
説明する。理解されるであろうように、すべてこの発明から逸脱することなく、
この発明には他のおよび異なった実施例が可能であり、そのさまざまな詳細には
さまざまな明らかな点で変更が可能である。したがって、図面および説明は、本
質的に例示的なものとみなされねばならず、限定的なものとみなされてはならな
い。
【００１２】
【詳細な説明】
この発明は、高い製造スループットを維持しつつ、ＣＭＯＳ半導体装置のＮチ
ャネルトランジスタおよびＰチャネルトランジスタのトランジスタ特性を個別に
制御できる方法を提供する。この発明は、ＰチャネルトランジスタおよびＮチャ
ネルトランジスタのチャネル領域のチャネル長を個別に制御できるため有利であ
る。この発明は、同時係属中の出願連続番号第０８／３２４，９６０号における
ようにＰチャネルトランジスタおよびＮチャネルトランジスタの軽度にドープさ
れた接合深さ（ＸJ）の個別制御も可能にしつつ、目的を達成する。しかし、こ の発明はさらに高度な個別制御も達成する、すなわち、Ｎチャネルトランジスタ
のチャネル長に対し、Ｐチャネルトランジスタのチャネル長に影響を与えるプロ
セス変数の完全な分離である。
【００１３】 この発明により、中間除去可能スペーサを用いることによって、Ｎチャネルト
ランジスタおよびＰチャネルトランジスタの性能、特に、それぞれのトランジス
タのチャネル長が個別に最適化される。同時係属中の出願連続番号第０８／３２
４，９６０号では、第１のサイドウォールスペーサは、Ｎチャネルトランジスタ
およびＰチャネルトランジスタのゲート電極上に堆積される。したがって、Ｐチ
ャネルトランジスタの有効長は、ゲート電極の幅およびゲート電極上の第１のサ
イドウォールスペーサの幅によって決定される。しかし、第１のサイドウォール
スペーサの幅はまた、Ｎチャネルトランジスタ内のソース／ドレイン領域の軽度
にドープされた部分の長さも決定する。したがって、Ｎチャネルトランジスタお
よびＰチャネルトランジスタの最適化は完全に切離されているわけではない。こ
の発明は、ＮチャネルトランジスタとＰチャネルトランジスタとの完全な切離し
を行ない、それによって、中間除去可能サイドウォールスペーサを用いることに
よって、チャネル長の個別最適化を可能にする。
【００１４】 この発明の実施例により、ゲート誘電層、たとえばシリコン酸化物が、典型的
にはドープされた単結晶シリコンである半導体基板の表面上に形成される。典型
的にはドープされた多結晶シリコンであるゲート電極が、Ｎチャネルトランジス
タ領域およびＰチャネルトランジスタ領域内に形成される。この発明のこの実施
例により、Ｐチャネルトランジスタがマスクされ、Ｎチャネルトランジスタのゲ
ート電極をマスクとして用いて、イオン注入が行なわれ、半導体基板内にＮ型の
軽度にドープされた注入部が形成される。注入は、Ｎチャネルトランジスタの性
能を最適化するため、所定のドーズ量およびエネルギにおいて、たとえば約５×
１０13原子ｃｍ-2から約５×１０14原子ｃｍ-2で、かつ約１０ＫｅＶから約３０
ＫｅＶのエネルギで、行なわれる。
【００１５】 この発明により、第１の絶縁材料を含み第１の幅を有する第１のサイドウォー
ルスペーサが、第１および第２のゲート電極の側部表面上に形成される。この発
明において用いられるすべてのサイドウォールスペーサと同様、第１のサイドウ
ォールスペーサは、シリコン酸化物、シリコン窒化物またはシリコン窒化酸化物
などの絶縁材料を化学蒸着（ＣＶＤ）し、続いて異方性エッチングを行なうこと
で従来の態様で形成される。第１のサイドウォールスペーサは、Ｐチャネルトラ
ンジスタ内のチャネル領域の長さを最適化するため設計された幅で形成される。
次に、ＮチャネルトランジスタおよびＰチャネルトランジスタのゲート電極上の
第１のサイドウォールスペーサ上に、除去可能な第２のサイドウォールスペーサ
が形成される。本開示を通じて「除去可能」という語は、サイドウォールスペー
サが、その下地材料、たとえば第１のサイドウォールスペーサなどを実質的に除
去することなくエッチングなどの任意の手段によって実質的に除去可能であるこ
とを示す。除去可能な第２のサイドウォールスペーサは、好ましくは第１の絶縁
材料とは異なるエッチング特性を示す第２の絶縁材料を含む。第２の絶縁材料は
第１の絶縁材料とは異なることが最も好ましい。除去可能な第２のサイドウォー
ルスペーサは、Ｎチャネルトランジスタ内の軽度にドープされた領域の長さの最
適化のため設計された第２の幅を有する。第２のサイドウォールスペーサはまた
、好ましくは第１の絶縁材料とは異なり、異なったエッチング特性を有する、シ
リコン酸化物、シリコン窒化物またはシリコン窒化酸化物を含み得る。
【００１６】 Ｎチャネルトランジスタのゲート電極とゲート電極上の第１および第２のサイ
ドウォールスペーサとをマスクとして用いて、Ｎ型の不純物がイオン注入され、
半導体基板内に中程度または重度にドープされた注入部が形成される。イオン注
入は、約５×１０14原子ｃｍ-2から約５×１０15原子ｃｍ-2および約４０ＫｅＶ
から約６０ＫｅＶのエネルギにおいてなど、Ｎチャネルトランジスタの性能を最
適化するための所定のドーズ量およびエネルギにおいて行なわれる。
【００１７】 サイドウォールスペーサの形成においては、下地ゲート電極層の部分が、中程
度または重度の注入部に対する酸化物スクリーンとして役立つため残るように、
異方性エッチングを行ない得る。代替的に、同時係属中の出願連続番号第０８／
９２４，３６７号に開示されるように、注入された不純物の過渡増速拡散を最低
限にとどめるため、熱酸化物スクリーン層を成長させるかまたは好ましくは蒸着
させることができる。
【００１８】 中程度または重度にドープされた注入部の形成に続いて、ＲＴＡなどの活性化
アニーリングが、約１０００℃から約１１００℃、たとえば１０５０℃の温度で
、約１０秒から約４５秒、たとえば３０秒にわたって行なわれ、軽度および中程
度または重度にドープされた注入部が活性化されてＮチャネルトランジスタのソ
ース／ドレイン領域が形成される。この発明の有利な特徴は、Ｎチャネルソース
／ドレイン領域を形成するための活性化アニーリングの後になるまで、Ｐチャネ
ルトランジスタ領域内の半導体基板にＰ型不純物が注入されないことである。し
たがって、従来の実施とは異なり、軽度にドープされたＰチャネル注入部は、Ｎ
チャネルトランジスタソース／ドレイン領域を形成するために必要なより強い活
性化アニーリングを受けない。
【００１９】 Ｎチャネルソース／ドレイン領域を形成するための活性化アニーリングの後、
Ｐチャネルトランジスタのゲート電極から第２のサイドウォールスペーサが除去
され、ゲート電極上に第１のサイドウォールスペーサが残される。第２のサイド
ウォールスペーサの除去はウエットエッチングにより行なわれるのが典型的であ
る。
【００２０】 Ｐチャネルトランジスタのゲート電極およびゲート電極上の第１のサイドウォ
ールスペーサをマスクとして用いて、そして、Ｎチャネルトランジスタ領域をマ
スクして、Ｐ型不純物がイオン注入され、半導体基板内に軽度にドープされたＰ
チャネル注入部が形成される。そして、第３の絶縁材料を含み第３の幅を有する
第３のサイドウォールスペーサが、Ｐチャネルトランジスタのゲート電極上の第
１のサイドウォールスペーサ上に堆積される。Ｎチャネルトランジスタ領域をマ
スクし、Ｐチャネルトランジスタのゲート電極とゲート電極上の第１および第３
のサイドウォールスペーサとをマスクとして用いて、Ｐ型不純物がイオン注入さ
れ、半導体基板内に中程度または重度にドープされた注入部が形成される。第３
のサイドウォールスペーサの第３の絶縁材料はまた、シリコン酸化物、シリコン
窒化物またはシリコン窒化酸化物を含み得、第１の絶縁材料と同様であり得る。
Ｐチャネルトランジスタ内の軽度にドープされた領域の長さの最適化のため、Ｎ
チャネルトランジスタ内のソース／ドレイン領域の形成後に、第３のサイドウォ
ールスペーサの幅は個別に選択されることが有利である。
【００２１】 最適化されたＰチャネルトランジスタ性能を得るために、軽度におよび中程度
または重度にドープされた注入部を形成するため、所定のドーズ量およびエネル
ギにおいてＰチャネル不純物がイオン注入される。たとえば、Ｐ型不純物で軽度
にドープされた注入部を形成する場合は、約５×１０13原子ｃｍ-2から約５×１
０14原子ｃｍ-2のドーズ量および約５ＫｅＶから約１０ＫｅＶのエネルギにおい
てイオン注入が行なわれ、一方、中程度または重度にドープされた注入部を形成
するためには、典型的には約５×１０14原子ｃｍ-2から約５×１０15原子ｃｍ-2 のドーズ量および約２０ＫｅＶから約４０ＫｅＶのエネルギを典型的には用いて
半導体基板にＰ型不純物がイオン注入される。
【００２２】 Ｐ型の中程度にまたは重度にドープされた注入部が形成された後、第２の温度
において活性化アニーリングが行なわれ、Ｐ型の軽度にドープされた部分および
中程度または重度にドープされた部分を含むＰチャネルトランジスタのソース／
ドレイン領域が形成される。Ｐ型の軽度にドープされた部分は、Ｐ型の中程度ま
たは重度にドープされた部分の第４の深さよりも浅い第３の深さまで、半導体基
板の表面下で延びる。Ｐ型の軽度にドープされた部分の深さ、すなわち接合深さ
（ＸJ）は、典型的には約６００Åから約８００Åである。Ｐチャネルトランジ スタソース／ドレイン領域を形成するための活性化アニーリングは、典型的には
、約９００℃から約１０００℃、たとえば約１０００℃の温度において、約１０
秒から約４５秒、たとえば約３０秒にわたってである。
【００２３】 この発明により、軽度にドープされたＰチャネル注入部は、単一の活性化アニ
ーリングステップにさらされるため、Ｐチャネルトランジスタの軽度にドープさ
れた注入部が、Ｎチャネルトランジスタソース／ドレイン領域を形成するための
高温活性化アニーリングおよびＰチャネルトランジスタソース／ドレイン領域を
形成するための活性化アニーリングにさらされる従来の実施と比べ、ＸJが制御 される。このように、同時係属中の出願連続番号第０８／３２４，９６０号にお
けると同様、ＮチャネルトランジスタについてのＸJおよびＰチャネルトランジ スタについてのＸJが個別に調節されまたは最適化され得る。しかし、この発明 により、中間の除去可能な第２のサイドウォールスペーサを用いることによって
、ＰチャネルトランジスタとＮチャネルトランジスタとが完全に切離される。し
たがって、この発明は、Ｎチャネルトランジスタ内のチャネル領域の長さをＰチ
ャネルトランジスタのチャネル領域の長さから完全に切離すことを可能にする。
【００２４】 この発明の実施例が、図１〜図４に概略的に示され、同様の参照番号は同様の
部分を示す。図１を見ると、ゲート誘電層１１が、ドープされた単結晶シリコン
半導体基板１０上に形成され、ゲート誘電層上にＮチャネルトランジスタ領域内
にドープされた多結晶シリコンゲート電極１２が形成され、一方、Ｐチャネルト
ランジスタ領域内にはゲート電極層３０が形成される（図３）。そして矢印１３
で示すように、半導体基板内にＮ型不純物がイオン注入され、Ｎ型の軽度にドー
プされた注入部１４が形成される。そして、ゲート電極１２の側部表面上および
ゲート電極３０（図３）の側部表面上に第１の絶縁サイドウォールスペーサ２０
が形成される。第１の絶縁サイドウォールスペーサ２０は、Ｐチャネルトランジ
スタ領域内のチャネルの長さの最適化のため選択される幅において、シリコン酸
化物などの絶縁材料で形成される。そして図２に示すようにゲート電極１２上の
第１のサイドウォールスペーサ２０上に、および、ゲート電極３０上の第１のサ
イドウォールスペーサ２０上に第２のサイドウォールスペーサ２１（図示せず）
が形成される。第２のサイドウォールスペーサの幅は、Ｎチャネルトランジスタ
内に最終的に形成されるソース／ドレイン領域の軽度にドープされた部分の長さ
を最適化するため選択される。
【００２５】 Ｐチャネルトランジスタ領域がマスクされ、ゲート電極１２とゲート電極１２
上の第１のサイドウォールスペーサ２０および第２のサイドウォールスペーサ２
１とをマスクとして用いて、矢印２２に示すように、半導体基板内にＮ型不純物
が注入され、半導体基板内に中程度または重度にドープされた注入部２３が形成
される。そして活性化アニーリングが行なわれ、Ｎチャネルトランジスタのソー
ス／ドレイン領域が形成される。
【００２６】 この実施例により、第２の絶縁サイドウォールスペーサは、第１の絶縁材料と
は異なる絶縁材料で形成される。たとえば、第１のサイドウォールスペーサがシ
リコン酸化物で形成されていれば、第２のサイドウォールスペーサ２１用の絶縁
材料はシリコン窒化物である。Ｎチャネルトランジスタのソース／ドレイン領域
の活性化の後、硝酸でのウエットエッチングなどによりゲート電極３０の第１の
サイドウォールスペーサ２０から第２のサイドウォールスペーサ２１が除去され
、ゲート電極３０の側部表面上に第１のサイドウォールスペーサ２０が実質的に
無傷で残される。Ｎチャネルトランジスタ領域がマスクされ、ゲート電極３０と
ゲート電極上の第１のサイドウォールスペーサ２０をマスクとして用いて、矢印
３１で示すようにＰチャネル不純物がイオン注入され、図３に示すように半導体
基板内に軽度にドープされた注入部３２が形成される。
【００２７】 図４を見ると、第３のサイドウォールスペーサ４０が、ゲート電極３０上の第
１のサイドウォールスペーサ３１上に形成される。第１のサイドウォールスペー
サ２０の幅と第３のサイドウォールスペーサ４０の幅との合計が、Ｐチャネルト
ランジスタの最終的に形成されるソース／ドレイン領域の軽度にドープされた部
分の長さを個別に決定する。第３のサイドウォールスペーサ４０の幅は除去可能
な第２のサイドウォールスペーサ２１の幅とは個別に決定されるので、Ｎチャネ
ルトランジスタのチャネル長は、Ｐチャネルトランジスタのチャネル長とは完全
に別に最適化される。
【００２８】 第１のサイドウォールスペーサ２０の絶縁材料と同様の絶縁材料を含み得る第
３のサイドウォールスペーサの形成後、マスクされたＮチャネルトランジスタを
マスクして、ゲート電極３０とゲート電極上の第１のサイドウォールスペーサ２
０および第３のサイドウォールスペーサ４０とをマスクとして用いて、矢印３３
に示すようにＰ型不純物がイオン注入され、図４に示すように半導体基板内に中
程度または重度にドープされた注入部３４が形成される。そして、活性化アニー
リングが行なわれ、Ｐチャネルトランジスタのソース／ドレイン領域が形成され
る。
【００２９】 このように、この発明は、同時係属中の出願連続番号第０８／９２４，３６０
号に開示されるようなＮチャネルトランジスタおよびＰチャネルトランジスタの
ＸJの個別制御の利点を維持する。さらに、この発明により、中間の第２のサイ ドウォールスペーサ２１（図２）および第３のサイドウォールスペーサ４０（図
４）を用いることによって、Ｎチャネルトランジスタのチャネル長とＰチャネル
トランジスタのチャネル長とが完全に切離され、第２のサイドウォールスペーサ
２１の幅と第３のサイドウォールスペーサ４０の幅とは個別に選択される。注入
および活性化アニーリングの条件は、Ｎチャネルトランジスタの性能およびＰチ
ャネルトランジスタの性能の個別最適化のため選択される。
【００３０】 この発明は、さまざまな種類の半導体装置の製造、特に約０．２５ミクロン以
下のサブミクロン特徴を有する高密度半導体装置の製造に適用可能であり、高速
特性および改良された信頼性を示す。この発明は費用対効果が優れており、従来
のプロセスに容易に組入れることができる。
【００３１】 上の説明において、この発明が完全に理解されるよう、特定の材料、構造、化
学物質、プロセスなど多くの特定の詳細を示した。しかし、当業者ならば理解す
るであろうように、この発明は、特にここに示した詳細に依拠することなく実施
できる。他の点に関しては、この発明を不必要に曖昧にしないよう、周知のプロ
セス構造については詳細に説明しなかった。
【００３２】 この開示においては、この発明の好ましい実施例およびこの発明の有用性のい
くつかの例のみを示し説明した。ここに示した発明の着想の範囲内で、この発明
はさまざまな他の組合せおよび環境において使用することができ、変更または修
正が可能であることが理解されねばならない。
【図面の簡単な説明】
【図１】 この発明の実施例によるＣＭＯＳ半導体装置製造方法の連続した
段階の１つを示す。
【図２】 この発明の実施例によるＣＭＯＳ半導体装置製造方法の連続した
段階の１つを示す。
【図３】 この発明の実施例によるＣＭＯＳ半導体装置製造方法の連続した
段階の１つを示す。
【図４】 この発明の実施例によるＣＭＯＳ半導体装置製造方法の連続した
段階の１つを示す。
【符号の説明】
１０ 半導体基板、１１ ゲート誘電層、１２ ゲート電極、１４ Ｎ型の軽
度にドープされた注入部、２０ 第１のサイドウォールスペーサ、２１ 第２の
サイドウォールスペーサ、２３ 中程度または重度にドープされた注入部、３０
ゲート電極、３２ 軽度にドープされた注入部、３４ 中程度または重度にド
ープされた注入部、４０ 第３のサイドウォールスペーサ。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年３月２日（２０００．３．２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジュ，ドン−ヒュク アメリカ合衆国、95014 カリフォルニア 州、クパーティノ、ストニーデイル・ドラ イブ、10220 Ｆターム(参考） 5F040 DB03 EC07 EF02 FA05 FA07 FA10 FC21 5F048 AA01 AC03 BA01 BB06 BB07 BC05 BC06 BC19 BD02 BD04 BD10 DA25 DA27 DA30 【要約の続き】 制御可能とする。

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 ＮチャネルトランジスタとＰチャネルトランジスタとを含む
    ＣＭＯＳ半導体装置の製造方法であって、 半導体基板の表面上に誘電層を形成するステップと、 誘電層上に導電層を形成するステップと、 導電層をパターニングして、Ｎチャネルトランジスタ用の第１のゲート電極と
    Ｐチャネルトランジスタ用の第２のゲート電極とを形成するステップとを含み、
    各ゲート電極は上部表面と側部表面とを有し、前記方法はさらに、 第１のゲート電極をマスクとして使用して不純物を注入し、半導体基板内にＮ
    型の軽度にドープされた注入部を形成するステップと、 第１のゲート電極および第２のゲート電極の側部表面上に、第１の絶縁材料を
    含み第１の幅を有する第１のサイドウォールスペーサを形成するステップと、 第１のゲート電極および第２のゲート電極上の第１のサイドウォールスペーサ
    上に、第２の絶縁材料を含み第２の幅を有する第２のサイドウォールスペーサを
    形成するステップと、 第１のゲート電極と第１のゲート電極上の第１のサイドウォールスペーサおよ
    び第２のサイドウォールスペーサとをマスクとして使用して不純物を注入し、半
    導体基板内にＮ型の中程度にまたは重度にドープされた注入部を形成するステッ
    プと、 第１の温度で活性化アニーリングをして、Ｎ型の軽度にドープされた部分およ
    び中程度にまたは重度にドープされた部分を含むＮチャネルトランジスタのソー
    ス／ドレイン領域を形成するステップとを含み、該Ｎ型の軽度にドープされた部
    分は半導体基板の表面下で第１の深さまで延び、Ｎ型の中程度または重度にドー
    プされた部分は第１の深さよりも深い第２の深さまで延び、前記方法はさらに、 第２のゲート電極から第２のサイドウォールスペーサを除去し、第２のゲート
    電極上に第１のサイドウォールスペーサを残すステップと、 第２のゲート電極と第２のゲート電極上の第１のサイドウォールスペーサとを
    マスクとして使用して不純物を注入して、半導体基板内にＰ型の軽度にドープさ
    れた注入部を形成するステップと、 第２のゲート電極上の第１のサイドウォールスペーサ上に、第３の絶縁材料を
    含み第３の幅を有する第３のサイドウォールスペーサを形成するステップと、 第２のゲート電極と第２のゲート電極上の第１のサイドウォールスペーサおよ
    び第３のサイドウォールスペーサとをマスクとして使用して不純物を注入し、半
    導体基板内にＰ型の中程度または重度にドープされた注入部を形成するステップ
    と、 第２の温度で活性化アニーリングして、Ｐ型の軽度にドープされた部分および
    中程度または重度にドープされた部分を含むＰチャネルトランジスタのソース／
    ドレイン領域を形成するステップとを含み、該Ｐ型の軽度にドープされた部分は
    半導体基板の表面下で第３の深さまで延び、Ｐ型の中程度または重度にドープさ
    れた部分は第３の深さよりも深い第４の深さまで延びる、ＣＭＯＳ半導体装置の
    製造方法。
  2. 【請求項２】 該第１の絶縁材料は、該第２の絶縁材料とは異なる、請求項
    １に記載のＣＭＯＳ半導体装置の製造方法。
  3. 【請求項３】 該第１の絶縁材料は、酸化物を含み、該第２の絶縁材料は窒
    化物を含む、請求項２に記載のＣＭＯＳ半導体装置の製造方法。
  4. 【請求項４】 該第１の絶縁材料は、シリコン酸化物を含み、該第２の絶縁
    材料は、シリコン窒化物を含む、請求項３に記載のＣＭＯＳ半導体装置の製造方
    法。
  5. 【請求項５】 該第２のサイドウォールスペーサをエッチングして除去し、
    第１のサイドウォールスペーサを実質的に無傷で残すステップを含む、請求項４
    に記載のＣＭＯＳ半導体装置の製造方法。
  6. 【請求項６】 硝酸でウェットエッチングして、第２のサイドウォールスペ
    ーサを除去するステップを含む、請求項５に記載のＣＭＯＳ半導体装置の製造方
    法。
  7. 【請求項７】 該第１および第３の絶縁材料は、同一である、請求項２に記
    載のＣＭＯＳ半導体装置の製造方法。
  8. 【請求項８】 該半導体基板は、単結晶シリコンを含み、誘電層は、シリコ
    ン酸化物を含む、請求項１に記載のＣＭＯＳ半導体装置の製造方法。
  9. 【請求項９】 該導電層は、ドープされた多結晶シリコンを含む、請求項８
    に記載のＣＭＯＳ半導体装置の製造方法。
  10. 【請求項１０】 約５×１０13原子ｃｍ-2から約５×１０14原子ｃｍ-2のド
    ーズ量で、約１０ＫｅＶから約３０ＫｅＶのエネルギーで不純物をイオン注入し
    、Ｎ型の軽度にドープされた注入部を形成するステップを含む、請求項１に記載
    のＣＭＯＳ半導体装置の製造方法。
  11. 【請求項１１】 約５×１０14原子ｃｍ-2から約５×１０15原子ｃｍ-2のド
    ーズ量で、約４０ＫｅＶから約６０ＫｅＶのエネルギーで不純物をイオン注入し
    、Ｎ型の中程度または重度にドープされた注入部を形成するステップを含む、請
    求項１０に記載のＣＭＯＳ半導体装置の製造方法。
  12. 【請求項１２】 約５×１０13原子ｃｍ-2から約５×１０14原子ｃｍ-2のド
    ーズ量で、約５ＫｅＶから約１０ＫｅＶのエネルギーで不純物をイオン注入し、
    Ｐ型の軽度にドープされた注入部を形成するステップを含む、請求項１に記載の
    ＣＭＯＳ半導体装置の製造方法。
  13. 【請求項１３】 約５×１０14原子ｃｍ-2から約５×１０15原子ｃｍ-2のド
    ーズ量で、約２０ＫｅＶから約４０ＫｅＶのエネルギーで不純物をイオン注入し
    、Ｐ型の中程度または重度にドープされた注入部を形成するステップを含む、請
    求項１２に記載のＣＭＯＳ半導体装置の製造方法。
  14. 【請求項１４】 該サイドウォールスペーサは、絶縁材料の層を堆積し、エ
    ッチングすることで形成される、請求項１に記載のＣＭＯＳ半導体装置の製造方
    法。
  15. 【請求項１５】 該第２の温度は、該第１の温度よりも低い、請求項１に記
    載のＣＭＯＳ半導体装置の製造方法。
  16. 【請求項１６】 該第１の温度は、約１０００℃から約１１００℃であり、
    該第２の温度は、約９００℃から約１０００℃である、請求項１５に記載のＣＭ
    ＯＳ半導体装置の製造方法。
  17. 【請求項１７】 該第１の深さは、約６００Åから約８００Åであり、該第
    ３の深さは、約６００Åから約８００Åである、請求項１に記載のＣＭＯＳ半導
    体装置の製造方法。
  18. 【請求項１８】 該第１、該第２、および該第３の幅は、異なる、請求項１
    に記載のＣＭＯＳ半導体装置の製造方法。
  19. 【請求項１９】 該第１の幅は、約３００Åから約５００Åであり、該第２
    の幅は、約３００Åから約８００Åであり、該第３の幅は、約５００Åから約１
    ５００Åである、請求項１８に記載のＣＭＯＳ半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005513774A (ja) * 2001-12-14 2005-05-12 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Ｎチャネルトランジスタおよびｐチャネルトランジスタのそれぞれを最適化する、異なるスペーサを形成する方法
US7737510B2 (en) 2005-10-27 2010-06-15 Panasonic Corporation Semiconductor device and method for fabricating the same

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5985740A (en) * 1996-01-19 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device including reduction of a catalyst
JP3645379B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645380B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
JP3729955B2 (ja) 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645378B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6478263B1 (en) 1997-01-17 2002-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
US5888858A (en) 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US6465287B1 (en) 1996-01-27 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device using a metal catalyst and high temperature crystallization
US5869866A (en) * 1996-12-06 1999-02-09 Advanced Micro Devices, Inc. Integrated circuit having sacrificial spacers for producing graded NMOS source/drain junctions possibly dissimilar from PMOS source/drain junctions
US5766969A (en) * 1996-12-06 1998-06-16 Advanced Micro Devices, Inc. Multiple spacer formation/removal technique for forming a graded junction
US5869879A (en) * 1996-12-06 1999-02-09 Advanced Micro Devices, Inc. CMOS integrated circuit having a sacrificial metal spacer for producing graded NMOS source/drain junctions dissimilar from PMOS source/drain junctions
US6225175B1 (en) * 1997-06-20 2001-05-01 Texas Instruments Incorporated Process for defining ultra-thin geometries
US6077751A (en) * 1998-01-29 2000-06-20 Steag Rtp Systems Gmbh Method of rapid thermal processing (RTP) of ion implanted silicon
US6124610A (en) * 1998-06-26 2000-09-26 Advanced Micro Devices, Inc. Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant
US5923986A (en) * 1998-09-17 1999-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a wide upper top spacer to prevent salicide bridge
US6218224B1 (en) * 1999-03-26 2001-04-17 Advanced Micro Devices, Inc. Nitride disposable spacer to reduce mask count in CMOS transistor formation
US6242776B1 (en) * 1999-06-02 2001-06-05 Advanced Micro Devices, Inc. Device improvement by lowering LDD resistance with new silicide process
US6245636B1 (en) 1999-10-20 2001-06-12 Advanced Micro Devices, Inc. Method of formation of pseudo-SOI structures with direct contact of transistor body to the substrate
US6376286B1 (en) 1999-10-20 2002-04-23 Advanced Micro Devices, Inc. Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer
US6465852B1 (en) 1999-10-20 2002-10-15 Advanced Micro Devices, Inc. Silicon wafer including both bulk and SOI regions and method for forming same on a bulk silicon wafer
US6229187B1 (en) 1999-10-20 2001-05-08 Advanced Micro Devices, Inc. Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer
US6201761B1 (en) 2000-01-26 2001-03-13 Advanced Micro Devices, Inc. Field effect transistor with controlled body bias
US6255147B1 (en) 2000-01-31 2001-07-03 Advanced Micro Devices, Inc. Silicon on insulator circuit structure with extra narrow field transistors and method of forming same
US6350665B1 (en) 2000-04-28 2002-02-26 Cypress Semiconductor Corporation Semiconductor structure and method of making contacts and source and/or drain junctions in a semiconductor device
US6596599B1 (en) * 2001-07-16 2003-07-22 Taiwan Semiconductor Manufacturing Company Gate stack for high performance sub-micron CMOS devices
US6506642B1 (en) * 2001-12-19 2003-01-14 Advanced Micro Devices, Inc. Removable spacer technique
US6906360B2 (en) * 2003-09-10 2005-06-14 International Business Machines Corporation Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions
US7029980B2 (en) * 2003-09-25 2006-04-18 Freescale Semiconductor Inc. Method of manufacturing SOI template layer
US6946709B2 (en) 2003-12-02 2005-09-20 International Business Machines Corporation Complementary transistors having different source and drain extension spacing controlled by different spacer sizes
US6995065B2 (en) * 2003-12-10 2006-02-07 International Business Machines Corporation Selective post-doping of gate structures by means of selective oxide growth
US7064396B2 (en) * 2004-03-01 2006-06-20 Freescale Semiconductor, Inc. Integrated circuit with multiple spacer insulating region widths
US7241647B2 (en) * 2004-08-17 2007-07-10 Freescale Semiconductor, Inc. Graded semiconductor layer
US7282402B2 (en) * 2005-03-30 2007-10-16 Freescale Semiconductor, Inc. Method of making a dual strained channel semiconductor device
KR20100001181A (ko) * 2008-06-26 2010-01-06 삼성전자주식회사 저온 증착막 형성방법 및 이를 이용한 반도체 소자의제조방법
US20140084367A1 (en) * 2012-09-27 2014-03-27 Silicon Storage Technology, Inc. Extended Source-Drain MOS Transistors And Method Of Formation

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60241256A (ja) * 1984-05-16 1985-11-30 Hitachi Ltd 半導体装置およびその製造方法
JPH0648717B2 (ja) * 1984-06-20 1994-06-22 株式会社日立製作所 半導体装置の製造方法
IT1223571B (it) * 1987-12-21 1990-09-19 Sgs Thomson Microelectronics Procedimento per la fabbricazione di dispositivi integrati cmos con lunghezze di porta ridotte
US5030582A (en) * 1988-10-14 1991-07-09 Matsushita Electric Industrial Co., Ltd. Method of fabricating a CMOS semiconductor device
KR950000141B1 (ko) * 1990-04-03 1995-01-10 미쓰비시 뎅끼 가부시끼가이샤 반도체 장치 및 그 제조방법
KR930010124B1 (ko) * 1991-02-27 1993-10-14 삼성전자 주식회사 반도체 트랜지스터의 제조방법 및 그 구조
US5654212A (en) * 1995-06-30 1997-08-05 Winbond Electronics Corp. Method for making a variable length LDD spacer structure
US5696016A (en) * 1996-11-15 1997-12-09 Mosel Vitelic Inc. Process for manufacturing a CMOSFET intergrated circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005513774A (ja) * 2001-12-14 2005-05-12 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Ｎチャネルトランジスタおよびｐチャネルトランジスタのそれぞれを最適化する、異なるスペーサを形成する方法
US7737510B2 (en) 2005-10-27 2010-06-15 Panasonic Corporation Semiconductor device and method for fabricating the same

Also Published As

Publication number Publication date
WO1999013507A1 (en) 1999-03-18
DE69806034D1 (de) 2002-07-18
KR20010023697A (ko) 2001-03-26
EP1021829B1 (en) 2002-06-12
EP1021829A1 (en) 2000-07-26
KR100535953B1 (ko) 2005-12-12
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