KR20100001181A - 저온 증착막 형성방법 및 이를 이용한 반도체 소자의제조방법 - Google Patents

저온 증착막 형성방법 및 이를 이용한 반도체 소자의제조방법 Download PDF

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Abstract

본 발명은 저온 증착막 형성방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 게이트 패턴이 형성된 기판 상에 상기 게이트 패턴을 노출시키는 마스크막을 형성하고, 플라즈마 이온침지 이온주입 증착(PIIID)을 이용하는 플라즈마 증착으로 상기 마스크막 상에 그리고 상기 마스크막에 의해 가려지지 않고 노출된 기판 상에 희생막을 형성하고, 그리고 상기 게이트 패턴의 양측벽에 인접하는 기판을 불순물로 도핑하는 것을 포함할 수 있다.
반도체, 플라즈마 이온침지 이온주입 증착(PIIID), 디스포저블 스페이서

Description

저온 증착막 형성방법 및 이를 이용한 반도체 소자의 제조방법{DEPOSITION METHOD FOR FORMING LOW TEMPERATURE DEPOSITION LAYER AND METHOD FOR FABRICATING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 저온 증착막 형성방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 플라즈마 증착을 이용하여 증착막을 저온에서 형성할 수 있는 방법 및 이를 이용하여 반도체 소자를 제조할 수 있는 방법에 관한 것이다.
집적회로 장치는 소비자, 상업용 및 기타 응용 기기들에 널리 사용되고 있다. 주지된 바와 같이 집적회로는 실리콘 웨이퍼와 같은 기판 상에 형성된 트랜지스터와 같은 수많은 능동소자들을 포함한다. 또한, 주지된 바와 같이 집적회로의 제조는 기판을 비롯한 다양한 막(layer)의 영역들을 선택적으로 노출시키는 많은 수의 마스킹 단계를 포함한다. 예를 들어, 상보성 모스펫(CMOSFET)과 같은 반도체 소자를 제조함에 있어서는, 다양한 마스크들을 사용하여 기판의 활성영역 내로 불순물을 선택적으로 주입하는 것이 알려져 있다.
그런데, 집적회로 장치와 같은 반도체 소자의 집적도 및/또는 복잡성이 계속 적으로 증가함에 따라 마스킹 단계의 수가 증가하고 있으며, 이는 공정을 복잡하게 하고 그 비용을 증가시키는 요인이 될 수 있다. 이에 따라, 공정 단순화를 이룩할 수 있는 반도체 소자의 제조방법의 필요성 내지 요구가 있다 할 것이다. 한편, 반도체 소자를 구성하는 여러 증착막은 비교적 고온에서 형성되는 것이 통상적이다. 그렇지만, 증착막을 고온에서 형성하게 되면 다른 증착막에 열적 영향이 미칠 수 있고 써멀 버짓과 같은 열적 부담이 커질 수 있다. 따라서, 가급적이면 저온에서 막을 증착시킬 수 있는 방법의 필요성이 또한 있다 할 것이다.
본 발명은 종래 기술에서 요구되는 필요성에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 공정 단순화를 구현할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 비교적 저온에서도 치밀한 막을 구현할 수 있는 저온 증착막 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 저온 증착막 형성방법은 플라즈마 이온침지 이온주입 증착(PIIID)을 채택한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 플라즈마 이온침지 이온주입 증착(PIIID)을 이용한 플라즈마 도핑과 플라즈마 증착 및/또는 플라즈마 식각을 채택하므로써 일련의 공정을 인시튜로 진행하는 것을 특징으 로 한다. 또한, 본 발명은 PIIID를 이용한 플라즈마 증착을 채택하므로써 포토레지스트의 버닝없이 또한 치밀한 구조를 갖는 희생막을 저온에서 형성할 수 있는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 저온 증착막 형성방법은, 기판에 반응가스를 제공하고; 상기 기판에 바이어스를 인가하고; 그리고 플라즈마 이온침지 이온주입 증착(PIIID)을 이용하는 플라즈마 증착으로 상기 기판에 증착막을 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 반응가스는 SiH4 와 N2를 포함하고, 상기 증착막은 SiN을 포함할 수 있다. 상기 기판에 반응가스를 제공하는 것은 상기 반응가스의 공급속도를 SiH4:N2 = 1:10 ~ 1:20 비율로 제공하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 기판에 바이어스를 인가하는 것은 상기 기판에 1 ~ 5 kV의 바이어스를 인가하는 것을 포함할 수 있다. 상기 플라즈마 증착은 15 ~ 100 mT 범위의 증착압 조건으로 진행하는 것을 포함할 수 있다.
본 실시예에 있어서, 아르곤 플라즈마를 이용하여 상기 플라즈마 증착에 필요한 플라즈마를 점화시키고; 그리고 질소 플라즈마를 이용하여 상기 기판을 전처리하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 게이트 패턴이 형성된 기판 상에 상기 게이트 패턴을 노출시키는 마스크막을 형성하고; 플라즈마 이온침지 이온주입 증착(PIIID)을 이용하는 플라즈마 증 착으로 상기 마스크막 상에 그리고 상기 마스크막에 의해 가려지지 않고 노출된 기판 상에 희생막을 형성하고; 그리고 상기 게이트 패턴의 양측벽에 인접하는 기판을 불순물로 도핑하는 것을 포함할 수 있다.
본 일 실시예에 있어서, 상기 희생막을 형성하는 것은 상기 기판에 바이어스를 인가하는 조건하에 상기 플라즈마 증착으로 상기 마스크막이 버닝되지 않을 정도의 온도 조건으로 실리콘나이트라이드를 증착하여 형성하는 것을 포함할 수 있다.
본 일 실시예에 있어서, 상기 기판을 불순물로 도핑하는 것은 상기 PIIID를 이용한 플라즈마 도핑으로 상기 게이트 패턴의 양측벽에 불순물을 주입하되, 상기 게이트 패턴의 양측벽에 형성된 희생막을 스페이서로 삼아 불순물이 상기 스페이서 바로 아래의 기판으로 주입되는 것을 차단하는 것을 포함할 수 있다.
본 일 실시예에 있어서, 상기 희생막을 형성하기 이전에, 상기 PIIID를 이용한 플라즈마 도핑으로 상기 게이트 패턴의 양측벽에 인접한 기판에 저농도 도핑 드레인(LDD)을 형성하는 것을 더 포함할 수 있다. 상기 기판을 불순물로 도핑하는 것은 상기 PIIID를 이용한 플라즈마 도핑으로 상기 저농도 도핑 드레인에 비해 좁은 범위 그러나 큰 깊이의 고농도의 딥 소오스/드레인을 형성하는 것을 포함할 수 있다.
본 일 실시예에 있어서, 상기 고농도의 딥 소오스/드레인을 형성하기 이전에, 상기 PIIID를 이용한 플라즈마 식각으로 상기 희생막을 선택적으로 제거하여 상기 저농도 도핑 드레인을 노출시킴과 동시에 상기 게이트 패턴의 양측벽에 디스 포저블 스페이서를 형성하고; 그리고 상기 PIIID를 이용한 플라즈마 도핑으로 상기 저농도 도핑 영역에 불순물을 주입하여 상기 고농도의 딥 소오스/드레인을 형성하되, 상기 디스포저블 스페이서 바로 아래의 저농도 도핑 드레인에 불순물이 주입되는 것을 차단시키는 것을 더 포함할 수 있다.
본 일 실시예에 있어서, 상기 고농도의 딥 소오스/드레인을 형성한 이후에, 상기 PIIID를 이용한 플라즈마 식각으로 상기 희생막을 선택적으로 제거하여 상기 게이트 패턴의 양측벽에 영구 스페이서를 형성하는 것을 더 포함할 수 있다.
본 일 실시예에 있어서, 상기 기판을 불순물로 도핑하는 것은 상기 PIIID를 이용한 플라즈마 도핑으로 상기 게이트 패턴의 양측벽에 인접한 기판에 불순물을 주입하되, 상기 게이트 패턴의 양측벽에 형성된 희생막의 바로 아래의 기판에 불순물이 주입되는 것을 차단시켜 상기 게이트 패턴의 양측벽으로부터 이격된 기판에 고농도의 딥 소오스/드레인을 형성하는 것을 포함할 수 있다. 상기 희생막을 제거하여 상기 고농도의 딥 소오스/드레인이 포함된 기판을 노출시키고; 그리고 상기 PIIID를 이용한 플라즈마 도핑으로 상기 노출된 기판에 불순물을 주입하되, 상기 희생막에 의해 불순물 주입이 차단된 기판에 불순물을 주입시켜 상기 고농도의 딥 소오스/드레인에 비해 얕은 깊이의 저농도 도핑 드레인을 형성하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 기판의 활성영역 상에 게이트 패턴을 형성하고; 그리고 상기 기판에 저농도 불순물과 고농도 불순물을 순차 주입하여 상기 게이트 패턴의 양측벽에 인 접한 활성영역에 저농도 도핑 드레인과 고농도 딥 소오스/드레인을 순차 형성하는 것을 포함하되, 상기 저농도 도핑 드레인을 형성하는 것은 상기 기판 상에 마스크막을 형성하고; 그리고 상기 마스크막을 마스크로 하는 플라즈마 이온침지 이온주입 증착(PIIID)를 이용한 플라즈마 도핑으로 상기 게이트 패턴의 양측벽에 인접한 활성영역에 상기 저농도 불순물을 주입하는 것을 포함하고; 상기 고농도 딥 소오스/드레인을 형성하는 것은 상기 PIIID를 이용한 플라즈마 증착으로 상기 기판 전면상에 희생막을 형성하고; 그리고 상기 PIIID를 이용한 플라즈마 도핑으로 상기 저농도 도핑 영역에 상기 고농도 불순물을 주입하여 상기 저농도 도핑 영역에 비해 좁은 폭과 큰 깊이를 갖는 고농도 딥 소오스/드레인을 형성하는 것을 포함할 수 있다.
본 다른 실시예에 있어서, 상기 희생막을 증착하는 것은 상기 기판에 바이어스를 인가하는 조건하에 상기 플라즈마 증착으로 상기 마스크막이 버닝되지 않을 정도의 온도 조건으로 실리콘나이트라이드를 증착하여 형성하는 것을 포함할 수 있다.
본 다른 실시예에 있어서, 상기 고농도 딥 소오스/드레인을 형성하는 것은 상기 희생막을 제거하지 아니한 상태에서 상기 고농도 불순물을 상기 저농도 도핑 드레인으로 주입하되, 상기 고농도 불순물은 상기 게이트 패턴의 양측벽에 형성된 희생막 바로 아래의 저농도 도핑 드레인으로 주입되는 것이 차단되는 것을 포함할 수 있다.
본 다른 실시예에 있어서, 상기 고농도 딥 소오스/드레인을 형성한 이후에, 상기 희생막을 제거하여 상기 게이트 패턴을 노출시키고; 그리고 상기 노출된 게이트 패턴의 양측벽에 영구 스페이서를 형성하는 것을 더 포함할 수 있다.
본 다른 실시예에 있어서, 상기 고농도 딥 소오스/드레인을 형성한 이후에, 상기 PIIID를 이용한 플라즈마 식각으로 상기 희생막을 선택적으로 제거하여 상기 게이트 패턴의 양측벽에 영구 스페이서를 형성하는 것을 더 포함할 수 있다.
본 다른 실시예에 있어서, 상기 고농도 딥 소오스/드레인을 형성하는 것은, 상기 PIIID를 이용한 플라즈마 식각으로 상기 희생막을 선택적으로 제거하여 상기 저농도 도핑 드레인을 노출시킴과 동시에 상기 게이트 패턴의 양측벽에 디스포저블 스페이서를 형성하고; 그리고 상기 노출된 저농도 도핑 드레인에 상기 고농도 불순물을 주입하되, 상기 고농도 불순물은 상기 디스포저블 스페이서 바로 아래의 저농도 도핑 드레인에 주입되는 것이 차단되는 것을 포함할 수 있다. 상기 고농도 딥 소오스/드레인을 형성한 이후에, 상기 디스포저블 스페이서를 제거하고; 그리고 상기 게이트 패턴의 양측벽에 영구 스페이서를 형성하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법은, 기판의 활성영역 상에 게이트 패턴을 형성하고; 그리고 상기 기판에 고농도 불순물과 저농도 불순물을 순차 주입하여 상기 게이트 패턴의 양측벽에 인접한 활성영역에 고농도 딥 소오스/드레인과 저농도 도핑 드레인을 순차 형성하는 것을 포함하되, 상기 고농도 딥 소오스/드레인을 형성하는 것은 상기 기판의 일부를 덮는 마스크막을 형성한 후, 상기 기판 전면상에 플라즈마 이온침지 이온주입 증착(PIIID)을 이용한 플라즈마 증착으로 희생막을 형성하고; 그리고 상기 PIIID를 이용한 플라즈마 도핑으로 상기 기판에 상기 고농도 불순물을 주입하여 상기 게이트 패턴의 양측벽에 인접한 활성영역에 상기 고농도 딥 소오스/드레인을 형성하는 것을 포함하고; 상기 저농도 도핑 드레인을 형성하는 것은 상기 희생막을 제거하여 상기 고농도 딥 소오스/드레인이 포함된 활성영역과 상기 마스크막을 노출시키고; 그리고 상기 노출된 마스크막을 마스크로 하는 상기 PIIID를 이용한 플라즈마 도핑으로 상기 고농도 딥 소오스/드레인이 포함된 노출된 활성영역에 상기 저농도 불순물을 주입하여, 상기 고농도 딥 소오스/드레인에 비해 얕은 깊이의 저농도 도핑 드레인을 형성하는 것을 포함할 수 있다.
본 또 다른 실시예에 있어서, 상기 희생막을 증착하는 것은 상기 기판에 바이어스를 인가하는 조건하에 상기 플라즈마 증착으로 상기 마스크막이 버닝되지 않을 정도의 온도 조건으로 실리콘나이트라이드를 증착하여 형성하는 것을 포함할 수 있다.
본 또 다른 실시예에 있어서, 상기 저농도 도핑 드레인을 형성한 이후에 상기 게이트 패턴의 양측벽에 영구 스페이서를 형성하는 것을 더 포함할 수 있다.
본 또 다른 실시예에 있어서, 상기 고농도 딥 소오스/드레인을 형성하는 것은 상기 게이트 패텬의 양측벽에 형성된 희생막 바로 아래의 기판에 상기 고농도 불순물이 주입되는 것을 차단하고; 그리고 상기 저농도 도핑 드레인을 형성하는 것은, 상기 희생막에 의해 상기 고농도 불순물이 주입되는 것이 차단된 활성영역에 상기 저농도 불순물을 주입시키는 것을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 변형 실시예에 따른 반도체 소자의 제조방법은, 기판 상에 복수개의 비트라인을 형성하고; 상기 복수개의 비트라인 각각의 측벽에 플라즈마 이온침지 이온주입 증착(PIIID)을 이용한 플라즈마 증착으로 비트라인 스페이서를 형성하고; 상기 복수개의 비트라인 사이에 상기 기판과 전기적으로 연결되는 콘택을 형성하고; 그리고 상기 콘택과 전기적으로 연결되는 캐패시터를 형성하는 것을 포함할 수 있다.
본 변형 실시예에 있어서, 상기 비트라인 스페이서를 형성하는 것은 상기 PIIID를 이용하여 상기 비트라인의 측벽에 SiN을 증착하는 것을 포함할 수 있다. 상기 PIIID는 상기 기판에 바이어스를 인가하는 조건으로 진행하는 것을 포함할 수 있다.
본 변형 실시예에 있어서, 상기 캐패시터의 측벽에 상기 PIIID를 이용한 플라즈마 증착으로 캐패시터 지지부를 형성하는 것을 더 포함할 수 있다. 상기 캐패시터 지지부를 형성하는 것은 상기 캐패시터의 하부전극 측벽에 SiN을 증착하는 것을 포함할 수 있다.
본 발명에 의하면, 비교적 저온에서도 치밀한 막을 형성시킬 수 있게 되므로써 포토레지스트 상에 희생막을 형성하는 것과 같이 공정 온도에 제한이 가해질 수 있는 한계를 극복할 수 있게 된다. 또한, PIIID를 이용하므로써 기판을 대기 중에 노출시키지 아니하고 도핑, 증착 및 식각 등의 일련의 공정을 한 설비에서 연속적으로 진행하는 것이 가능해져 공정 단순화를 이루고 공정 비용을 절감하여 가격 경쟁력을 확보할 수 있는 효과가 있다.
이하, 본 발명에 따른 저온 증착막 형성방법 및 이를 이용한 반도체 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(제1 실시예)
도 1a 내지 도 1k는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도들이다.
도 1a를 참조하면, 제1 활성영역(102)과 제2 활성영역(132)으로 구분 가능한 기판(100)을 제공한다. 기판(100)의 예시로서 실리콘 웨이퍼 또는 소이(SOI) 기판 등을 들 수 있다. 제1 활성영역(102)과 제2 활성영역(132)은 소자분리막(103)에 의해 구분될 수 있다. 제1 활성영역(102)과 제2 활성영역(132)은 같은 도전형(conductive type)일 수 있고, 이와 다르게 CMOS 장치를 구현하기 위해 서로 반대 도전형 가령 제1 활성영역(102)은 P 도전형이고 제2 활성영역(132)은 N 도전형이 될 수 있다. 본 실시예는 후자인 경우로 가정하여 설명하기로 한다. 후자에 있어서 기판(100)이 P 도전형인 경우 제2 활성영역(132)에 N 도전형의 웰을 형성하므 로써 P 도전형의 제1 활성영역(102)과 N 도전형의 제2 활성영역(132)을 구현할 수 있다.
제1 활성영역(102) 상에는 제1 게이트 패턴(110)을 형성하고, 제2 활성영역(132) 상에는 제2 게이트 패턴(140)을 형성한다. 제1 게이트 패턴(110)은 제1 게이트 절연막(104)과 제1 게이트 전극(106)을 포함할 수 있다. 마찬가지로, 제2 게이트 패턴(140)은 제2 게이트 절연막(134)과 제2 게이트 전극(136)을 포함할 수 있다. 게이트 절연막들(104,134)은 그 두께 및 성분이 서로 같거나 서로 다를 수 있다. 일례로서, 게이트 절연막들(104,134)은 실리콘옥사이드(SiO2)로 형성할 수 있다. 게이트 전극들(106,136)도 역시 그 두께 및 성분이 서로 같거나 서로 다를 수 있다. 일례로서, 게이트 전극들(106,136)은 폴리실리콘이나 금속으로 구성된 단일막 형태로 형성되거나, 또는 폴리실리콘과 금속으로 구성된 이중막 형태로 형성될 수 있다. 제1 게이트 패턴(110)은 제1 게이트 전극(106) 상에 제1 하드마스크막(107)을 더 포함할 수 있다. 제2 게이트 패턴(140) 역시 제2 하드마스크막(137)을 더 포함할 수 있다.
도 1b를 참조하면, 제1 활성영역(102)과 제2 활성영역(132) 중에서 어느 하나는 가리고 다른 하나는 가리지 않는 제1 마스크막(150)를 형성한다. 일례로서, 포토레지스트를 기판(100) 전면상에 코팅하고 제1 활성영역(102)을 덮는 부분을 선택적으로 제거하므로써 제2 활성영역(132)을 덮는 제1 마스크막(150)을 형성할 수 있다. 일례로, 제1 마스크막(150)의 일단(150a)은 소자분리막(103)의 에지에 근접 하게 위치할 수 있고, 이와 다르게 중심부에 근접하게 위치할 수 있다. 본 명세서에선 전자의 예를 설명한다.
제1 마스크막(150) 형성에 필요한 물질로는 가령 실리콘으로 구성된 기판(100) 상에 비교적 용이하게 증착할 수 있는 물질, 예를 들어 실리콘(Si)이나 실리콘옥사이드(SiO2) 또는 실리콘나이트라이드(SiN) 등을 들 수 있을 것이다. 그러나, 이러한 물질들로 제1 마스크막(150)을 형성하는 경우 패터닝을 위한 마스크 공정이 필요하다. 또한, 기판(100)이 실리콘으로 이루어지고 게이트 패턴들(110,140)이 폴리실리콘과 실리콘옥사이드로 구성된 경우 제1 마스크막(150) 제거시 에천트에 의해 기판(100) 및/또는 게이트 패턴들(110,140)에 손상이 가해질 수 있다. 특히, 도 1g를 참조하여 설명한 바와 같이 실리콘나이트라이드로써 제2 마스크막(160) 형성시 비교적 고온이 필요하므로 접합영역에 도핑된 불순물들의 확산에 의해 접합영역의 프로파일이 원하지 않게 변형될 수 있다. 따라서, 제1 마스크막(150)은 포토레지스트로써 형성하는 것이 바람직하다 할 것이다.
제1 마스크막(150) 형성 이후, 제1 마스크막(150)을 마스크로 이용하는 제1 저농도 불순물 도핑으로써 제1 게이트 패턴(110)의 양측벽에 인접하는 제1 활성영역(102)에 저농도 불순물을 주입시켜 제1 저농도 도핑 드레인(112; 이하, LDD로 지칭하기로 한다)을 형성한다. 일례로서 AsH4를 불순물로 채택하므로써 제1 LDD(112)를 N-로 도핑할 수 있다. 제1 마스크막(150)은 제2 활성영역(132)에 불순물이 주입되는 것을 차단하고, 제1 하드마스크막(107)은 제1 게이트 전극(106)에 불순물이 주입되는 것을 차단한다.
제1 LDD(112) 형성을 위한 제1 저농도 불순물 도핑으로서 이온 주입법(Ion Implantation)을 이용한 이온 도핑을 채택하거나, 또는 플라즈마 이온침지 이온주입 증착(PIIID:Plasma Ion Immersion Implantation and Deposition)을 이용한 플라즈마 도핑을 채택할 수 있다. PIIID는 PIII & D 또는 PIII 등으로 표현될 수 있는데 본 실시예에서는 PIIID로 표현하기로 한다.
이온 주입법(Ion Implantation)을 이용한 이온 도핑은 도핑하고자 하는 물질을 이온화하여 이온빔을 발생시키고, 이온빔을 질량 여과시켜 희망하는 도펀트만을 챔버로 제공하고, 희망하는 도펀트를 가속시켜 기판에 주입시키는 것이다. PIIID를 이용한 플라즈마 도핑은 챔버 내에서 도핑하고자 하는 물질이 플라즈마 내에 침지(immersion)된다는 점에서 이온 도핑과 큰 차이점이 있다.
전자의 이온 도핑 방법은 도펀트의 이온화 및 가속에 매우 복잡한 장치를 필요로 하는 것에 비해 후자의 플라즈마 도핑 방법은 플라즈마를 발생시키는 부분을 제외하고는 여타의 장치가 필요로 하지 않아, 비교적 간단한 구조로 장비를 구성할 수 있어 저가의 공정을 이룰 수 있다. 또한, 플라즈마 도핑에 필요한 에너지는 이온 도핑에 필요한 에너지에 비해 상대적으로 낮고, 이온 도핑에 비해 기판 손상을 최소화 할 수 있다. 더욱이, PIIID는 플라즈마 도핑 이외에 식각과 증착이 가능하므로, PIIID를 이용하게 되면 기판을 대기 중에 노출시키지 아니하고 일련의 공정을 연속적으로 진행하여 공정을 단순화시킬 수 있다. 본 실시예에서는 제1 LDD(112)는 PIIID를 이용한 플라즈마 도핑을 채택하여 형성하는 것으로 한다.
도 1c를 참조하면, 제1 마스크막(150)을 제거하지 않은 상태에서 기판(100) 전면상에 제1 희생막(152)을 형성한다. 제1 희생막(152)은 기판(100) 및 제1 마스크막(150) 상에 용이하게 증착시킬 수 있는 실리콘, 실리콘옥사이드 또는 실리콘나이트라이드로 형성할 수 있을 것이다.
제1 희생막(152)은 제1 활성영역(102) 상에서는 기판(100)과 제1 게이트 패턴(110) 상에 형성되고, 제2 활성영역(132)에서는 제1 마스크막(150) 상에 형성된다. 다르게 표현하면, 제1 희생막(152)은 제1 활성영역(102) 상에서는 (폴리)실리콘 및 실리콘옥사이드와 접촉되되고, 제2 활성영역(132)에서는 포토레지스트와 접촉된다. 그러므로, 도 1e를 참조하여 후술한 바와 같은 제1 희생막(152) 제거 공정에 있어서 기판(100) 및/또는 제1 게이트 패턴(110)이 에천트에 의해 손상되지 않아야 할 것이다. 따라서, 제1 희생막(152)을 이루는 물질로는 실리콘나이트라이드(SiN)가 실리콘 및 실리콘옥사이드에 비해 더 바람직하다고 할 수 있다. 다른 예로서, 제1 희생막(152)은 실리콘카바이드(SiC)를 증착시켜 형성할 수 있을 것이다. 본 실시예에서는 일례로서 SiN을 제1 희생막(152) 물질로 선택하기로 한다.
제1 희생막(152)은 제2 활성영역(132)에서는 포토레지스트로 구성된 제1 마스크막(150) 바로 위에 형성된다. 그러므로, 제1 희생막(152)을 형성하는데 있어서 포토레지스트가 버닝(burning)되지 않을 정도의 온도에서 SiN을 증착하여야 하는 제약이 있을 수 있다. 특히, 포토레지스트의 종류에 따라서는 가령 85℃ 이하의 저온에서 SiN를 증착하여 제1 희생막(152)을 형성하여야 하는 제약이 있을 수 있다. 본 명세서에서 '저온'이라는 것은 포토레지스트가 버닝되지 않을 정도의 온도를 뜻 하는 것일 수 있다.
제1 희생막(152)은, 도 1d를 참조하여 후술한 바와 같이, 제1 딥(deep) 소오스/드레인(114) 형성을 위한 디스포저블 스페이서(disposable spacer)로 이용된다. 이때, 도펀트는 제1 희생막(152)을 통과하여 제1 LDD(112)보다 좁은 범위 그러나 큰 깊이로 제1 활성영역(102)에 침투하여 제1 딥 소오스/드레인(114)을 이룬다. 제1 희생막(152)이 평탄하지 아니하고 치밀한 구조를 가지지 못하게 되면 원하는 프로파일을 갖는 딥 소오스/드레인(114)을 형성하는 것이 곤란해 질 수 있다. 그러므로, 제1 희생막(152)은 원하는 프로파일을 갖는 제1 딥 소오스/드레인(114)을 얻기 위해 평탄하고 치밀한 구조를 가지도록, 그리고 제1 마스크막(150)이 버닝되지 않을 정도의 저온 공정에서 SiN을 증착하여 형성하는 것이 바람직하다.
일례로서, 제1 희생막(152)은 SiN을 ALD로 증착하여 형성할 수 있을 것이다. ALD는 전구체의 분해를 위해 고온, 예를 들어 대략 200℃ 이상의 증착 온도가 필요할 수 있다. 따라서, SiN 증착을 위해서는 ALD는 그리 바람직하지 않다고 평가할 수 있을 것이다.
다른 예로서, 제1 희생막(152)은 CVD를 이용하여 SiN을 증착하여 형성할 수 있을 것이다. CVD를 이용한 SiN 증착을 위해선 SiH4를 반응가스로 선택하는 것이 일반적이다. SiH4를 반응가스로 이용하는 저온 증착 공정에서 얻어지는 SiN은 수소를 다량 함유한 매우 포러스(porous)하고 비평탄한 막질이 얻어질 수 있다. 이의 해결을 위해 증착 온도를 고온으로 설정하면 포토레지스트로 이루어진 제1 마스크 막(150)이 버닝될 염려가 있을 수 있다. 그러므로, CVD 공정으로는 저온에서 치밀한 구조를 갖는 SiN을 증착하는 것이 곤란해 질 수 있다.
또 다른 예로서, 제1 희생막(152)은 PIIID를 이용하는 플라즈마 증착으로 SiN을 증착하여 형성할 수 있을 것이다. PIIID를 이용한 플라즈마 증착은 PECVD의 일종으로서 저온, 가령 약 60℃ 정도의 온도에서도 평탄하고 치밀한 구조를 갖는 SiN을 얻을 수 있다. 특히, 기판에 적정 바이어스를 가한 조건에서 PIIID를 이용하여 SiN을 증착하게 되면 도 5a 및 5b를 참조하여 후술한 바와 같이 거의 완전한 Si-N 결합을 형성할 수 있다. PIIID를 이용한 플라즈마 증착을 제1 희생막(152) 형성 공정으로 채택하게 되면 앞서 설명한 PIIID를 이용한 플라즈마 도핑으로 제1 LDD(112)를 형성 공정과 인시튜(In-situ)로 구성할 수 있어 공정 단순화를 구현할 수 있다.
선택적으로, 제1 희생막(152) 형성시 SiN 또는 SiC에 붕소(B), 인(P), 비소(As), 산소(O), 질소(N), 불소(F) 및 이들의 조합 등에서 적절히 선택된 어느 하나를 포함시키므로써 제1 희생막(152)을 더 치밀하게 구성하거나 또는 도 1e를 참조하여 설명한 제1 희생막(152)의 제거시 용이성을 부여할 수 있을 것이다.
도 5a는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법에 있어서 기판에 바이어스를 가하지 않은 공정으로 얻어질 수 있는 SiN의 결합 상태를 보여주는 그래프이고, 도 5b는 기판에 바이어스를 가한 공정으로 얻어질 수 있는 SiN의 결합 상태를 보여주는 그래프이다. 여기서의 공정은 PIIID를 이용한 증착 공정일 수 있다.
그래프들은 주지된 FT-IR(Fourier Transform Infrared Spectroscopy)을 이용하여 여러 파장의 적외선의 흡수를 측정해서 SiN의 결합 상태를 정성적으로 분석한 것이다. 그래프에서 가로축은 cm-1 단위의 파수(Wave Number)를 나타내고 세로축은 흡수율을 상대적 수치로 나타낸 것이다.
도 5a를 참조하면, 기판에 바이어스를 가하지 아니한 조건에서는 Si-N의 피크에 비해 상대적으로 높은 N-H의 피크(peak)를 찾아볼 수 있고 이는 N-H 결합, 즉 SiN 내에 수소가 다량 함유되어 있음을 의미한다. 그런데, 도 5b를 참조하면, 기판에 바이어스를 가한 조건에서는 N-H의 피크가 매우 낮아질 뿐만 아니라 Si-N의 피크가 도 5a에서의 Si-N의 피크에 비해 상대적으로 높아졌음을 알 수 있을 것이다. 즉, 기판에 바이어스를 가한 조건에서 PIIID를 이용하여 SiN을 증착하게 되면 거의 완전한 Si-N 결합을 형성하므로 치밀한 구조를 가질 수 있음을 이해할 수 있을 것이다.
도 6a는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법에 있어서 기판에 바이어스를 가하지 않은 PIIID 공정으로 얻어질 수 있는 SiN의 현미경 사진이고, 도 6b는 기판에 바이어스를 가한 PIIID 공정으로 얻어질 수 있는 SiN의 현미경 사진이다.
기판에 바이어스를 인가하지 않은 경우, 도 6a에 나타난 바와 같이, SiN은 그 표면이 어느 정도 울퉁불퉁하게 형성되는데 이는 기판에 바이어스를 인가한 경우에 비해 SiN이 상대적으로 치밀하지 않는 구조로 증착된 것을 의미한다. 그러나, 기판에 바이어스를 가하게 되면, 도 6b에서 볼 수 있듯이, SiN은 그 표면이 매우 매끄럽게 형성되고 이는 SiN이 치밀한 구조로 증착된 것을 나타낸다.
바이어스를 인가하여 SiN을 증착하는 공정의 일례로서, SiH4와 N2를 반응가스로 채택하고, 대략 1-5 kV 바이어스 조건을 채택하고 증착압으로는 15-100 mT 조건을 채택할 수 있다. 그리고 SiH4과 N2의 공급 속도비는 1:10 ~ 1:20이 되도록 할 수 있다. 일례로서, Ar 플라즈마를 이용하여 플라즈마를 점화(ignition)하고, N2 플라즈마로 기판 표면을 전처리하여 표면을 개질하고, 기판에 바이어스를 인가하지 아니하고 반응가스 SiH4와 N2를 주입하고, 그리고 기판에 바이어스를 인가하여 SiN을 증착할 수 있다. 필요한 경우 증착중 냉매(예: He)를 더 제공하여 기판의 온도가 지나치게 상승하는 것을 조절할 수 있다.
이하의 표 1은 구체적인 SiN 증착 조건을 나타내는 것이다. 아래 표 1에서 반응가스 공급과 바이어스는 비율로 표시된다. 도 6b는 아래의 표에서 바이어스를 2X 한 경우, 즉 셋팅 3의 조건으로 증착된 SiN을 나타내는 것이다.
셋팅 반응가스 공급 (sccm) 증착압 (mT) 바이어스 (kV) 파워 (W) 증착시간 (s) 성장속도 (Å/sec) 거칠기 Ra (nm)
SiH4 N2
1 1X 20X 30 0 500 100 5,80 0.69
2 1X 20X 30 1X 500 100 4,59 0.71
3 1X 20X 30 2X 500 100 4,72 0.18
도 1d를 참조하면, 제1 고농도 불순물 도핑으로써 기판(100)에 고농도 불순물을 주입한다. 일례로서 AsH4를 불순물로 채택하여 기판(100)을 N+로 도핑할 수 있다. 이 경우, 제1 마스크막(150)은 제2 활성영역(132)에 불순물이 주입되는 것을 차단한다. 제1 희생막(152) 중에서 제1 게이트 패턴(110)의 양측벽에 형성된 부분(152a)은 마치 측벽 스페이서 형태를 이루지만 후속 공정에서 제거되는 제1 디스포저블 스페이서(disposable spacer)로 작용한다. 제1 디스포저블 스페이서(152a)는 제1 게이트 패턴(110)의 양측벽 바로 아래에 인접한 제1 LDD(112)의 일부에 불순물이 주입되는 것을 차단한다. 제1 희생막(152) 중에서 제1 마스크막(150)의 측벽에 형성된 부분(152b)도 역시 또 다른 디스포저블 스페이서를 이룰 수 있다. 디스포저블 스페이서(152b)는 디스포저블 스페이서(152b) 바로 아래의 제1 LDD(112)에 불순물이 주입되는 것을 차단할 수 있다. 제1 하드마스크막(107)은 제1 게이트 전극(106)에 불순물이 주입되는 것을 차단한다.
제1 고농도 불순물 도핑에 의해 제1 게이트 패턴(110)의 양측벽에 인접한 제1 활성영역(102)에 고농도 불순물이 선택적으로 주입되어 제1 LDD(112)에 비해 좁은 범위 내지 폭과, 큰 깊이를 가지는 제1 딥 소오스/드레인(114)이 형성된다. 이로써, N-로 도핑된 제1 LDD(112)와 N+로 도핑된 제1 딥 소오스/드레인(114)로 구성된 제1 접합영역(116)이 형성된다. 제1 딥 소오스/드레인(114) 간의 거리는 제1 희생막(152)의 두께에 비례할 것이므로, 제1 희생막(152)의 두께가 얇을수록 제1 딥 소오스/드레인(114)간의 거리가 가까와질 것이다.
제1 딥 소오스/드레인(114) 형성을 위한 제1 고농도 불순물 도핑으로서 이온 주입법을 이용한 이온 도핑 또는 PIIID를 이용한 플라즈마 도핑을 채택할 수 있다. 이 중에서 PIIID를 이용한 플라즈마 도핑을 채택하는 것이 제1 LDD(112) 형성과 제1 희생막(152) 형성과 제1 딥 소오스/드레인(114) 형성을 인시튜로 구성할 수 있어 공정 단순화를 구현할 수 있다. 제1 딥 소오스/드레인(114) 형성을 위한 PIIID를 이용한 플라즈마 도핑은 제1 LDD(112) 형성을 위한 PIIID를 이용한 플라즈마 도핑에서의 도핑 조건을 다르게, 가령 도핑 에너지를 크게 하여 제1 딥 소오스/드레인(114)을 제1 LDD(112)에 비해 더 깊게 형성할 수 있다.
도 1e를 참조하면, 제1 희생막(152)을 제거한다. 이에 따라, 제1 게이트 패턴(110)과, LDD 구조의 제1 접합영역(116)이 형성된 제1 활성영역(102)이 노출된다. 제1 희생막(152) 제거는 일례로 습식 식각을 이용할 수 있다. 이와 다르게, 제1 희생막(152) 제거는 일례로 CF4를 에천트로 하는 PIIID를 이용하여 SiN을 콘포말하게 식각하므로써 구현될 수 있다. 후자의 PIIID를 이용한 플라즈마 식각 공정을 채택하는 경우 제1 LDD(112) 형성과 제1 희생막(152) 형성과 제1 딥 소오스/드레인(114) 형성과 제1 희생막(152) 제거를 인시튜로 구성할 수 있다.
도 1f를 참조하면, 제1 마스크막(150)을 제거한다. 제1 마스크막(150) 제거는 애싱 공정을 이용할 수 있다. 제1 마스크막(150)의 제거에 의해 제2 게이트 패턴(140)이 형성된 제2 활성영역(132)이 노출된다.
도 1g를 참조하면, 도 1b에서 설명한 바와 유사하게 제1 활성영역(102)을 가리고 제2 활성영역(132)을 가리지 않는 제2 마스크막(160)을 형성한다. 제2 마스크막(160)은 포토레지스트를 기판(100) 전면상에 코팅하고 제2 활성영역(132)을 덮는 부분을 선택적으로 제거하여 형성할 수 있다.
이후에, 제2 마스크막(160)을 마스크로 이용하는 제2 저농도 불순물 도핑으로써 제2 게이트 패턴(140)의 양측벽에 인접하는 제2 활성영역(132)에 저농도 불순물을 주입하여 제2 LDD(142)을 형성한다. 일례로서 BF3를 불순물로 채택하므로써 제2 LDD(142)를 P-로 도핑할 수 있다. 제2 마스크막(160)은 제1 활성영역(102)에 불순물이 주입되는 것을 차단하고, 제2 하드마스크막(137)은 제2 게이트 전극(136)에 불순물이 주입되는 것을 차단한다. 제2 저농도 불순물 도핑 공정은 도 1b를 참조하여 설명한 바와 같이 PIIID를 이용한 플라즈마 도핑을 이용하는 것이 바람직하다.
도 1h를 참조하면, 도 1c에서 설명한 바와 유사하게 제2 마스크막(160)을 제거하지 않은 상태에서 기판(100)에 바이어스를 인가하는 조건하의 PIIID를 이용한 플라즈마 증착으로써 기판(100) 전면상에 SiN을 증착시킨다. 이에 따라, 평탄하고 치밀한 구조를 가지는 SiN으로 구성된 제2 희생막(162)이 형성된다.
도 1i를 참조하면, 도 1d에서 설명한 바와 유사하게 제2 고농도 불순물 도핑으로서 PIIID를 이용한 플라즈마 도핑을 채택하여 고농도 불순물을 기판(100)에 주입한다. 일례로서 BF3를 불순물로 채택하여 기판(100)을 P+로 도핑할 수 있다. 제2 마스크막(160)은 제1 활성영역(102)으로 불순물이 주입되는 것을 차단한다. 제2 희생막(162)의 일부분(162a)은 제2 디스포저블 스페이서로 작용하여 제2 게이트 패턴(140)의 양측벽 바로 아래에 인접한 제2 LDD(142)의 일부에 불순물이 주입되는 것을 차단한다. 제2 희생막(162) 중에서 제2 마스크막(160)의 측벽에 형성된 부분(162b)도 역시 또 다른 디스포저블 스페이서를 이룰 수 있다. 디스포저블 스페이서(162b)에 의해 불순물이 디스포저블 스페이서(162b) 바로 아래의 제1 LDD(142)에 주입되는 것이 차단될 수 있다. 제2 하드마스크막(137)은 제2 게이트 전극(136)으로 불순물이 주입되는 것을 차단한다.
제2 고농도 불순물 도핑 공정에 의해 제2 게이트 패턴(140)의 양측벽에 인접한 제2 활성영역(132)에 고농도 불순물이 선택적으로 주입되어 제2 LDD(142)에 비해 좁은 범위 그러나 큰 깊이의 제2 딥 소오스/드레인(144)이 형성된다. 이로써, P-로 도핑된 제2 LDD(142)와 P+로 도핑된 제2 딥 소오스/드레인(144)로 구성된 제2 접합영역(146)이 형성된다. PIIID를 이용하면 제2 LDD(142) 형성과 제2 희생막(162) 형성과 제2 딥 소오스/드레인(144) 형성을 인시튜로 구성할 수 있어 공정 단순화를 이룩할 수 있다.
도 1d를 참조하여 설명한 바 있는 제1 딥 소오스/드레인(114) 간의 거리와 제1 희생막(152)의 두께와의 관계처럼 제2 딥 소오스/드레인(144)간의 거리는 제2 희생막(162)의 두께에 비례할 것이다. 따라서, 제1 희생막(152)을 얇게 형성하여 제1 딥 소오스/드레인(114) 간의 거리를 짧게 하고, 제2 희생막(162)을 두껍게 형성하여 제2 딥 소오스/드레인(144) 간의 거리를 길게 할 수 있다. 제1 딥 소오스/드레인(114) 간의 거리를 짧게 하면 집적도를 높일 수 있고, 그 반대이면 숏 채널 효과 특성을 향상시킬 수 있을 것이다. 제2 딥 소오스/드레인(114)의 경우도 마찬가지이다. 이에 대해선 제3 실시예에서 더욱 자세히 설명될 것이다.
도 1j를 참조하면, 도 1e에서 설명한 바와 유사하게 제2 희생막(162)을 제거한다. 이에 따라, 제2 게이트 패턴(140)과, LDD 구조의 제2 접합영역(146)이 형성된 제2 활성영역(132)이 노출된다. 제2 희생막(162)은 습식 식각을 이용하여 제거할 수 있고, 또는 PIIID를 이용한 식각을 이용하여 제거할 수 있다. 후자의 PIIID를 이용하면 제2 LDD(142) 형성과 제2 희생막(162) 형성과 제2 딥 소오스/드레인(144) 형성과 제2 희생막(162) 제거를 인시튜로 구성할 수 있다.
도 1k를 참조하면, 도 1f에서 설명한 바와 유사하게 제2 마스크막(160)을 애싱 공정으로 제거한다. 제2 마스크막(160)의 제거에 의해 제1 게이트 패턴(110)과, LDD 구조의 제1 접합영역(116)이 형성된 제1 활성영역(102)이 노출된다. 선택적으로, 제1 하드마스크막(107)과 제2 하드마스크막(137)을 제거할 수 있다. 이와 달리, 제1 하드마스크막(107)과 제2 하드마스크막(137)을 그대로 남겨둘 수 있다.
이후에, 제1 게이트 패턴(110)의 양측벽에 제1 스페이서(118)를 형성하고 제2 게이트 패턴(140)의 양측벽에 제2 스페이서(148)를 형성할 수 있다. 스페이서들(118,148)은 디스포저블 스페이서들(152a,162a)과 달리 제거되지 않으므로 영구 스페이서(permanent spacer)로 지칭될 수 있다. 영구 스페이서들(118,148)들은 예를 들어 실리콘옥사이드(SiO2) 또는 실리콘나이트라이드(SiN)로 형성할 수 있다. 후속 공정으로서 기판(100) 상에 실리콘옥사이드(SiO2)를 증착하여 층간절연막을 형성하는 것이 통상적이다. 영구 스페이서들(118,148)을 층간절연막으로 쓰이는 실리콘옥사이드와 식각 선택비가 우수한 실리콘나이트라이드로 형성하게 되면 접합영역들(116,146)을 노출시키는 콘택홀을 자기정렬적으로 형성할 수 있다.
지금까지 설명한 일련의 공정에 의해 제1 활성영역(102)에는 NMOS 전계효과 트랜지스터(111)가 형성되고 제2 활성영역(132)에는 PMOS 전계효과 트랜지스터(141)가 형성된 반도체 소자(10)가 구현될 수 있다. 반도체 소자(10)에 있어서 제1 활성영역(102)과 제2 활성영역(132) 중에서 어느 하나는 셀 영역에 포함되고 다른 하나는 주변영역에 포함될 수 있다. 예를 들어, 제1 활성영역(102)은 셀 영역에 포함되고 제2 활성영역(132)은 주변영역에 포함될 수 있다. 다른 예로서, 제1 활성영역(102)과 제2 활성영역(132) 모두가 주변영역에 포함될 수 있다.
(제2 실시예)
도 2a 내지 도 2m은 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도들이다. 제2 실시예는 제1 실시예와 유사하므로 이하에선 상이한 점에 대해 상세히 설명하고 동일한 점에 대해서는 간략히 설명하거나 생략하기로 한다.
도 2a를 참조하면, P 도전형의 제1 활성영역(202)과 N 도전형의 제2 활성영역(232)이 소자분리막(203)에 의해 서로 구분 가능한 기판(200)을 제공한다. 제1 활성영역(202) 상에는 제1 게이트 절연막(204)과 제1 게이트 전극(206)과 제1 하드마스크막(207)이 순차 적층된 제1 게이트 패턴(210)을 형성하고, 제2 활성영역(232) 상에는 제2 게이트 절연막(234)과 제2 게이트 전극(236)과 제2 하드마스크막(237)이 순차 적층된 제2 게이트 패턴(240)을 형성한다.
도 2b를 참조하면, 포토레지스트의 코팅 및 선택적 제거로 제1 활성영역(202)을 노출시키고 제2 활성영역(232)을 덮는 제1 마스크막(250)을 형성한다. 이후, 제1 저농도 불순물 도핑으로 기판(200)에 저농도 불순물을 주입시킨다. 제1 저농도 불순물 도핑으로서 AsH4를 불순물로 채택한 PIIID를 이용한 플라즈마 도핑을 채택할 수 있다. 제1 저농도 불순물 도핑에 의해 제1 게이트 패턴(210)의 양측벽 아래의 제1 활성영역(202)에 N- 도핑된 제1 LDD(212)가 형성된다.
도 2c를 참조하면, 제1 마스크막(250)을 제거하지 않은 상태에서 기판(200) 전면상에 제1 희생막(252)을 형성한다. 제1 희생막(252)은 기판(200)에 바이어스를 가한 조건하에 PIIID를 이용하여 SiN을 저온에서 증착하여 형성할 수 있다.
제1 희생막(252)을 형성한 후, 도 1d에서 설명한 바와 같이, PIIID를 이용한 플라즈마 도핑을 진행하여 제1 딥 소오스/드레인을 형성할 수 있다. 그런데, PIIID를 이용한 플라즈마 도핑은 주입점(Rp)이 기판(200) 표면에 맺힌다고 알려져 있다. 그런데, 제1 LDD(214) 상에는 제1 희생막(252)이 덮혀져 있으므로 큰 깊이의 딥 소오스/드레인을 형성하는 것이 곤란해 질 수 있다. 그러므로, 후술한 도 2d를 참조하여 설명한 바와 같이 식각 공정을 통해 제1 희생막(252)을 선택적으로 제거하여 딥 소오스/드레인 형성을 위한 도핑 공정에 용이성을 부여할 수 있다.
도 2d를 참조하면, 제1 희생막(252)을 이방성 식각하여 제1 게이트 패턴(210)의 양측벽에 제1 디스포저블 스페이서(252a)를 형성한다. 제1 마스크막(250)의 측벽에도 또 다른 디스포저블 스페이서(252b)가 형성될 수 있다. 여기서의 이방성 식각은 PIIID를 이용한 플라즈마 식각을 채택할 수 있다. 이 경우 기판(200)에 바이어스를 가할 수 있다. PIIID를 이용한 플라즈마 식각에 있어서 CF4를 에천트로 선택할 수 있다.
도 2e를 참조하면, 가령 AsH4를 불순물로 채택한 제1 고농도 불순물 도핑으로써 기판(200)에 고농도 불순물을 주입하여 제1 딥 소오스/드레인(214)을 형성한다. 이로써, 제1 게이트 패턴(210)의 양측벽에 인접하는 제1 활성영역(202)에는 N-로 도핑된 제1 LDD(212)와 N+로 도핑된 제1 딥 소오스/드레인(214)으로 구성된 제1 접합영역(216)이 형성된다.
제1 LDD(212) 상에는 제1 희생막(252)이 제거되어 있기 때문에 제1 고농도 불순물 도핑이 더욱 용이해질 수 있다. 제1 고농도 불순물 도핑으로서 PIIID를 이용한 플라즈마 도핑을 채택하게 되면 제1 LDD(212) 형성과 제1 희생막(252) 형성과 제1 디스포저블 스페이서(252a) 형성과 제1 딥 소오스/드레인(214) 형성을 인시튜로 구성할 수 있어 공정 단순화를 구현할 수 있다.
도 2f를 참조하면, 제1 디스포저블 스페이서(252a)를 제거한다. 제1 디스포저블 스페이서(252a) 제거는 일례로 습식 식각을 이용할 수 있다. 이와 다르게, 제1 디스포저블 스페이서(252a) 제거는 일례로 CF4를 에천트로 쓰는 PIIID를 이용하여 SiN을 식각하므로써 구현될 수 있다. 제1 디스포저블 스페이서(252a)의 제거시 제1 마스크막(250)의 측벽에 형성된 디스포저블 스페이서(252b)도 같이 제거될 수 있다.
후자의 PIIID를 이용한 식각 공정을 채택하는 경우 제1 LDD(212) 형성과 제1 희생막(252) 형성과 제1 디스포저블 스페이서(252a) 형성과 제1 딥 소오스/드레인(214) 형성과 제1 디스포저블 스페이서(252b) 제거를 인시튜로 구성할 수 있다.
도 2g를 참조하면, 제1 마스크막(250)을 제거한다. 제1 마스크막(250) 제거는 애싱 공정을 이용할 수 있다. 제2 마스크막(150)의 제거에 의해 제2 게이트 패턴(240)이 형성된 제2 활성영역(232)이 노출된다.
도 2h를 참조하면, 포토레지스트의 코팅 및 선택적 제거로 제1 활성영역(202)을 가리고 제2 활성영역(232)을 가리지 않는 제2 마스크막(260)을 형성한다. 이후에, 제2 마스크막(260)을 마스크로 이용하는 제2 저농도 불순물 도핑으로 제2 게이트 패턴(240)의 양측벽에 인접하는 제2 활성영역(232)에 가령 BF3를 주입하여 P- 도핑된 제2 LDD(142)을 형성한다. 제2 저농도 불순물 도핑 공정은 PIIID를 이용한 플라즈마 도핑을 이용할 수 있다.
도 2i를 참조하면, 제2 마스크막(260)을 제거하지 않은 상태에서 예를 들어 바이어스 인가 조건하의 PIIID를 이용하여 기판(200) 전면상에 SiN을 증착시켜, 평탄하고 치밀한 구조를 가지는 SiN으로 구성된 제2 희생막(262)을 형성한다.
도 2j를 참조하면, 도 2e를 참조하여 설명한 바와 같은 이유로 제2 희생막(262)을 이방성 식각하여 제2 게이트 패턴(240)의 양측벽에 제2 디스포저블 스페이서(262a)를 형성한다. 이방성 식각에 의해 제2 마스크막(260)의 측벽에 또 다른 디스포저블 스페이서(262b)도 같이 형성될 수 있다. 이방성 식각은 CF4를 에천트로 활용하는 PIIID 플라즈마 식각을 이용할 수 있다.
도 2k를 참조하면, 제2 고농도 불순물 도핑, 예를 들어 AsH4를 불순물로 채택한 PIIID를 이용한 플라즈마 도핑으로써 기판(200)에 고농도 불순물을 주입하여 제2 딥 소오스/드레인(244)을 형성한다. 이로써, 제2 게이트 패턴(240)의 양측벽에 인접하는 제2 활성영역(242)에는 P-로 도핑된 제2 LDD(242)와 P+로 도핑된 제2 딥 소오스/드레인(244)로 구성된 제2 접합영역(246)이 형성된다.
제2 고농도 불순물 도핑으로서 PIIID를 이용한 플라즈마 도핑을 채택하게 되면 제2 LDD(242) 형성과 제2 희생막(262) 형성과 제2 디스포저블 스페이서(262a) 형성과 제2 딥 소오스/드레인(244) 형성을 인시튜로 구성할 수 있어 공정 단순화를 구현할 수 있다.
도 2l을 참조하면, 제2 디스포저블 스페이서(262a)를 습식 식각 또는 CF4를 에천트로 하는 PIIID를 이용하여 제거한다. 제2 디스포저블 스페이서(262a)의 제거시 제2 마스크막(260)의 측벽에 형성된 디스포저블 스페이서(262b)도 같이 제거될 수 있다. PIIID를 이용한 식각 공정을 채택하는 경우 제2 LDD(242) 형성과 제2 희생막(262) 형성과 제2 디스포저블 스페이서(262a) 형성과 제2 딥 소오스/드레인(244) 형성과 제2 디스포저블 스페이서(262b) 제거를 인시튜로 구성할 수 있다.
도 2m을 참조하면, 가령 애싱 공정으로 제2 마스크막(260)을 제거한다. 이후에, 제1 게이트 패턴(210)의 양측벽에 제1 영구 스페이서(218)를 형성하고, 제2 게이트 패턴(240)의 양측벽에 제2 영구 스페이서(248)를 형성한다. 이로써, 제1 활성영역(202)에는 NMOS 전계효과 트랜지스터(211)가 형성되고 제2 활성영역(232)에는 PMOS 전계효과 트랜지스터(241)가 형성된 반도체 소자(20)가 구현될 수 있다.
제2 실시예는 희생막(252,262)을 일부 제거하여 활성영역(202,232)을 노출시키므로써 딥 소오스/드레인(214,244) 형성을 위한 플라즈마 도핑을 더욱 용이하게 한다는 점에서 제1 실시예와 상이한 특징을 가진다.
(제3 실시예)
도 3a 내지 도 3k는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도들이다. 제3 실시예는 제1 내지 제2 실시예와 유사하므로 이하에서 상이한 점에 대해 상세히 설명하고 동일한 점에 대해서는 개략적 설명 또는 생략하기로 한다.
도 3a를 참조하면, 기판(300)의 제1 활성영역(302) 상에 제1 게이트 패턴(310)을 형성하고, 제2 활성영역(332) 상에 제2 게이트 패턴(340)을 형성한다. 활성영역들(302,332)은 소자분리막(303)에 의해 구분 가능하게 분리될 수 있다. 제1 게이트 패턴(310)은 제1 게이트 절연막(304)과 제1 게이트 전극(306)과 제1 하드마스크막(307)이 순차 적층된 형태로 형성할 수 있고, 제2 게이트 패턴(340)은 제2 게이트 절연막(334)과 제2 게이트 전극(336)과 제2 하드마스크막(337)이 순차 적층된 형태로 형성할 수 있다.
도 3b를 참조하면, 제2 활성영역(332)을 선택적으로 덮는 제1 마스크막(350)을 형성하고, 제1 저농도 불순물 도핑으로서 PIIID를 이용한 플라즈마 도핑을 채택하여 제1 활성영역(302)에 저농도 불순물(예: AsH4)을 주입시킨다. 이에 따라, 제1 게이트 패턴(310)의 양측벽에 인접한 제1 활성영역(302)에는 N- 도핑된 제1 LDD(312)가 형성된다.
도 3c를 참조하면, 기판(300)에 바이어스를 인가한 조건하에 PIIID를 이용하여 기판(300) 전면상에 SiN을 증착시킨다. SiN 증착에 의해 제1 활성영역(302)에서는 제1 게이트 패턴(310)과 제1 LDD(312)를 덮고, 제2 활성영역(332)에서는 제1 마스크막(350)을 덮는 제1 희생막(352)이 형성된다.
도 3d를 참조하면, 제1 고농도 불순물 도핑으로서 PIIID를 이용한 플라즈마 도핑을 채택하여 기판(300)에 고농도 불순물(예: AsH4)을 주입시킨다. 제1 고농도 불순물 도핑시 제1 희생막(352)은 스페이서로 작용하므로 제1 게이트 패턴(310)의 양측벽에 인접한 제1 LDD(312) 일부 영역에 불순물이 주입되는 것이 차단된다. 따라서, 제1 LDD(212)에 비해 좁은 범위 그러나 그 보다 깊은 N+ 도핑된 제1 딥 소오스/드레인(314)이 형성되어, LDD 구조의 제1 접합영역(316)이 형성된다.
도 3e를 참조하면, PIIID를 이용한 플라즈마 식각으로 제1 희생막(352)을 일부 제거하여 제1 게이트 패턴(310)의 양측벽에 제1 스페이서(352a)를 형성한다. 제1 스페이서(352a) 형성시 제1 마스크막(350)의 측벽에 또 다른 스페이서(352b)가 형성될 수 있다. 제1 스페이서(352a)는 제1 및 제2 실시예와 달리 후속 공정에 의해 제거되지 아니하고 잔존하는 영구 스페이서(permanent spacer)라고 지칭될 수 있다.
제3 실시예에서는 제1 및 제2 실시예에서와 달리 NMOS 전계효과 트랜지스터(311)가 PMOS 전계효과 트랜지스터(도 3j의 341)보다 먼저 형성될 수 있다. 제1 LDD(312) 형성과 제1 희생막(352) 형성과 제1 딥 소오스/드레인(314) 형성과 제1 스페이서(352a) 형성은 PIIID를 이용하므로써 인시튜로 구성할 수 있다.
도 3f를 참조하면, 제1 마스크막(350)과 스페이서(352b)를 제거하여 제2 게이트 패턴(340)이 형성된 제2 활성영역(332)을 노출시킨다. 제1 마스크막(350)과 스페이서(352b)는 동시에 제거할 수 있고, 또는 순차적으로 제거할 수 있다. 일례로, 제1 마스크막(350)은 애싱 공정을 통해 제거할 수 있고, 스페이서(352b)는 습식 식각 또는 건식 식각을 통해 제거할 수 있다. 제1 마스크막(350)과 스페이서(352b) 제거시 제1 활성영역(302)에 보호막을 형성하여 NMOS 전계효과 트랜지스터(311)가 제거되지 않도록 하여야 할 것이다.
도 3g를 참조하면, 제1 활성영역(302)을 선택적으로 덮는 제2 마스크막(360)을 형성하고, 제2 저농도 불순물 도핑으로서 PIIID를 이용한 플라즈마 도핑을 채택하여 제2 활성영역(332)에 저농도 불순물(예: BF3)을 주입시킨다. 이에 따라, 제2 게이트 패턴(340)의 양측벽에 인접한 제2 활성영역(332)에는 P- 도핑된 제2 LDD(342)가 형성된다.
도 3h를 참조하면, 기판(300)에 바이어스를 인가한 조건하에 PIIID를 이용하여 기판(300) 전면상에 SiN을 증착시킨다. SiN 증착에 의해 제2 활성영역(332)에서는 제2 게이트 패턴(340)과 제2 LDD(342)를 덮고, 제1 활성영역(302)에서는 제2 마스크막(360)을 덮는 제2 희생막(362)이 형성된다. SiN의 증착 조건을 적절히 제어하여 제2 희생막(362)을 제1 희생막(도 3c의 352)에 비해 더 두껍게 형성한다.
도 3i를 참조하면, 제2 고농도 불순물 도핑으로서 PIIID를 이용한 플라즈마 도핑을 채택하여 기판(300)에 고농도 불순물(예: BF3)을 주입시킨다. 제2 고농도 불순물 도핑시 제2 희생막(362)은 스페이서로 작용하므로 제2 게이트 패턴(340)의 양측벽에 인접한 제2 LDD(342) 일부 영역에 불순물이 주입되는 것이 차단된다. 따라서, 제2 LDD(242)에 비해 좁은 범위 그러나 그 보다 깊은 P+ 도핑된 제2 딥 소오스/드레인(344)이 형성되어, LDD 구조의 제2 접합영역(346)이 형성된다.
제2 희생막(362)은 제1 희생막(252)에 비해 더 두껍게 형성되었기 때문에 불순물이 차단되는 범위가 더 크다. 이는 제2 고농도 불순물 도핑은 제1 고농도 불순물 도핑에 비해 불순물이 주입되는 면적이 더 작다는 것을 의미한다. 그러므로, 제2 딥 소오스/드레인(344)은 제1 딥 소오스/드레인(314)에 비해 더 좁은 범위로 형성되어 제2 딥 소오스/드레인(344) 사이의 거리는 제1 딥 소오스/드레인(314) 사이의 거리에 비해 더 크게 된다. 이와 같이, 두께가 상이한 희생막들(352,362)을 형성하므로써 거리가 상이한 접합영역들(316,346)을 형성할 수 있다.
도 3j를 참조하면, PIIID를 이용한 플라즈마 식각으로 제2 희생막(362)을 일부 제거하여 제2 게이트 패턴(340)의 양측벽에 제2 영구 스페이서(362a)를 형성한다. 이에 따라, 제2 활성영역(332)에는 PMOS 전계효과 트랜지스터(341)가 구현된다. 제2 희생막(362)은 제1 희생막(352)에 비해 더 두껍게 형성되었으므로 제2 영구 스페이서(362a)는 제1 영구 스페이서(352a)에 비해 더 두꺼울 것이다. 제2 영구 스페이서(362a) 형성시 제2 마스크막(360)의 측벽에 또 다른 스페이서(362b)가 형성될 수 있다. 제2 LDD(342) 형성과 제2 희생막(362) 형성과 제2 딥 소오스/드레인(344) 형성과 제2 스페이서(362a) 형성은 PIIID를 이용하므로써 인시튜로 구성할 수 있다.
도 3k를 참조하면, 제2 마스크막(360)과 스페이서(362b)를 제거한다. 이에 따라, 제1 활성영역(302)에는 얇은 제1 영구 스페이서(352a)와 짧은 거리의 제1 접합영역(316)을 갖는 NOMS 전계효과 트랜지스터(311)가 형성되고, 제2 활성영역(332)에는 두꺼운 제2 영구 스페이서(362a)와 긴 거리의 제2 접합영역(346)을 갖는 PMOS 전계효과 트랜지스터(341)가 형성된 반도체 소자(30)가 구현될 수 있다. 선택적으로, 영구 스페이서들(352a,362a)을 제거하여 새로운 영구 스페이서들을 형성할 수 있고, 또는 영구 스페이서들(352a,362a)을 제거하지 아니하고 또 다른 영구 스페이서들을 더 형성할 수 있다.
NMOS 전계효과 트랜지스터(311)는 주로 셀 영역에 쓰이고 PMOS 전계효과 트랜지스터(341)는 주로 주변영역에 쓰이는 것이 일반적이다. 특히, PMOS 전계효과 트랜지스터(341)는 NMOS 전계효과 트랜지스터(311)에 비해 숏 채널 효과에 취약하다고 알려져 있다. 본 제3 실시예는, 도 3d 및 도 3i를 참조하여 설명한 바와 같이, 희생막(352,362)의 두께로써 딥 소오스/드레인(316,346) 간의 거리를 조절할 수 있고, 이에 따라 NMOS 전계효과 트랜지스터(311)의 제1 접합영역(316)은 짧은 거리를 가지도록 그리고 PMOS 전계효과 트랜지스터(341)의 제2 접합영역(346)은 긴 거리를 가지도록 형성할 수 있다. 그러므로, 본 제3 실시예는 NMOS 전계효과 트랜지스터(311)의 집적도와 PMOS 전계효과 트랜지스터(342)의 숏 채널 효과 특성을 동시에 향상시킬 수 있다.
다른 예로서, 집적도 향상과 숏 채널 효과 특성을 동시에 만족시키기 위해 NMOS 전계효과 트랜지스터(311)의 게이트 폭을 축소시키고 PMOS 전계효과 트랜지스터(346)의 게이트 폭을 확대시킴으로써 거리가 상이한 접합영역(316,346)을 형성할 수 있을 것이다. 그렇지만, 다른 예는 게이트 폭이 상이하므로 디자인 룰 내지 마스크 공정 조건을 변경시켜야 하는 번거로움이 있을 수 있고, 디자인 룰을 만족시키지 않을 수 있다. 그렇지만, 본 제3 실시예는 NMOS 전계효과 트랜지스터(311)의 게이트 폭과 PMOS 전계효과 트랜지스터(341)의 게이트 폭을 동일하게 그리고 허용하는 한 미세하게 형성할 수 있어, 마스크 공정 조건의 변경없이 디자인 룰을 만족시키면서 집적도 및 숏 채널 효과 특성을 동시에 향상시킬 수 있다.
(제4 실시예)
도 4a 내지 도 4k는 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도들이다. 제4 실시예는 제1 내지 제3 실시예들과 유사하므로 이하에서 상이한 점에 대해서는 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 4a를 참조하면, 기판(400)의 제1 활성영역(402) 상에 제1 게이트 패턴(410)을 형성하고, 제2 활성영역(432) 상에 제2 게이트 패턴(440)을 형성한다. 활성영역들(402,432)은 소자분리막(403)에 의해 구분 가능하게 분리될 수 있다. 제1 게이트 패턴(410)은 제1 게이트 절연막(404)과 제1 게이트 전극(406)과 제1 하드마스크막(407)을 순차 적층된 형태로 형성할 수 있고, 제2 게이트 패턴(440)은 제2 게이트 절연막(434)과 제2 게이트 전극(436)과 제2 하드마스크막(437)이 순차 적층된 형태로 형성할 수 있다.
도 4b를 참조하면, 포토레지스트의 코팅 및 선택적 제거로 제2 활성영역(432)을 선택적으로 덮는 제1 마스크막(450)을 형성한다. 이후에, 기판(400)에 바이어스를 인가한 조건하에 PIIID를 이용하여 기판(400) 전면상에 SiN을 증착시켜 제1 희생막(452)을 형성한다.
도 4c를 참조하면, 제1 고농도 불순물 도핑으로서 PIIID를 이용하는 플라즈마 도핑을 채택하여 기판(400) 상에 고농도 불순물(예: AsH4)을 주입한다. 제1 고농도 불순물 도핑시 제1 희생막(452)은 디스포저블 스페이서로 작용한다. 따라서, 제1 게이트 패턴(410)의 양측벽에 인접한 제1 활성영역(402)의 일부에는 불순물이 도핑되지 아니하고, 나머지 제1 활성영역(402)에 불순물이 도핑된다. 따라서, 제1 활성영역(402) 중에서 제1 게이트 패턴(410)의 양측벽에 인접한 지점으로부터 이격된 부분에 N+ 도핑된 제1 딥 소오스/드레인(414)이 형성된다.
도 4d를 참조하면, 제1 희생막(452)을 제거하여 제1 활성영역(402)을 노출시킨다. 제1 희생막(452) 제거는 주지된 습식 식각이나 건식 식각을 이용할 수 있으나, 후속하는 공정과 인시튜로 구성하기 위해 PIIID를 이용한 플라즈마 식각 공정을 채택하는 것이 바람직하다.
도 4e를 참조하면, 제1 저농도 불순물 공정으로서 PIIID를 이용한 플라즈마 도핑을 채택하여 기판(400)에 저농도 불순물(예: AsH4)을 주입한다. 제1 마스크막(450)은 제2 활성영역(432)에 불순물이 도핑되는 것을 차단하고, 제1 하드마스크막(407)은 제1 게이트 전극(406)에 불순물이 도핑되는 것을 차단한다. 그러므로, 제1 활성영역(402) 중에서 희생막(452)에 의해 불순물 주입이 차단되어 제1 딥 소오스/드레인(414)이 형성되지 아니한 부분에 불순물이 도핑되어, 제1 딥 소오스/드레인(414)에 비해 낮은 깊이를 가지는 N- 도핑된 제1 LDD(412)가 형성된다. 제1 LDD(412)는 제1 딥 소오스/드레인(414)과 더불어 제1 접합영역(416)을 구성한다. 제1 희생막(452) 형성과 제1 딥 소오스/드레인(414) 형성과 제1 희생막(452) 제거와 제1 LDD(412) 형성은 PIIID를 이용하므로써 인시튜로 진행할 수 있다.
도 4f를 참조하면, 제1 마스크막(450)을 제거한다. 제1 마스크막(450) 제거는 애싱 공정을 이용할 수 있다. 제2 마스크막(450)의 제거에 의해 제2 게이트 패턴(440)이 형성된 제2 활성영역(432)이 노출된다.
도 4g를 참조하면, 포토레지스트의 코팅 및 선택적 제거로 제1 활성영역(402)을 선택적으로 덮는 제2 마스크막(460)을 형성한다. 이후에, 기판(400)에 바이어스를 인가한 조건하에 PIIID를 이용하여 기판(400) 전면상에 SiN을 증착시켜 제2 희생막(462)을 형성한다.
도 4h를 참조하면, 제2 고농도 불순물 도핑으로서 PIIID를 이용하는 플라즈마 도핑을 채택하여 기판(400) 상에 고농도 불순물(예: BF3)을 주입한다. 제2 고농도 불순물 도핑시 제2 희생막(462)은 디스포저블 스페이서로 작용한다. 따라서, 제2 게이트 패턴(440)의 양측벽에 인접한 제2 활성영역(432)의 일부에는 불순물이 도핑되지 아니하고, 나머지 제2 활성영역(432)에 불순물이 도핑된다. 따라서, 제2 활성영역(432) 중에서 제2 게이트 패턴(440)의 양측벽에 인접한 지점으로부터 이격된 부분에 P+ 도핑된 제2 딥 소오스/드레인(444)이 형성된다.
도 4i를 참조하면, 제2 희생막(462)을 제거하여 제2 활성영역(432)을 노출시킨다. 제2 희생막(452) 제거는 제2 희생막(462) 형성과 제2 딥 소오스/드레인(444) 형성과 인시튜로 진행하기 위해 PIIID를 이용한 플라즈마 식각 공정을 채택하는 것이 바람직하다.
도 4j를 참조하면, 제2 저농도 불순물 공정으로서 PIIID를 이용한 플라즈마 도핑을 채택하여 기판(400)에 저농도 불순물(예: BF3)을 주입한다. 제2 마스크막(460)은 제1 활성영역(402)에 불순물이 도핑되는 것을 차단하고, 제2 하드마스크막(437)은 제2 게이트 전극(436)에 불순물이 도핑되는 것을 차단한다. 그러므로, 제2 활성영역(432) 중에서 제2 딥 소오스/드레인(444)이 형성되지 아니한 부분에 불순물이 도핑되어, 제2 딥 소오스/드레인(444)에 비해 낮은 깊이를 가지는 P- 도핑된 제2 LDD(442)가 형성된다. 제2 LDD(442)는 제2 딥 소오스/드레인(444)과 더불어 제2 접합영역(446)을 구성한다. PIIID를 이용한 플라즈마 도핑을 채택하므로써 제2 희생막(462) 형성과 제2 딥 소오스/드레인(444) 형성과 제2 희생막(462) 제거와 제2 LDD(442) 형성을 인시튜로 진행할 수 있다.
도 4k를 참조하면, 가령 애싱 공정으로 제2 마스크막(360)을 제거한다. 이후에, 제1 게이트 패턴(410)의 양측벽에 제1 영구 스페이서(418)를 형성하고, 제2 게이트 패턴(440)의 양측벽에 제2 영구 스페이서(448)를 형성한다. 이로써, 제1 활성영역(402)에는 NMOS 전계효과 트랜지스터(411)가 형성되고 제2 활성영역(432)에는 PMOS 전계효과 트랜지스터(441)가 형성된 반도체 소자(40)가 구현될 수 있다.
제4 실시예는 딥 소오스/드레인(414,436)이 LDD(412,442)보다 먼저 형성된다는 점에서 제1 내지 제3 실시예와 상이한 특징을 가진다.
(응용예)
본 발명 실시예의 PIIID를 이용하여 저온에서 증착할 수 있는 SiN은 이하에서 설명하는 바와 같이 비트라인 스페이서와 캐패시터 지지부에 응용될 수 있다. 도 7a는 본 발명 실시예의 PIIID 저온 증착막의 응용예를 도시한 평면도이고, 도 7b는 도 7a의 X-Y선을 절개한 단면도이다.
도 7a 및 7b를 참조하면, 반도체 소자(1000)는 절연막(1100) 상에 형성된 비트라인(1200)을 포함할 수 있다. 비트라인(1200)은 가령 알루미늄이나 구리와 같은 금속으로 형성될 수 있다. 도면에는 자세히 도시되어 있지 아니하지만 당업자에게 자명한 바와 같이 절연막(1100)은 셀 트랜지스터가 포함된 기판(1010) 상에 형성되어 있다. 비트라인(1200)은 가령 폴리실리콘으로 형성된 비트라인 콘택(1400)에 의해 셀 트랜지스터와 전기적으로 연결된다. 비트라인(1200) 상부에는 가령 SiN을 증착하여 캐핑막(1210)을 더 형성할 수 있다. 비트라인(1200) 사이에는 캐패시터 콘택(1500)이 형성되고, 캐패시터 콘택(1500)은 캐패시터(1700)와 전기적으로 연결된다. 캐패시터 콘택(1500)은 일례로 폴리실리콘으로 형성될 수 있다. 캐패시터 콘택(1500)은 기판과 직접 전기적으로 연결될 수 있고, 또는 텅스텐과 같은 금속막(1510)을 매개로 기판과 전기적으로 연결될 수 있다. 미설명된 도면부호 1600 및 1120은 절연막을 표지하며 1110은 캐핑막을 표지한다.
비트라인(1200)의 측벽에는 비트라인 스페이서(1300)가 형성된다. 비트라인 스페이서(1300)는 비트라인(1200)과 캐패시터 콘택(1500)과의 접촉을 막아주어 이들이 전기적으로 서로 연결되는 것을 방지한다. 비트라인 스페이서(1300)는 SiN으로 형성될 수 있다. SiN을 일반적인 CVD로 형성하는 경우 증착온도가 대략 600℃인 경우가 일반적이다. 이러한 고온으로 SiN을 증착하게 되면 가령 셀 트랜지스터의 소오스/드레인에 함유된 도펀트가 확산되어 이른바 도펀트 비활성화(dopant deactivation) 현상이 나타날 수 있다. 그러면, 도펀트의 활성화를 위해 다시 열처리를 하여야 하는 등 써멀 버짓(thermal budget)이 커질 수 있다. 즉, 비트라인 스페이서(1300)에 사용되는 SiN의 증착온도는 써멀 버짓에 큰 부분을 차지할 수 있다. 그렇지만, 본 발명 실시예의 PIIID를 이용한 저온 공정으로 SiN을 증착하여 비트라인 스페이서(1300)를 형성하게 되면 써멀 버짓이 줄어들고 도펀트 비활성화가 억제되어 결과적으로 셀 트랜지스터의 동작 속도가 증가될 수 있다.
도 7a 및 7b를 다시 참조하면, 캐패시터(1700)는 하부전극(storage)을 실린더 형태로 형성할 수 있다. 실린더형 캐패시터(1700)는 수직으로 긴 모양을 갖는 경우가 많은데, 측면에서 인가되는 스트레스에 의해 옆으로 쉽게 쓰러지는 경향이 있을 수 있다. 이를 막기 위해 캐패시터(1700)의 측면에 SiN으로 형성된 캐패시터 지지부(1800)를 형성할 수 있다.
캐패시터 지지부(1800) 형성을 위해 SiN을 일반적인 CVD로 증착하는 경우 고온이 필요하고 이 때문에 상술한 바와 같은 도펀트 비활성화 현상이 발생하고 써멀 버짓이 커질 수 있다. 따라서, 본 발명 실시예의 PIIID를 이용한 저온 공정으로 SiN을 증착하여 캐패시터 지지부(1800)를 형성하므로써 위와 같은 문제점을 해결할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
본 발명은 반도체 소자를 제조하는 반도체 산업을 비롯하여 반도체 소자를 응용하여 전자 제품을 제조하는 제조업 등에 쓰일 수 있다.
도 1a 내지 도 1k는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도.
도 2a 내지 도 2m은 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도.
도 3a 내지 도 3k는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도.
도 4a 내지 도 4k는 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도.
도 5a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법에 있어서 기판에 바이어스를 가하지 아니한 증착 공정에서 얻어진 SiN의 결합 상태를 보여주는 그래프.
도 5b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법에 있어서 기판에 바이어스를 가한 증착 공정에서 얻어진 SiN의 결합 상태를 보여주는 그래프.
도 6a는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법에 있어서 기판에 바이어스를 가하지 않은 PIIID 공정으로 얻어질 수 있는 SiN의 현미경 사진.
도 6b는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법에 있어서 기판에 바이어스를 가한 PIIID 공정으로 얻어질 수 있는 SiN의 현미경 사진.
도 7a는 본 발명 실시예의 PIIID 저온 증착막의 응용예를 도시한 평면도.
도 7b는 도 7a의 X-Y선을 절개한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
10: 반도체 소자 100: 기판
102,132: 활성영역 103: 소자분리막
110,140: 게이트 패턴 111: NMOS 전계효과 트랜지스터
141: PMOS 전계효과 트랜지스터 112,142: 저농도 도핑 드레인(LDD)
114,144: 딥 소오스/드레인 116,146: 접합영역
118,148: 영구 스페이서 150,160: 마스크막
152,162: 희생막 152a,162a: 디스포저블 스페이서
1200: 비트라인 1300: 비트라인 스페이서
1700: 캐패시터 1800: 캐패시터 지지부

Claims (31)

  1. 기판에 반응가스를 제공하고;
    상기 기판에 바이어스를 인가하고; 그리고
    플라즈마 이온침지 이온주입 증착(PIIID)을 이용하는 플라즈마 증착으로 상기 기판에 증착막을 형성하는 것을;
    포함하는 저온 증착막 형성방법.
  2. 제1항에 있어서,
    상기 반응가스는 SiH4 와 N2를 포함하고, 상기 증착막은 SiN을 포함하는 저온 증착막 형성방법.
  3. 제2항에 있어서,
    상기 기판에 반응가스를 제공하는 것은:
    상기 반응가스의 공급속도를 SiH4:N2 = 1:10 ~ 1:20 비율로 제공하는 것을 포함하는 저온 증착막 형성방법.
  4. 제3항에 있어서,
    상기 기판에 바이어스를 인가하는 것은:
    상기 기판에 1 ~ 5 kV의 바이어스를 인가하는 것을 포함하는 저온 증착막 형성방법.
  5. 제3항에 있어서,
    상기 플라즈마 증착은 15 ~ 100 mT 범위의 증착압 조건으로 진행하는 것을 포함하는 저온 증착막 형성방법.
  6. 제1항에 있어서,
    아르곤 플라즈마를 이용하여 상기 플라즈마 증착에 필요한 플라즈마를 점화시키고; 그리고
    질소 플라즈마를 이용하여 상기 기판을 전처리하는 것을;
    더 포함하는 저온 증착막 형성방법.
  7. 게이트 패턴이 형성된 기판 상에 상기 게이트 패턴을 노출시키는 마스크막을 형성하고;
    플라즈마 이온침지 이온주입 증착(PIIID)을 이용하는 플라즈마 증착으로 상기 마스크막 상에 그리고 상기 마스크막에 의해 가려지지 않고 노출된 기판 상에 희생막을 형성하고; 그리고
    상기 게이트 패턴의 양측벽에 인접하는 기판을 불순물로 도핑하는 것을;
    포함하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 희생막을 형성하는 것은:
    상기 기판에 바이어스를 인가하는 조건하에 상기 플라즈마 증착으로 상기 마스크막이 버닝되지 않을 정도의 온도 조건으로 실리콘나이트라이드를 증착하여 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  9. 제7항에 있어서,
    상기 기판을 불순물로 도핑하는 것은:
    상기 PIIID를 이용한 플라즈마 도핑으로 상기 게이트 패턴의 양측벽에 불순물을 주입하되, 상기 게이트 패턴의 양측벽에 형성된 희생막을 스페이서로 삼아 불순물이 상기 스페이서 바로 아래의 기판으로 주입되는 것을 차단하는 것을;
    포함하는 반도체 소자의 제조방법.
  10. 제7항에 있어서,
    상기 희생막을 형성하기 이전에:
    상기 PIIID를 이용한 플라즈마 도핑으로 상기 게이트 패턴의 양측벽에 인접한 기판에 저농도 도핑 드레인(LDD)을 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  11. 제10항에 있어서,
    상기 기판을 불순물로 도핑하는 것은:
    상기 PIIID를 이용한 플라즈마 도핑으로 상기 저농도 도핑 드레인에 비해 좁은 범위 그러나 큰 깊이의 고농도의 딥 소오스/드레인을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 고농도의 딥 소오스/드레인을 형성하기 이전에:
    상기 PIIID를 이용한 플라즈마 식각으로 상기 희생막을 선택적으로 제거하여 상기 저농도 도핑 드레인을 노출시킴과 동시에 상기 게이트 패턴의 양측벽에 디스포저블 스페이서를 형성하고; 그리고
    상기 PIIID를 이용한 플라즈마 도핑으로 상기 저농도 도핑 영역에 불순물을 주입하여 상기 고농도의 딥 소오스/드레인을 형성하되, 상기 디스포저블 스페이서 바로 아래의 저농도 도핑 드레인에 불순물이 주입되는 것을 차단시키는 것을;
    더 포함하는 반도체 소자의 제조방법.
  13. 제11항에 있어서,
    상기 고농도의 딥 소오스/드레인을 형성한 이후에:
    상기 PIIID를 이용한 플라즈마 식각으로 상기 희생막을 선택적으로 제거하여 상기 게이트 패턴의 양측벽에 영구 스페이서를 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  14. 제7항에 있어서,
    상기 기판을 불순물로 도핑하는 것은:
    상기 PIIID를 이용한 플라즈마 도핑으로 상기 게이트 패턴의 양측벽에 인접한 기판에 불순물을 주입하되, 상기 게이트 패턴의 양측벽에 형성된 희생막의 바로 아래의 기판에 불순물이 주입되는 것을 차단시켜 상기 게이트 패턴의 양측벽으로부터 이격된 기판에 고농도의 딥 소오스/드레인을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  15. 제14항에 있어서,
    상기 희생막을 제거하여 상기 고농도의 딥 소오스/드레인이 포함된 기판을 노출시키고; 그리고
    상기 PIIID를 이용한 플라즈마 도핑으로 상기 노출된 기판에 불순물을 주입하되, 상기 희생막에 의해 불순물 주입이 차단된 기판에 불순물을 주입시켜 상기 고농도의 딥 소오스/드레인에 비해 얕은 깊이의 저농도 도핑 드레인을 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  16. 기판의 활성영역 상에 게이트 패턴을 형성하고; 그리고
    상기 기판에 저농도 불순물과 고농도 불순물을 순차 주입하여 상기 게이트 패턴의 양측벽에 인접한 활성영역에 저농도 도핑 드레인과 고농도 딥 소오스/드레인을 순차 형성하는 것을 포함하되,
    상기 저농도 도핑 드레인을 형성하는 것은:
    상기 기판 상에 마스크막을 형성하고; 그리고
    상기 마스크막을 마스크로 하는 플라즈마 이온침지 이온주입 증착(PIIID)를 이용한 플라즈마 도핑으로 상기 게이트 패턴의 양측벽에 인접한 활성영역에 상기 저농도 불순물을 주입하는 것을 포함하고;
    상기 고농도 딥 소오스/드레인을 형성하는 것은:
    상기 PIIID를 이용한 플라즈마 증착으로 상기 기판 전면상에 희생막을 형성하고; 그리고
    상기 PIIID를 이용한 플라즈마 도핑으로 상기 저농도 도핑 영역에 상기 고농도 불순물을 주입하여 상기 저농도 도핑 영역에 비해 좁은 폭과 큰 깊이를 갖는 고농도 딥 소오스/드레인을 형성하는 것을 포함하는;
    반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 희생막을 증착하는 것은:
    상기 기판에 바이어스를 인가하는 조건하에 상기 플라즈마 증착으로 상기 마 스크막이 버닝되지 않을 정도의 온도 조건으로 실리콘나이트라이드를 증착하여 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  18. 제16항에 있어서,
    상기 고농도 딥 소오스/드레인을 형성하는 것은:
    상기 희생막을 제거하지 아니한 상태에서 상기 고농도 불순물을 상기 저농도 도핑 드레인으로 주입하되, 상기 고농도 불순물은 상기 게이트 패턴의 양측벽에 형성된 희생막 바로 아래의 저농도 도핑 드레인으로 주입되는 것이 차단되는 것을;
    포함하는 반도체 소자의 제조방법.
  19. 제18항에 있어서,
    상기 고농도 딥 소오스/드레인을 형성한 이후에:
    상기 희생막을 제거하여 상기 게이트 패턴을 노출시키고; 그리고
    상기 노출된 게이트 패턴의 양측벽에 영구 스페이서를 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  20. 제18항에 있어서,
    상기 고농도 딥 소오스/드레인을 형성한 이후에:
    상기 PIIID를 이용한 플라즈마 식각으로 상기 희생막을 선택적으로 제거하여 상기 게이트 패턴의 양측벽에 영구 스페이서를 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  21. 제16항에 있어서,
    상기 고농도 딥 소오스/드레인을 형성하는 것은:
    상기 PIIID를 이용한 플라즈마 식각으로 상기 희생막을 선택적으로 제거하여 상기 저농도 도핑 드레인을 노출시킴과 동시에 상기 게이트 패턴의 양측벽에 디스포저블 스페이서를 형성하고; 그리고
    상기 노출된 저농도 도핑 드레인에 상기 고농도 불순물을 주입하되, 상기 고농도 불순물은 상기 디스포저블 스페이서 바로 아래의 저농도 도핑 드레인에 주입되는 것이 차단되는 것을;
    포함하는 반도체 소자의 제조방법.
  22. 제21항에 있어서,
    상기 고농도 딥 소오스/드레인을 형성한 이후에:
    상기 디스포저블 스페이서를 제거하고; 그리고
    상기 게이트 패턴의 양측벽에 영구 스페이서를 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  23. 기판의 활성영역 상에 게이트 패턴을 형성하고; 그리고
    상기 기판에 고농도 불순물과 저농도 불순물을 순차 주입하여 상기 게이트 패턴의 양측벽에 인접한 활성영역에 고농도 딥 소오스/드레인과 저농도 도핑 드레인을 순차 형성하는 것을 포함하되,
    상기 고농도 딥 소오스/드레인을 형성하는 것은:
    상기 기판의 일부를 덮는 마스크막을 형성한 후, 상기 기판 전면상에 플라즈마 이온침지 이온주입 증착(PIIID)을 이용한 플라즈마 증착으로 희생막을 형성하고; 그리고
    상기 PIIID를 이용한 플라즈마 도핑으로 상기 기판에 상기 고농도 불순물을 주입하여 상기 게이트 패턴의 양측벽에 인접한 활성영역에 상기 고농도 딥 소오스/드레인을 형성하는 것을 포함하고;
    상기 저농도 도핑 드레인을 형성하는 것은:
    상기 희생막을 제거하여 상기 고농도 딥 소오스/드레인이 포함된 활성영역과 상기 마스크막을 노출시키고; 그리고
    상기 노출된 마스크막을 마스크로 하는 상기 PIIID를 이용한 플라즈마 도핑으로 상기 고농도 딥 소오스/드레인이 포함된 노출된 활성영역에 상기 저농도 불순물을 주입하여, 상기 고농도 딥 소오스/드레인에 비해 얕은 깊이의 저농도 도핑 드레인을 형성하는 것을 포함하는;
    반도체 소자의 제조방법.
  24. 제23항에 있어서,
    상기 희생막을 증착하는 것은:
    상기 기판에 바이어스를 인가하는 조건하에 상기 플라즈마 증착으로 상기 마스크막이 버닝되지 않을 정도의 온도 조건으로 실리콘나이트라이드를 증착하여 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  25. 제23항에 있어서,
    상기 저농도 도핑 드레인을 형성한 이후에:
    상기 게이트 패턴의 양측벽에 영구 스페이서를 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  26. 제23항에 있어서,
    상기 고농도 딥 소오스/드레인을 형성하는 것은, 상기 게이트 패텬의 양측벽에 형성된 희생막 바로 아래의 기판에 상기 고농도 불순물이 주입되는 것을 차단하고; 그리고
    상기 저농도 도핑 드레인을 형성하는 것은, 상기 희생막에 의해 상기 고농도 불순물이 주입되는 것이 차단된 활성영역에 상기 저농도 불순물을 주입시키는 것을;
    포함하는 반도체 소자의 제조방법.
  27. 기판 상에 복수개의 비트라인을 형성하고;
    상기 복수개의 비트라인 각각의 측벽에 플라즈마 이온침지 이온주입 증착(PIIID)을 이용한 플라즈마 증착으로 비트라인 스페이서를 형성하고;
    상기 복수개의 비트라인 사이에 상기 기판과 전기적으로 연결되는 콘택을 형성하고; 그리고
    상기 콘택과 전기적으로 연결되는 캐패시터를 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  28. 제27항에 있어서,
    상기 비트라인 스페이서를 형성하는 것은 상기 PIIID를 이용하여 상기 비트라인의 측벽에 SiN을 증착하는 것을 포함하는 반도체 소자의 제조방법.
  29. 제28항에 있어서,
    상기 PIIID는 상기 기판에 바이어스를 인가하는 조건으로 진행하는 것을 포함하는 반도체 소자의 제조방법.
  30. 제29항에 있어서,
    상기 캐패시터의 측벽에 상기 PIIID를 이용한 플라즈마 증착으로 캐패시터 지지부를 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  31. 제30항에 있어서,
    상기 캐패시터 지지부를 형성하는 것은 상기 캐패시터의 하부전극 측벽에 SiN을 증착하는 것을 포함하는 반도체 소자의 제조방법.
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