KR20110135086A - 반도체 장치 및 이의 제조 방법 - Google Patents

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송문균
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Abstract

반도체 장치의 제조 방법에서, NMOS 영역과 PMOS 영역을 포함하는 기판 상에 고유전 물질을 포함하는 게이트 절연막을 형성한다. PMOS 영역 상의 게이트 절연막 상에 제1 게이트 도전막을 형성한다. 게이트 절연막 및 제1 게이트 도전막을 질화 처리하여, 게이트 절연막이 NMOS 및 PMOS 영역들 상에서 제1 질소 농도 및 상기 제1 질소 농도 보다 낮은 제2 질소 농도를 각각 갖도록 한다. 게이트 절연막 및 제1 게이트 도전막 상에 제2 게이트 도전막을 형성한다. 제1 및 제2 게이트 도전막들 및 게이트 절연막을 패터닝하여, NMOS 및 PMOS 영역들 상에 제1 및 제2 게이트 구조물들을 각각 형성한다.

Description

반도체 장치 및 이의 제조 방법 {Semiconductor device and method of manufacturing the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 고유전 물질(high-k dielectric material)을 포함하는 게이트 절연막을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
상보형(complementary) 모오스(이하, "CMOS"라 한다) 트랜지스터는 고유전 물질로 이루어진 게이트 절연막 및 금속을 포함하는 게이트 전극을 구비한다.
고유전 물질을 사용하여 상기 게이트 절연막을 형성할 때, 질소를 주입하여 불순물 투과성을 낮춤으로써 누설 전류 감소 효과를 얻을 수 있다. 하지만, 상기 게이트 절연막이 향상된 신뢰성을 가질 수 있도록, 누설 전류를 감소시키는 효과적인 방법이 좀더 요구되고 있다.
본 발명의 목적은 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은, NMOS 영역과 PMOS 영역을 포함하는 기판 상에 고유전 물질을 포함하는 게이트 절연막을 형성한다. 상기 PMOS 영역 상의 상기 게이트 절연막 상에 제1 게이트 도전막을 형성한다. 상기 게이트 절연막 및 상기 제1 게이트 도전막을 질화 처리하여, 상기 게이트 절연막이 상기 NMOS 및 PMOS 영역들 상에서 제1 질소 농도 및 상기 제1 질소 농도보다 낮은 제2 질소 농도를 각각 갖도록 한다. 상기 게이트 절연막 및 상기 제1 게이트 도전막 상에 제2 게이트 도전막을 형성한다. 그런 다음, 상기 제1 및 제2 게이트 도전막들 및 상기 게이트 절연막을 패터닝하여, 상기 NMOS 및 PMOS 영역들 상에 제1 및 제2 게이트 구조물들을 각각 형성한다.
일 실시예에서, 상기 질화 처리 단계는 상기 제1 질소 농도가 상기 제2 질소 농도보다 5％ 내지 30％ 더 높도록 수행될 수 있다.
일 실시예에서, 상기 질화 처리 단계는 플라즈마 상태의 암모니아, 질소 가스를 이용하거나, 고온 가열된 암모니아 가스를 이용하여 수행될 수 있다.
일 실시예에서, 상기 게이트 절연막을 형성하기 이전에, 상기 기판 상에 인터페이스 박막을 더 형성할 수 있다.
일 실시예에서, 상기 제1 게이트 도전막을 형성하기 이전에, 상기 게이트 절연막을 예비 질화 처리하고, 상기 예비 질화 처리된 게이트 절연막을 어닐링할 수 있다.
이때, 상기 제1 및 제2 게이트 도전막들은 몰리브덴, 티타늄, 탄탈륨, 하프늄, 지르코늄, 알루미늄, 텅스텐, 탄탈륨 실리사이드, 탄탈륨 알루미늄, 티타늄 실리사이드, 티타늄 알루미늄, 몰리브덴 질화물, 티타늄 질화물, 탄탈륨 질화물, 하프늄 질화물, 지르코늄 질화물, 알루미늄 질화물, 텅스텐 질화물, 탄탈륨 실리사이드 질화물, 탄탈륨 알루미늄 질화물, 티타늄 실리사이드 질화물, 티타늄 알루미늄 질화물 등을 사용하여 형성될 수 있다.
일 실시예에서, 상기 제2 게이트 도전막의 형성 단계는 상기 질화 처리 단계와 동일한 챔버에서 인시튜(in-situ)로 수행될 수 있다.
일 실시예에서, 상기 제1 게이트 구조물은 상기 기판 상에 순차적으로 적층된 제1 게이트 절연막 패턴 및 제1 게이트 전극을 포함하도록 형성되고, 상기 제2 게이트 구조물은 상기 기판 상에 순차적으로 적층된 제2 게이트 절연막 패턴, 제1 게이트 도전막 패턴 및 제2 게이트 도전막 패턴을 포함하도록 형성될 수 있다.
또한, 불순물 주입 공정을 통해, 상기 제1 게이트 구조물에 인접한 상기 기판 상부에 제1 소스/드레인 영역을 형성하고, 상기 제2 게이트 구조물에 인접한 상기 기판 상부에 제2 소스/드레인 영역을 형성하는 단계를 더 수행할 수 있다.
일 실시예에서, 상기 고유전 상수 물질은 하프늄, 지르코늄, 티타늄, 알루미늄, 란탄 및 이트륨으로 구성되는 그룹으로부터 선택되는 적어도 하나를 사용하여 형성될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법은, NMOS 영역과 PMOS 영역을 포함하는 기판 상에 게이트 절연막을 형성한다. 상기 PMOS 영역 상의 상기 게이트 절연막 상에 마스크를 형성한다. 상기 게이트 절연막을 질화 처리하여, 상기 게이트 절연막이 상기 NMOS 및 PMOS 영역들 상에서 제1 질소 농도 및 상기 제1 질소 농도 보다 낮은 제2 질소 농도를 갖도록 한다. 상기 마스크를 제거한다. 상기 게이트 절연막 상에 게이트 도전막을 형성한다. 그런 다음 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하여, 상기 NMOS 및 PMOS 영역들 상에 제1 및 제2 게이트 구조물들을 각각 형성한다.
일 실시예에서, 상기 마스크는 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성될 수 있다. 또한 상기 게이트 도전막은 폴리실리콘 또는 도핑된 폴리실리콘을 사용하여 형성될 수 있다.
일 실시예에서, 상기 기판은 상기 게이트 절연막이 서로 다른 두께를 갖도록 형성되는 코어 영역 및 인/아웃 라인 영역들을 더 포함할 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는, 기판의 NMOS 영역 상에 형성되고, 고유전 물질을 포함하고, 제1 질소 농도를 갖는 제1 게이트 절연막 패턴 및 상기 제1 게이트 절연막 패턴 상의 제1 게이트 전극을 갖는 제1 게이트 구조물을 구비한다. 또한 상기 기판의 PMOS 영역 상에 형성되고, 상기 고유전 물질을 포함하고, 상기 제1 질소 농도에 비해 낮은 제2 질소 농도를 갖는 제2 게이트 절연막 패턴 및 상기 제2 게이트 절연막 패턴 상에 형성되고, 순차적으로 적층된 제1 및 제2 게이트 도전막 패턴들을 포함하는 제2 게이트 전극을 갖는 제2 게이트 구조물을 구비한다.
일 실시예에서, 상기 제1 게이트 전극은 상기 제2 게이트 도전막 패턴과 동일한 물질을 포함할 수 있다. 이때, 상기 제1 질소 농도는 상기 제2 질소 농도보다 5％ 내지 30％ 더 높을 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치는, 기판의 NMOS 영역 상에 형성되고, 고유전 물질을 포함하고, 제1 질소 농도를 갖는 제1 게이트 절연막 패턴 및 상기 제1 게이트 절연막 패턴 상의 제1 게이트 전극을 갖는 제1 게이트 구조물을 구비한다. 또한 상기 기판의 PMOS 영역 상에 형성되고, 상기 고유전 물질을 포함하고, 상기 제1 질소 농도에 비해 낮은 제2 질소 농도를 갖는 제2 게이트 절연막 패턴 및 상기 제2 게이트 절연막 패턴 상의 제2 게이트 전극을 갖는 제2 게이트 구조물을 구비한다.
일 실시예에서, 상기 제1 게이트 전극은 상기 제2 게이트 전극과 동일한 물질을 포함할 수 있다. 또한 상기 제1 및 제2 게이트 전극들은 폴리실리콘 또는 도핑된 폴리실리콘을 포함할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에서, 기판 상에 게이트 절연막을 형성하고, 상기 기판의 PMOS 영역 상에 제1 도전막을 형성한 후, 질화 처리 공정을 수행한다. 이에 따라, 상기 PMOS 영역 상의 게이트 절연막에 유입되는 질소가 상기 제1 도전막에 의해 일부 차단되어, 상기 기판의 NMOS 영역 상의 게이트 절연막이 상대적으로 높은 질소 농도를 가질 수 있다. 그 결과, 상기 PMOS 영역에서의 캐리어 이동도 감소가 방지되고, 상기 NMOS 영역에서 누설 전류의 증가 및 문턱 전압 증가가 감소된다. 따라서, 향상된 신뢰성을 갖는 반도체 장치를 제조할 수 있다.
또한, 서로 다른 두께의 게이트 절연막을 가지는 기판의 코어 영역과, 인/아웃 라인 영역에서도 상기 제1 도전막을 형성하여 질화 처리하는 공정을 수행할 수 있어, 서로 다른 질소 농도를 갖는 구조를 형성할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 내지 도 5는 도 1의 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7 내지 도 8은 도 6의 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 반도체 장치는 기판(100)에 형성된 상보형 트랜지스터를 포함한다. 구체적으로, 상기 반도체 장치는 기판(100)의 NMOS 영역(I)에 형성된 NMOS 트랜지스터와, 기판(100)의 PMOS 영역(Ⅱ)에 형성된 PMOS 트랜지스터를 구비한다.
기판(100)의 예로서는 실리콘 기판, 실리콘 게르마늄 기판, SOI(silicon on insulator) 기판 등을 들 수 있다. NMOS 영역(I)에는 p형 불순물이 도핑된 p형 웰(p-type well)이 형성될 수 있고, PMOS 영역(Ⅱ)에는 n형 불순물이 도핑된 n형 웰(n-type well)이 형성될 수 있다.
한편, 기판(100) 상에는 소자 분리막(110)이 형성되어, 기판(100)을 액티브 영역과 필드 영역으로 분리할 수 있다.
상기 NMOS 트랜지스터는 기판(100)의 NMOS 영역(I) 상에 형성된 제1게이트 구조물(172)과, 제1 게이트 구조물(172)에 인접한 기판(100) 상부에 형성된 제1 소스/드레인 영역(102)을 포함한다.
제1 게이트 구조물(172)은 기판(100) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(132) 및 제1 게이트 전극(152)을 포함한다.
제1 게이트 절연막 패턴(132)은 고유전 물질 및 질소를 포함할 수 있다. 예를 들어, 상기 고유전 물질은 하프늄, 지르코늄, 티타늄, 알루미늄, 란탄, 이트륨 등을 포함하는 금속 산화물을 포함할 수 있다. 보다 구체적으로, 상기 고유전 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 하프늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 산질화물, 지르코늄 실리콘 산질화물 알루미늄 산화물, 하프늄 알루미늄 산화물, 란탄 산화물, 하프늄 란탄 산화물, 지르코늄 알루미늄 산화물, 알루미늄 산질화물, 하프늄 알루미늄 산질화물, 란탄 산질화물, 하프늄 란탄 산질화물, 지르코늄 알루미늄 산질화물 등을 포함할 수 있고, 이들은 단독 또는 둘 이상을 혼합하여 사용될 수 있다.
한편, 제1 게이트 절연막 패턴(132)에 포함된 질소는 제1 질소 농도를 가질 수 있다. 예시적인 실시예들에 따르면, 상기 제1 질소 농도는 14％ 내지 30％일 수 있다.
예시적인 실시예들에 따르면, 제1 게이트 절연막 패턴(132)은 15Å 내지 20Å의 두께를 갖는다.
제1 게이트 전극(152)은 티타늄 질화물과 같은 금속 질화물을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 게이트 전극(152)은 약 300Å 이하의 두께를 갖는다.
제1 소스/드레인 영역(102)은 n형 불순물을 포함할 수 있다.
상기 PMOS 트랜지스터는 기판(100)의 PMOS 영역(Ⅱ) 상에 형성된 제2 게이트 구조물(174)과, 제2 게이트 구조물(174)에 인접한 기판(100) 상부에 형성된 제2 소스/드레인 영역(104)을 포함한다.
제2 게이트 구조물(174)은 기판(100) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(134) 및 제2 게이트 전극(164)을 포함한다.
제2 게이트 절연막 패턴(134)은 고유전 물질 및 질소를 포함할 수 있다. 예를 들어, 상기 고유전 물질은 하프늄, 지르코늄, 티타늄, 알루미늄, 란탄, 이트륨 등을 포함하는 금속 산화물을 포함할 수 있다. 예시적인 실시예들에 따르면, 상기 고유전 물질은 제1 게이트 절연막 패턴(132)이 포함하는 고유전 물질과 동일할 수 있다.
한편, 제2 게이트 절연막 패턴(134)에 포함된 질소는 제2 질소 농도를 가지며, 상기 제2 질소 농도는 상기 제1 질소 농도에 비해 낮을 수 있다. 예시적인 실시예들에 따르면, 상기 제2 질소 농도는 0％ 내지 9％일 수 있으며, 이에 따라 상기 제1 질소 농도에 비해 5％ 내지 30％ 낮을 수 있다.
예시적인 실시예들에 따르면, 제2 게이트 절연막 패턴(134)은 15Å 내지 20Å의 두께를 갖는다.
제2 게이트 전극(164)은 제2 게이트 절연막 패턴(134) 상에 순차적으로 적층된 제1 게이트 도전막 패턴(144) 및 제2 게이트 도전막 패턴(154)을 포함할 수 있다. 제1 및 제2 게이트 도전막 패턴들(144, 154)은 티타늄 질화물과 같은 금속 질화물을 포함할 수 있으며, 서로 동일하거나 혹은 서로 다른 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 제2 게이트 도전막 패턴(154)은 약 300Å 이하의 두께를 갖는다.
제2 소스/드레인 영역(104)은 p형 불순물을 포함할 수 있다.
한편, 기판(100)과 제1 및 제2 게이트 절연막 패턴들(132, 134) 사이에는 각각 제1 및 제2 인터페이스 박막 패턴들(122, 124)이 더 형성될 수 있다. 제1 및 제2 인터페이스 박막 패턴들(122, 124)은 실리콘 산질화물을 포함할 수 있다.
상기 반도체 장치의 제1 및 제2 게이트 절연막 패턴들(132, 134)은 서로 다른 질소 농도를 가지며, 이에 따라 PMOS 영역(Ⅱ) 상의 제2 게이트 절연막 패턴(134)에서의 캐리어 이동도 감소가 방지될 수 있고, NMOS 영역(I) 상의 제1 게이트 절연막 패턴(132)에서의 좁은 폭 효과(narrow width effect)로 인한 문턱 전압 증가 및 누설 전류의 증가가 감소될 수 있다.
도 2 내지 도 5는 도 1의 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, NMOS 영역(I)과 PMOS 영역(Ⅱ)을 포함하는 기판(100)을 마련한다. 기판(100)의 NMOS 영역(I)에 이온 주입을 실시하여 p형 불순물을 도핑시킴으로써, 기판(100)의 상부에 p형 웰(도시되지 않음)을 형성할 수 있다. 한편, 기판(100)의 PMOS 영역(Ⅱ)에 n형 불순물을 도핑시킴으로써, 기판(100)의 상부에 n형 웰(도시되지 않음)을 형성할 수 있다. 이후, 기판(100)에 트렌치 소자 분리 방법에 의해 소자 분리막(110)을 형성함으로써, 기판(100)에 액티브 영역과 필드 영역을 정의할 수 있다.
기판(100) 상에 인터페이스 박막(120)을 형성한다. 인터페이스 박막(120)은 실리콘 산질화물을 사용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 인터페이스 박막(120)은 산소 분위기에서 고온 열처리로 기판(100) 상에 실리콘 산화물을 성장시킨 후, 플라즈마 질화처리 또는 열 질화처리시켜 형성할 수 있다. 일 실시예에 따르면, 인터페이스 박막(120)은 10Å 내지 15Å의 두께를 갖도록 형성된다.
인터페이스 박막(120) 상에 고유전 물질로 이루어지는 게이트 절연막(130)을 형성한다. 게이트 절연막(130)은 화학기상증착 공정 또는 원자층 적층 공정에 의해 형성할 수 있다.
예를 들어, 상기 고유전 물질은 하프늄, 지르코늄, 티타늄, 알루미늄, 란탄, 이트륨 등을 포함하는 금속 산화물을 포함할 수 있다. 보다 구체적으로, 상기 고유전 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 하프늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 산질화물, 지르코늄 실리콘 산질화물 알루미늄 산화물, 하프늄 알루미늄 산화물, 란탄 산화물, 하프늄 란탄 산화물, 지르코늄 알루미늄 산화물, 알루미늄 산질화물, 하프늄 알루미늄 산질화물, 란탄 산질화물, 하프늄 란탄 산질화물, 지르코늄 알루미늄 산질화물 등을 포함할 수 있고, 이들은 단독 또는 둘 이상을 혼합하여 사용할 수 있다.
예시적인 실시예들에 따르면, 상기 화학기상증착 공정은 400℃ 내지 500℃의 온도와 1Torr 내지 5Torr의 압력의 공정 조건에서 수행된다. 예를 들어, 하프늄 실리콘 산화물을 포함하는 게이트 절연막(130)을 형성할 경우, 하프늄 소스 물질로 HfCl4을 사용하고, 실리콘 소스 물질로 SiH2Cl2(DCS), SiH4 또는 이들의 혼합물을 사용하고, 산소 소스 물질로 O2를 사용할 수 있다.
예시적인 실시예들에 따르면, 상기 원자층 적층 공정은 150℃ 내지 500℃의 온도와 0.1Torr 내지 5Torr의 압력의 공정 조건에서 수행된다. 예를 들어, 상기 원자층 적층에서는 적층과 정화(purging)를 반복적으로 실시함으로서 원하는 두께를 갖는 게이트 절연막(104)을 용이하게 얻는다. 예를 들어, 하프늄 실리콘 산화물을 포함하는 게이트 절연막(130)을 형성할 경우, 하프늄 소스 물질로 Hf(OtBu)4, Hf(NEtMe)4 등의 금속 유기 전구체를 사용하고, 실리콘 소스 물질로 TDMAS(tetrakis dimethyl amino silicon)을 사용하고, 산소 소스 물질로 O3 또는 O2 플라즈마 등을 사용할 수 있다. 예를 들어 하프늄 알루미늄 산화물을 포함하는 게이트 절연막(130)을 형성할 경우에는, 상기 실리콘 소스 물질 대신에 알루미늄 소스 물질로 TMA(trimethyl aluminium), AlCl3, AlH3N(CH3)3 등을 사용할 수 있다.
예시적인 실시예들에 따르면, 게이트 절연막(130)은 15Å 내지 20Å의 두께를 갖도록 형성된다.
이후, 게이트 절연막(130)을 보다 치밀한 구조로 형성하기 위하여, 금속 산화물을 포함하는 게이트 절연막(130)의 표면에 예비 질화 처리 공정을 더 수행할 수 있다. 일 실시예에 따르면, 상기 예비 질화 처리 공정은 질소 원소를 포함하는 가스를 플라즈마 분위기 하에서 주입하는 플라즈마 질화 처리로 수행할 수 있다.
여기서, 상기 질소 원소를 포함하는 가스의 예로서는 N2, NO, N2O, O2 및 NH3 등을 들 수 있다. 이들은 단독으로 사용할 수 있고, 경우에 따라 둘 이상의 가스를 혼합하여 사용할 수 있다. 상기 예비 질화 처리 공정에 의해, 후속하여 수행되는 불순물의 도핑 공정에서 발생할 수 있는 불순물 투과(penetration)와 같은 불량을 방지할 수 있다.
한편, 상기 예비 질화 처리 공정 이후에, 게이트 절연막(130)을 750℃ 내지 1,050℃의 고온 및 불활성 가스 분위기 하에서 열처리하는 어닐링(annealing) 공정을 더 수행하여 게이트 절연막(130)을 보다 치밀화시킴으로써, 후속하여 수행되는 패터닝 공정에서의 건식 식각율을 조절할 수 있다.
이때, 상기 어닐링 공정이 수행되는 온도가 약 750℃ 미만이면, 패터닝을 위한 게이트 절연막(104)의 식각에서 식각율이 높아지고 때에 따라서는 게이트 하단부에 언더컷이 발생하는 원인을 제공하기 때문에 바람직하지 않고, 상기 어닐링을 실시하는 온도가 약 1,050℃를 초과하면, 게이트 절연막(104)의 결정화가 쉽게 일어나기 때문에 바람직하지 않다.
도 3을 참조하면, PMOS 영역(Ⅱ) 상의 게이트 절연막(130) 상에 제1 게이트 도전막(140)을 형성한다.
우선, 제1 게이트 도전막(140)은 게이트 절연막(130) 상에 금속 및/또는 금속 질화물을 사용하여 형성할 수 있다. 예를 들어, 상기 금속 및/또는 금속 질화물은 몰리브덴, 티타늄, 탄탈륨, 하프늄, 지르코늄, 알루미늄, 텅스텐, 탄탈륨 실리사이드, 탄탈륨 알루미늄, 티타늄 실리사이드, 티타늄 알루미늄 등의 금속 및 금속 실리사이드 및/또는 이들의 질화물을 포함할 수 있다. 일 실시예에 따르면, 제1 게이트 도전막(140)은 티타늄 질화물을 사용하여 형성된다.
제1 게이트 도전막(140)은 화학기상증착 공정 또는 스퍼터링(sputtering) 공정에 의해 형성할 수 있다.
상기 화학기상증착 공정은, 소스 가스로서 TiCl4를 사용하고 반응 가스로는 NH3을 사용할 수 있다. 예시적인 실시예들에 따르면, 상기 소스 가스와 상기 반응 가스의 유량은 각각 10sccm 내지 1000sccm로 하고, 0.1Torr 내지 2Torr의 압력 및 300℃ 내지 500℃의 온도 하에서 상기 화학기상증착 공정이 수행된다. 일 실시예에 있어서, 제1 게이트 도전막(140)은 30Å 내지 80Å의 두께로 형성된다.
이후, NMOS 영역(I) 상에 형성된 제1 게이트 도전막(140)을 부분적으로 제거한다.
구체적으로, 제1 게이트 도전막(140) 상에 포토레지스트막(도시되지 않음)을 형성한 후 사진 식각 공정을 실시하여, PMOS 영역(Ⅱ) 상의 제1 게이트 도전막(140) 부분을 커버하면서, NMOS 영역(I) 상의 제1 게이트 도전막(140) 부분을 노출시키는 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여, NMOS 영역(I) 상의 노출된 제1 게이트 도전막(140) 부분을 제거한다. 그 결과, PMOS 영역(Ⅱ) 상의 게이트 절연막(130) 상부에만 제1 게이트 도전막(140)이 잔류된다.
도 4를 참조하면, 제1 게이트 도전막(140) 및 게이트 절연막(130)이 형성된 기판(100)에 질화 처리(nitridation) 공정을 수행한다.
상기 질화 처리 공정은 플라즈마 질화 처리 또는 열 질화 처리를 포함할 수 있다. 상기 플라즈마 질화 처리는, 상온 내지 600℃의 온도에서 플라즈마 상태의 암모니아(NH3) 또는 플라즈마 상태의 질소(N2)를 이용하여 수행될 수 있다. 상기 열 질화 처리는, 500℃ 내지 1000℃의 온도에서 암모니아(NH3)를 이용하여 수행될 수 있다.
예시적인 실시예들에 따르면, 상기 질화 처리 공정은 40초 내지 1분 동안 수행될 수 있으며, 게이트 절연막(130)의 두께에 따라 시간이 조절될 수 있다.
상기 질화 처리 공정에 의해, NMOS 영역(I) 상에서는 질소(N)가 게이트 절연막(130)에만 주입되나, PMOS 영역(Ⅱ) 상에서는 질소(N)가 제1 게이트 도전막(140)을 거치면서 게이트 절연막(130)에 도달된다. 따라서, PMOS 영역(Ⅱ) 상의 게이트 절연막(130) 부분은 NMOS 영역(I) 상의 게이트 절연막(130) 부분에 비해 낮은 질소 농도를 갖게 된다. 즉, 상기 질화 처리 공정에 의해, NMOS 영역(I) 상의 게이트 절연막(130) 부분은 제1 질소 농도를 갖고, PMOS 영역(Ⅱ) 상의 게이트 절연막(130) 부분은 상기 제1 질소 농도 보다 낮은 제2 질소 농도를 가질 수 있다.
예시적인 실시예들에 따르면, 상기 제1 질소 농도는 14％ 내지 30％의 범위로 형성하고, 상기 제2 질소 농도는 0％ 내지 9％의 범위로 형성한다. 이에 따라, 상기 제1 질소 농도가 상기 제2 질소 농도보다 5％ 내지 30％ 더 높게 형성될 수 있다. 상기 제1 질소 농도가 약 14％ 미만인 경우에는 NMOS 영역(I) 상의 게이트 절연막(130) 부분의 절연 특성이 감소되고 외부의 산소와 반응하여 문턱전압이 높아질 수 있으며, 약 30％를 초과하면 전자 이동도가 줄어들 수 있다. 또한, 상기 제2 질소 농도가 상기 범위를 벗어나는 경우에는 PMOS 영역(Ⅱ)에서의 게이트 절연막(130) 부분의 신뢰성이 저하되고, 핫 캐리어 인젝션(hot carrier injection)이 발생할 수 있다.
상기와 같은 질화처리에 의해, 후속하여 형성될 NMOS 트랜지스터의 제1 게이트 절연막 패턴(132, 도 5 참조)이 높은 질소 농도를 가질 수 있으며, 이에 따라 제1 게이트 절연막 패턴(132)이 얇은 두께를 갖더라도, 채널 영역에서 전자 이동도 감소나 문턱 전압 증가를 방지할 수 있으며, 또한 누설 전류가 감소될 수 있다. 한편, 후속하여 형성될 PMOS 트랜지스터의 제2 게이트 절연막 패턴(134, 도 5 참조)은 제1 게이트 절연막 패턴(132)에 비해 상대적으로 낮은 질소 농도를 가질 수 있으며, 이에 따라 음 바이어스 온도 불안정(negative bias temperature instability) 전류 스트레스 및 핫 캐리어 인젝션(hot carrier injection) 차단 효과를 가져 우수한 동작 특성을 확보할 수 있다.
일 실시예에 있어서, 상기 질화 처리 공정은, 후속하여 수행되는 제2 게이트 도전막(150)의 형성 공정과 별도로 수행될 수 있다. 이와는 달리, 상기 질화 처리 공정은 제2 게이트 도전막(150)을 증착하는 챔버와 동일한 챔버에서 인시튜(in-situ)로 수행될 수도 있다. 이 경우, 진공 깨짐(vacuum break)이 없이 진행될 수 있어, 공정이 간소화될 수 있으며, 질소 원소의 외부 확산(out-diffusion)과 같은 문제를 방지할 수 있다.
도 5를 참조하면, 제1 게이트 도전막(140) 및 게이트 절연막(130) 상에 제2 게이트 도전막(150)을 형성한다.
제2 게이트 도전막(150)은 금속 질화물을 사용하여 형성할 수 있다. 이때, 제2 게이트 도전막(150)은 제1 게이트 도전막(140)과 동일한 물질 혹은 서로 다른 물질을 사용하여 형성될 수 있다. 제2 게이트 도전막(150)은 화학기상증착 공정 또는 스퍼터링(sputtering) 공정에 의해 형성할 수 있다.
상기 화학기상증착 공정은, 소스 가스로서 TiCl4를 사용하고 반응 가스로서 NH3을 사용할 수 있다. 예시적인 실시예들에 따르면, 상기 소스 가스와 상기 반응 가스의 유량은 각각 10∼1000sccm로 하고, 0.1Torr 내지 2Torr의 압력 및 300℃ 내지 500℃의 온도하에서 상기 화학기상증착 공정이 수행된다. 일 실시예에 있어서, 제2 게이트 도전막(150)은 30 내지 70Å의 두께로 형성된다.
이후, 사진 식각 공정을 통해, 제2 게이트 도전막(150), 제1 게이트 도전막(140), 게이트 절연막(130) 및 인터페이스 박막(120)을 패터닝하여, 기판(100)의 NMOS 영역(I) 상에 제1 게이트 구조물(172)을 형성하고, 기판(100)의 PMOS 영역(Ⅱ) 상에 제2 게이트 구조물(174)을 형성한다.
제1 게이트 구조물(172)은 기판(100) 상에 순차적으로 적층된 제1 인터페이스 박막 패턴(122), 제1 게이트 절연막 패턴(132) 및 제1 게이트 전극(152)을 포함한다. 제2 게이트 구조물(174)은 기판(100) 상에 순차적으로 적층된 제2 인터페이스 박막 패턴(124), 제2 게이트 절연막 패턴(134) 및 제2 게이트 전극(164)을 포함한다. 제2 게이트 전극(164)은 제2 게이트 절연막 패턴(134) 상에 순차적으로 적층된 제1 게이트 도전막 패턴(144) 및 제2 게이트 도전막 패턴(154)을 포함한다.
이때, 제1 게이트 전극(152)은 NMOS 트랜지스터에 적합한 일함수를 가질 수 있다. 또한, 제1 게이트 도전막 패턴(144)은 상기 질화 처리 공정으로 인해 높은 질소 농도를 가지므로, 제1 게이트 도전막 패턴(144)을 갖는 제2 게이트 전극(174)은 상대적으로 높은 일함수를 가질 수 있으며, PMOS 트랜지스터에 적합한 일함수를 가질 수 있다.
이후, 제1 및 제2 게이트 구조물들(172, 174)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 기판(100) 상부에 불순물을 주입한다. 구체적으로, 기판(100)의 NMOS 영역(I)에는 제1 불순물을 주입하여 제1 소스/드레인 영역(102)을 형성하고, 기판(100)의 PMOS 영역(Ⅱ)에는 제2 불순물을 주입하여 제1 소스/드레인 영역(102)을 형성한다. 상기 제1 불순물은 n형 불순물로서, 예를 들어 보론을 도핑시킬 수 있으며, 상기 제2 불순물은 p형 불순물로서, 예를 들어 인을 도핑시킬 수 있다.
이에 따라, 도 1에 도시된 상보형 트랜지스터가 완성된다.
도 6은 본 발명의 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 도 1에 도시된 반도체 장치와 유사한 측면이 있으므로, 동일한 부재에 대하여 자세한 설명은 생략한다.
도 6을 참조하면, 상기 반도체 장치는 기판(200)에 형성된 상보형 트랜지스터를 포함한다. 구체적으로, 상기 반도체 장치는 기판(200)의 NMOS 영역(I)에 형성된 NMOS 트랜지스터와, 기판(200)의 PMOS 영역(Ⅱ)에 형성된 PMOS 트랜지스터를 구비한다.
기판(200) 상에는 소자 분리막(210)이 형성되어, 기판(200)을 액티브 영역과 필드 영역으로 구분할 수 있다.
상기 NMOS 트랜지스터는 기판(200)의 NMOS 영역(I) 상에 형성된 제1 게이트 구조물(272)과, 제1 게이트 구조물(272)에 인접한 기판(200) 상부에 형성된 제1 소스/드레인 영역(202)을 포함한다.
제1 게이트 구조물(272)은 기판(200) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(232) 및 제1 게이트 전극(252)을 포함한다.
제1 게이트 절연막 패턴(232)은 실리콘 산화물 또는 실리콘 산질화물과, 질소를 포함할 수 있다. 한편, 제1 게이트 절연막 패턴(232)에 포함된 질소는 제1 질소 농도를 가질 수 있다. 예시적인 실시예들에 따르면, 제1 게이트 절연막 패턴(232)은 10Å 내지 50Å의 두께를 갖는다.
제1 게이트 전극(252)은 폴리실리콘 혹은 도핑된 폴리실리콘을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 게이트 전극(252)은 약 1000Å 이하의 두께를 갖는다.
제1 소스/드레인 영역(202)은 n형 불순물을 포함할 수 있다.
상기 PMOS 트랜지스터는 기판(200)의 PMOS 영역(Ⅱ) 상에 형성된 제2 게이트 구조물(274)과, 제2 게이트 구조물(274)에 인접한 기판(200) 상부에 형성된 제2 소스/드레인 영역(204)을 포함한다.
제2 게이트 구조물(274)은 기판(200) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(234) 및 제2 게이트 전극(254)을 포함한다.
제2 게이트 절연막 패턴(234)은 실리콘 산화물 또는 실리콘 산질화물과, 질소를 포함할 수 있다. 한편, 제2 게이트 절연막 패턴(234)에 포함된 질소는 제2 질소 농도를 가질 수 있다. 상기 제2 질소 농도는 상기 제1 질소 농도에 비해 낮을 수 있다. 예시적인 실시예들에 따르면, 제2 게이트 절연막 패턴(234)은 10Å 내지 50Å의 두께를 갖는다.
제2 게이트 전극(254)은 폴리실리콘 혹은 도핑된 폴리실리콘을 포함할 수 있다. 예시적인 실시예들에 따르면, 제2 게이트 전극(254)은 약 1000Å 이하의 두께를 갖는다.
제2 소스/드레인 영역(204)은 p형 불순물을 포함할 수 있다.
상기와 같이 폴리실리콘을 포함하는 게이트 전극을 갖는 반도체 장치에서도 제1 및 제2 게이트 절연막 패턴들(232, 234)이 서로 다른 질소 농도를 가질 수 있다. 이에 따라 상기 반도체 장치는 PMOS 영역(Ⅱ) 상의 제2 게이트 절연막 패턴(234)에서의 캐리어 이동도 감소가 방지될 수 있고, NMOS 영역(I) 상의 제1 게이트 절연막 패턴(232)에서의 좁은 폭 효과(narrow width effect)로 인한 문턱 전압 증가 및 누설 전류의 증가가 감소될 수 있다.
도 7 내지 도 8은 도 6의 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, NMOS 영역(I)과 PMOS 영역(Ⅱ)을 포함하는 기판(200)을 마련한다. 기판(200)에 트렌치 소자 분리 방법에 의해 소자 분리막(210)을 형성함으로써, 기판(200)에 액티브 영역과 필드 영역을 정의할 수 있다.
기판(200) 상에 실리콘 산화물 혹은 실리콘 산질화물을 사용하여 게이트 절연막(230)을 형성한다. 일 실시예에 따르면, 산소 분위기 하에서 기판(200) 상부를 열산화시켜 실리콘 산화물을 포함하는 게이트 절연막(230)을 형성할 수 있다. 다른 실시예에 따르면, 화학기상증착 공정에 의해 기판(200) 상에 실리콘 산화물을 증착한 후, 플라즈마 질화 처리 또는 열질화 처리를 수행하여 실리콘 산질화물을 포함하는 게이트 절연막(230)을 형성할 수 있다. 이때, 게이트 절연막(230)은 10Å 내지 50Å의 두께를 갖도록 형성될 수 있다.
한편, 게이트 절연막(230) 상에 고유전 물질을 사용하여 제2 게이트 절연막(도시되지 않음)을 더 형성할 수도 있다.
이후, 게이트 절연막(230) 상에 마스크막을 형성한다. NMOS 영역(I)상에 형성된 상기 마스크막 부분을 제거한다. 구체적으로, 상기 마스크막 상에 포토레지스트막(도시되지 않음)을 형성 후 사진 식각 공정을 실시하여, PMOS 영역(Ⅱ) 상의 상기 마스크막 부분을 커버하면서, NMOS 영역(I) 상의 마스크막 부분을 노출시키는 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여, NMOS 영역(I) 상의 노출된 마스크막 부분을 제거한다. 이에 따라, PMOS 영역(Ⅱ) 상의 게이트 절연막(230) 상부에만 마스크(235)가 형성된다.
이후, 마스크(235) 및 게이트 절연막(230)이 형성된 기판(200)에 질화 처리 공정을 수행한다. 상기 질화 처리 공정은 플라즈마 질화 처리 또는 열 질화 처리를 포함할 수 있다. 상기 플라즈마 질화 처리는, 상온 내지 600℃의 온도에서 플라즈마 상태의 암모니아(NH3) 또는 플라즈마 상태의 질소(N2)를 이용하여 수행될 수 있다. 상기 열 질화 처리는, 500℃ 내지 1000℃의 온도에서 암모니아(NH3)를 이용하여 수행될 수 있다. 예시적인 실시예들에 따르면, 상기 질화 처리 공정은 40초 내지 1분 동안 수행될 수 있으며, 게이트 절연막(230)의 두께에 따라 시간이 조절될 수 있다.
상기 질화 처리 공정에 의해, NMOS 영역(I) 상에서는 질소(N)가 게이트 절연막(230)에만 주입되나, PMOS 영역(Ⅱ) 상에서는 질소(N)가 마스크(235)를 거치면서 게이트 절연막(230)에 도달된다. 따라서, PMOS 영역(Ⅱ) 상의 게이트 절연막(230) 부분은 NMOS 영역(I) 상의 게이트 절연막(230) 부분에 비해 낮은 질소 농도를 가질 수 있다. 즉, 상기 질화 처리 공정에 의해, NMOS 영역(I) 상의 게이트 절연막(230) 부분은 제1 질소 농도를 갖고, PMOS 영역(Ⅱ) 상의 게이트 절연막(230) 부분은 상기 제1 질소 농도 보다 낮은 제2 질소 농도를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 제1 질소 농도는 14％ 내지 30％의 범위로 형성하고, 상기 제2 질소 농도는 0％ 내지 9％의 범위로 형성한다. 이에 따라, 상기 제1 질소 농도가 상기 제2 질소 농도보다 5％ 내지 30％ 더 높게 형성될 수 있다.
도 8을 참조하면, 마스크(235)를 제거하고, 게이트 절연막(230) 상에 게이트 도전막(250)을 형성한다.
예시적인 실시예들에 있어서, 게이트 도전막(250)은 폴리 실리콘 혹은 도핑된 폴리 실리콘을 사용하여 형성할 수 있다. 게이트 도전막(250)은 화학기상증착 공정에 의해 형성할 수 있다. 상기 화학기상증착 공정은, 실란(SiH4)을 소스 가스로 사용하여, 약 600 내지 650℃의 온도와 약 25 내지 150Pa의 압력의 공정 조건에서 폴리 실리콘을 증착함으로써 수행될 수 있다. 일 실시예에 따르면, 게이트 도전막(250)은 약 1,000Å 이하의 두께를 갖도록 형성된다.
게이트 도전막(250)은 NMOS 영역(I) 및 PMOS 영역(Ⅱ)에 각각 형성될 NMOS 트랜지스터 및 PMOS 트랜지스터에 적합한 일함수를 갖도록 형성될 수 있다. 이에 따라, NMOS 영역(I) 상의 게이트 도전막(250)에는 n형 불순물을 도핑할 수 있고, PMOS 영역(Ⅱ) 상의 게이트 도전막(250)에는 p형 불순물을 도핑할 수 있다.
이후, 사진 식각 공정을 통해, 게이트 도전막(250) 및 게이트 절연막(230)을 패터닝하여, 기판(200)의 NMOS 영역(I) 상에 제1 게이트 구조물(272)을 형성하고, 기판(200)의 PMOS 영역(Ⅱ) 상에 제2 게이트 구조물(274)을 형성한다.
이후, 제1 및 제2 게이트 구조물들(272, 274)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 기판(200) 상부에 불순물을 주입한다. 구체적으로, 기판(200)의 NMOS 영역(I)에는 제1 불순물을 주입하여 제1 소스/드레인 영역(202)을 형성하고, 기판(200)의 PMOS 영역(Ⅱ)에는 제2 불순물을 주입하여 제2 소스/드레인 영역(204)을 형성한다. 상기 제1 불순물은 n형 불순물로서, 예를 들어 보론을 도핑시킬 수 있으며, 상기 제2 불순물은 p형 불순물로서, 예를 들어 인을 도핑시킬 수 있다.
이에 따라, 도 6에 도시된 상기 반도체 장치가 완성된다.
예시적인 실시예들에 있어서, 상기 반도체 장치의 기판(200)은 게이트 절연막이 서로 다른 두께를 갖도록 형성되는 코어 영역 및 인/아웃 라인 영역을 더 포함할 수 있다. 상기 코어 영역은 얇은 두께의 게이트 절연막을 사용하는 게이트 구조물이 형성되고, 상기 인/아웃 라인 영역은 보다 두꺼운 두께의 게이트 절연막을 사용하는 게이트 구조물이 형성된다. 상기 코어 영역 및 상기 인/아웃 라인 영역의 기판(200) 상에서도, 상기 NMOS 영역 및 상기 PMOS 영역에서와 유사하게 특정 영역의 게이트 절연막 상에 마스크를 형성하고 상기 게이트 절연막을 질화 처리할 수 있다. 따라서, 서로 다른 두께의 게이트 절연막을 가지는 영역들에서도 서로 다른 질소 농도를 갖도록 형성할 수 있다.
상기 반도체 장치의 제조 방법에서는 마스크(235)를 이용하여 질화 처리 공정을 수행함으로써, 게이트 절연막(230)이 NMOS 영역(I) 및 PMOS 영역(Ⅱ)에서 서로 다른 질소 농도를 갖도록 형성하고, 게이트 절연막(230) 상에 폴리실리콘을 포함하는 게이트 도전막(250)을 형성한다. 이에 따라, 폴리 실리콘을 포함하는 게이트 전극을 구비하는 경우에도 우수한 특성과 신뢰성을 갖는 CMOS 트랜지스터의 구현이 가능하다.
또한, 서로 다른 두께의 게이트 절연막을 가지는 경우, 예를 들어 얇은 두께의 게이트 절연막을 사용하는 코어 영역에서와, 보다 두꺼운 두께의 게이트 절연막을 사용하는 인/아웃 라인 영역에서도 마스크를 이용한 질화 처리 공정을 수행함으로써, 서로 다른 질소 농도를 갖도록 형성할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에서, 기판 상에 게이트 절연막을 형성하고, 상기 기판의 PMOS 영역 상에 제1 도전막을 형성한 후, 질화 처리 공정을 수행한다. 이에 따라, 상기 PMOS 영역 상의 게이트 절연막에 유입되는 질소가 상기 제1 도전막에 의해 일부 차단되어, 상기 기판의 NMOS 영역 상의 게이트 절연막이 상대적으로 높은 질소 농도를 가질 수 있다. 그 결과, 상기 PMOS 영역에서의 캐리어 이동도 감소가 방지되고, 상기 NMOS 영역에서 누설 전류의 증가 및 문턱 전압 증가가 감소된다. 따라서, 향상된 신뢰성을 갖는 반도체 장치를 제조할 수 있다.
또한, 서로 다른 두께의 게이트 절연막을 가지는 기판의 코어 영역과, 인/아웃 라인 영역에서도 상기 제1 도전막을 형성하여 질화 처리함으로써, 서로 다른 질소 농도를 갖는 구조를 형성할 수 있다.
100 : 반도체 기판
102, 104 : 제1, 제2 소스/드레인 영역
110 : 소자 분리막
120 : 인터페이스 박막
122, 124 : 제1, 제2 인터페이스 박막 패턴
130 : 게이트 절연막
132, 134 : 제1, 제2 게이트 절연막 패턴
140 : 제1 게이트 도전막 144 : 제1 게이트 도전막 패턴
150 : 제2 게이트 도전막 152 : 제1 게이트 전극
154 : 제2 게이트 도전막 패턴 164 : 제2 게이트 전극
172, 174 : 제1, 제2 게이트 구조물

Claims (10)

  1. NMOS 영역과 PMOS 영역을 포함하는 기판 상에 고유전 물질을 포함하는 게이트 절연막을 형성하는 단계;
    상기 PMOS 영역 상의 상기 게이트 절연막 상에 제1 게이트 도전막을 형성하는 단계;
    상기 게이트 절연막 및 상기 제1 게이트 도전막을 질화 처리하여, 상기 게이트 절연막이 상기 NMOS 및 PMOS 영역들 상에서 제1 질소 농도 및 상기 제1 질소 농도 보다 낮은 제2 질소 농도를 갖도록 하는 단계;
    상기 게이트 절연막 및 상기 제1 게이트 도전막 상에 제2 게이트 도전막을 형성하는 단계; 및
    상기 제1 및 제2 게이트 도전막들 및 상기 게이트 절연막을 패터닝하여, 상기 NMOS 및 PMOS 영역들 상에 제1 및 제2 게이트 구조물들을 각각 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 질화 처리 단계는 상기 제1 질소 농도가 상기 제2 질소 농도보다 5％ 내지 30％ 더 높도록 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 질화 처리 단계는 플라즈마 상태의 암모니아, 질소 가스를 이용하거나, 고온 가열된 암모니아 가스를 이용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 게이트 절연막을 형성하기 이전에,
    상기 기판 상에 인터페이스 박막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제1 게이트 도전막을 형성하기 이전에,
    상기 게이트 절연막을 예비 질화 처리하는 단계; 및
    상기 예비 질화 처리된 게이트 절연막을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제1 및 제2 게이트 도전막들은 몰리브덴, 티타늄, 탄탈륨, 하프늄, 지르코늄, 알루미늄, 텅스텐, 탄탈륨 실리사이드, 탄탈륨 알루미늄, 티타늄 실리사이드, 티타늄 알루미늄, 몰리브덴 질화물, 티타늄 질화물, 탄탈륨 질화물, 하프늄 질화물, 지르코늄 질화물, 알루미늄 질화물, 텅스텐 질화물, 탄탈륨 실리사이드 질화물, 탄탈륨 알루미늄 질화물, 티타늄 실리사이드 질화물, 티타늄 알루미늄 질화물로 구성되는 그룹으로부터 선택되는 적어도 하나를 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 제2 게이트 도전막을 형성하는 단계는 상기 질화 처리 단계와 동일한 챔버에서 인시튜(in-situ)로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. NMOS 영역과 PMOS 영역을 포함하는 기판 상에 게이트 절연막을 형성하는 단계;
    상기 PMOS 영역 상의 상기 게이트 절연막 상에 마스크를 형성하는 단계;
    상기 게이트 절연막을 질화 처리하여, 상기 게이트 절연막이 상기 NMOS 및 PMOS 영역들 상에서 제1 질소 농도 및 상기 제1 질소 농도 보다 낮은 제2 질소 농도를 갖도록 하는 단계;
    상기 마스크를 제거하는 단계;
    상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계; 및
    상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하여, 상기 NMOS 및 PMOS 영역들 상에 제1 및 제2 게이트 구조물들을 각각 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 기판의 NMOS 영역 상에 형성되고,
    고유전 물질을 포함하고, 제1 질소 농도를 갖는 제1 게이트 절연막 패턴; 및
    상기 제1 게이트 절연막 패턴 상의 제1 게이트 전극을 갖는 제1 게이트 구조물; 및
    상기 기판의 PMOS 영역 상에 형성되고,
    상기 고유전 물질을 포함하고, 상기 제1 질소 농도에 비해 낮은 제2 질소 농도를 갖는 제2 게이트 절연막 패턴; 및
    상기 제2 게이트 절연막 패턴 상에 형성되고, 순차적으로 적층된 제1 및 제2 게이트 도전막 패턴들을 포함하는 제2 게이트 전극을 갖는 제2 게이트 구조물을 구비하는 반도체 장치.
  10. 제9항에 있어서, 상기 제1 게이트 전극은 상기 제2 게이트 도전막 패턴과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 장치.
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