KR100796742B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에서, 유전체막은 기판 상에 플라즈마 산화처리 및 플라즈마 질화처리를 통해 기판 상에 산질화물을 포함하는 모반 유전체막을 형성하고, 상기 모반 유전체막을 이차 플라즈마 질화처리하여 상기 모반 유전체막보다 증가된 질소 농도를 갖도록 형성할 수 있다. 상기 모반 유전체막은 깊이에 따라 균일한 분포를 갖는 질소 농도 프로파일을 갖는다. 따라서, 상기 유전체막이 증가된 질소 농도를 가지므로 상기 유전체막을 통한 누설 전류를 감소시킬 수 있으며 상기 유전체막을 포함하는 반도체 장치의 동작 속도 및 신뢰성을 개선할 수 있다.

Description

반도체 장치의 제조 방법{Method of manufacturing a semiconductor device}
도 1, 도 4, 도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 플라즈마 산화처리와 인시튜 플라즈마 질화처리를 통해 형성된 실리콘 산질화막 내의 질소 농도 프로파일을 보여주는 그래프이다.
도 3은 플라즈마 산화 처리와 바이어스 파워를 사용하는 인시튜 플라즈마 질화처리를 통해 형성된 실리콘 산질화막 내의 질소 농도 프로파일을 보여주는 그래프이다.
도 5는 모반 유전체막과 게이트 유전체막의 산소 농도 및 질소 농도의 변화들을 나타내는 그래프이다.
도 8은 종래의 기술을 이용하여 형성된 게이트 유전체막을 통한 누설 전류와 본 발명의 일 실시예에 따라 형성된 게이트 유전체막을 통한 누설 전류를 나타내는 그래프이다.
도 9는 종래의 기술을 이용하여 형성된 게이트 유전체막을 갖는 반도체 장치의 전달컨덕턴스와 본 발명의 일 실시예에 따라 형성된 게이트 유전체막을 갖는 반도체 장치의 전달컨덕턴스를 보여주는 그래프이다.
도 10 및 도 11은 종래의 기술에 의해 제조된 반도체 장치들과 본 발명의 일 실시예에 따라 제조된 반도체 장치들의 전류 특성들을 보여주는 그래프들이다.
도 12는 종래의 기술에 의해 제조된 반도체 장치와 본 발명의 일 실시예에 따라 제조된 반도체 장치의 계면 트랩 밀도 차이를 보여주는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 모반 유전체막
104 : 게이트 유전체막 106 : 도전막
108 : 마스크 패턴 110 : 게이트 전극
112 : 게이트 유전체막 패턴 114 : 스페이서
116 : 소스/드레인 영역
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 반도체 장치의 게이트 유전체막을 형성하는 방법에 관한 것이다.
일반적으로, DRAM(dynamic random access memory)과 같은 메모리 반도체 장치는 일련의 단위 공정들을 반복적으로 수행함으로써 제조될 수 있다. 상기 메모리 반도체 장치의 단위 셀은 하나의 트랜지스터와 커패시터로 이루어질 수 있다. 전형적인 DRAM 장치의 트랜지스터는 실리콘웨이퍼와 같은 반도체 기판 상에 형성된 게이트 구조물과 상기 게이트 구조물의 양측 부위에 형성되는 소스/드레인 영역들을 포함할 수 있으며, 상기 커패시터는 상기 소스/드레인 영역들 중 하나와 전기적으 로 연결된 하부 전극과 상부 전극 및 이들 사이에 형성되는 유전체막을 포함할 수 있다.
최근, 반도체 장치의 집적도 향상 요구에 따라 각각의 셀이 차지하는 면적이 급격하게 감소되고 있으며, 이로 인하여 발생되는 다양한 문제점들에 대한 해결 방안이 활발하게 제안되고 있다. 예를 들면, 셀 면적 감소는 트랜지스터의 채널 길이 감소에 의해 발생되는 단채널 효과(short channel effect), 채널 폭의 감소에 의해 발생되는 협채널 효과(narrow channel effect) 또는 협폭 효과(narrow width effect) 등의 문제점을 발생시키고 있다. 또한, 트랜지스터의 캐리어 이동도 저하, 전류 구동 능력 감소 등의 동작 성능 저하의 원인이 되고 있다.
한편, 상기 트랜지스터의 게이트 전극 물질로는 불순물 도핑된 폴리실리콘이 가장 일반적으로 사용되고 있으며, 게이트 유전체막으로는 열산화 공정에 의해 형성된 실리콘 산화막이 가장 일반적으로 사용되고 있다.
최근, 반도체 장치의 집적도 향상, 동작 속도 개선, 신뢰도 향상 등의 요구에 따라 게이트 유전체막 두께는 점차 감소되고 있으며, 이에 따라 상기 게이트 유전체막을 통한 누설 전류 증가가 문제점으로 대두되고 있다. 상기 게이트 유전체막을 통한 누설 전류의 증가는 반도체 장치의 소모 전력 및 발열을 증가시키고, 이에 따라 상기 반도체 장치의 동작 성능 및 신뢰성이 저하될 수 있다. 또한, 폴리실리콘으로 이루어진 게이트 전극으로부터 상기 반도체 장치의 채널 영역으로 상기 불순물이 침투될 수 있으며, 이에 따른 반도체 장치의 신뢰도가 저하되는 문제점이 발생될 수 있다.
상기한 바와 같은 문제점을 해결하기 위하여, 게이트 유전체막으로서 기능하는 실리콘 산화막을 질화 처리하여 실리콘 산질화막을 형성하는 방법이 제안되었다. 상기 실리콘 산질화막은 누설 전류를 감소시킬 수 있으며, 게이트 전극으로부터 반도체 기판의 채널 영역으로의 불순물 침투를 억제할 수 있다. 또한, 전자 이동도를 향상시킴으로써 반도체 장치의 동작 특성을 개선시킬 수 있다.
상기 실리콘 산화막을 모반 유전체(matrix dielectric)로서 사용하는 질화 처리를 수행하는 경우, 질소는 상기 실리콘 산화막의 표면 부위에 집중적으로 주입되기 때문에 상기 실리콘 산질화막의 전체적인 질소 농도를 증가시키는 데에는 한계가 있다. 따라서, 상기 게이트 유전체막의 전기적 특성을 개선하기 위한 새로운 방법이 요구되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 증가된 질소 농도를 갖는 게이트 유전체막을 포함하는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 플라즈마 산화처리 및 플라즈마 질화처리를 통해 기판 상에 산질화물을 포함하는 모반 유전체막을 형성하고, 상기 모반 유전체막을 이차 플라즈마 질화처리하여 상기 모반 유전체막보다 증가된 질소 농도를 갖는 유전체막을 획득한다. 여기서, 상기 모반 유전체막은 깊이에 따라 균일한 분포를 갖는 질소 농도 프로파일을 갖는다.
본 발명의 실시예들에 따르면, 상기 모반 유전체막을 형성하는 과정에서, 상 기 플라즈마 질화처리는 상기 플라즈마 산화처리를 수행한 후 인시튜 방식으로 수행될 수 있다.
본 발명의 실시예들에 따르면, 상기 플라즈마 질화처리를 수행하는 동안 상기 기판을 지지하는 서셉터에 바이어스 파워가 인가될 수 있다.
본 발명의 실시예들에 따르면, 상기 플라즈마 산화처리 및 상기 플라즈마 질화처리는 동시에 수행될 수 있으며, 상기 기판을 지지하는 서셉터에는 바이어스 파워가 인가될 수 있다.
본 발명의 실시예들에 의하면, 상기 플라즈마 산화처리는 산소 및 수소를 포함하는 반응 가스를 이용하여 수행될 수 있다.
본 발명의 실시예들에 의하면, 상기 플라즈마 산화처리는 산소 및 수소를 포함하는 반응 가스와 압력 조절 및 플라즈마 점화를 위한 불활성 가스를 이용하여 수행될 수 있다.
본 발명의 실시예들에 의하면, 상기 플라즈마 질화처리는 질소 또는 암모니아를 포함하는 반응 가스를 이용하여 수행될 수 있다.
본 발명의 실시예들에 의하면, 상기 플라즈마 질화처리는 질소 및 암모니아를 포함하는 반응 가스와 압력 조절 및 플라즈마 점화를 위한 불활성 가스를 이용하여 수행될 수 있다.
본 발명의 실시예들에 의하면, 상기 유전체막을 형성한 후, 상기 유전체막의 결함들을 치유하고 상기 유전체막을 치밀화시키기 위한 열처리가 수행될 수 있다.
본 발명의 실시예들에 의하면, 상기 유전체막 상에 도전막이 형성되며, 상기 도전막 상에는 마스크 패턴이 형성된다. 이어서, 상기 마스크 패턴을 식각 마스크로 이용하는 식각 공정에 의해 상기 마스크 패턴, 게이트 전극 및 유전체막 패턴을 포함하는 게이트 구조물이 형성될 수 있다. 또한, 상기 게이트 구조물의 측벽들 상에는 게이트 스페이서들이 형성될 수 있으며, 상기 게이트 구조물과 인접하는 상기 기판의 표면 부위들에는 소스/드레인 영역들이 형성될 수 있다.
본 발명의 실시예들에 의하면, 상기 유전체막은 증가된 질소 농도를 가질 수 있으며, 이에 따라 상기 유전체막을 통한 누설 전류를 감소시킬 수 있으며, 게이트 전극으로부터 기판의 채널 영역을 향한 불순물 침투를 충분히 방지할 수 있다. 또한, 상기 유전체막은 동작 전압에서 온 전류를 증가시킬 수 있으며, 계면 트랩 밀도를 감소시킬 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 1, 도 4, 도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제 조 방법을 설명하기 위한 단면도들이다.
도 1은 반도체 기판의 표면 부위에 형성된 모반 유전체막을 설명하기 위한 단면도이다.
도 1을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100)의 표면 부위에 소자 분리막(미도시)을 형성함으로써 다수의 액티브 영역들(미도시)을 정의한다. 예를 들면, 셸로우 트렌치 소자 분리(shallow trench isolation; STI) 공정을 수행하여 상기 반도체 기판(100)의 표면 부위에 액티브 영역들을 서로 전기적으로 격리시키기 위한 소자 분리막을 형성한다.
상기 소자 분리막 및 상기 액티브 영역들 상에 산질화물을 포함하는 모반 유전체막(102)을 형성한다. 특히, 상기 모반 유전체막(102)은 실리콘 산질화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 모반 유전체막(102)은 상기 반도체 기판(100)의 표면 부위에 대한 플라즈마 산화처리 및 플라즈마 질화처리에 의해 형성될 수 있다. 이때, 상기 플라즈마 질화처리는 상기 플라즈마 산화처리를 수행한 후 인시튜 방식으로 수행될 수 있다.
구체적으로, 반도체 기판(100)을 플라즈마 챔버 내에 위치시킨 후, 상기 반도체 기판(100) 상으로 산소 라디칼을 포함하는 산소 플라즈마를 제공함으로써 상기 반도체 기판(100) 상에 실리콘 산화막을 형성한다. 이어서, 상기 실리콘 산화막 상으로 질소 라디칼을 포함하는 질소 플라즈마를 제공하여 상기 실리콘 산화막을 실리콘 산질화막, 즉 모반 유전체막(102)으로 형성한다.
상기 산화처리 및 질화처리는 다이렉트 플라즈마 방법 또는 리모트 플라즈마 방법을 이용하여 수행될 수 있다.
상기 다이렉트 플라즈마 방법을 수행하기 위한 장치는, 플라즈마 챔버와, 상기 플라즈마 챔버 내부에 배치되어 반도체 기판(100)을 지지하기 위한 서셉터와, 상기 플라즈마 챔버 내부로 산소 또는 질소를 포함하는 반응 가스를 제공하기 위한 가스 제공부와, 상기 서셉터의 상부에 배치되며 상기 플라즈마 챔버 내부로 제공된 반응 가스를 플라즈마 상태로 형성하기 위하여 RF(radio frequency) 전원과 연결된 RF 전극을 포함할 수 있다.
상기 리모트 플라즈마 방법을 수행하기 위한 장치는, 플라즈마 챔버와, 상기 플라즈마 챔버 내부에 배치되어 반도체 기판(100)을 지지하기 위한 서셉터와, 상기 플라즈마 챔버 내부로 산소 또는 질소를 포함하는 반응 가스를 제공하기 위한 가스 제공부와, 상기 가스 제공부와 연결되어 상기 반응 가스를 플라즈마 상태로 형성하기 위하여 마이크로웨이브 에너지 또는 RF 파워를 인가하는 리모트 플라즈마 발생기를 포함할 수 있다.
상기 플라즈마 산화처리는 산소 및 수소를 포함하는 반응 가스를 이용하여 수행될 수 있으며, 아르곤, 헬륨, 크세논, 크립톤과 같은 불활성 가스가 압력 조절용 가스 또는 플라즈마 점화 가스로서 사용될 수 있다. 상기 플라즈마 산화처리는 약 350 내지 900℃ 정도의 온도와 약 10mTorr 내지 10Torr 정도의 압력에서 수행될 수 있다.
상기 플라즈마 질화처리는 암모니아 또는 질소와 같은 반응 가스를 이용하여 수행될 수 있으며, 아르곤, 헬륨, 크세논, 크립톤과 같은 불활성 가스가 압력 조절용 가스 또는 플라즈마 점화 가스로서 사용될 수 있다. 상기 플라즈마 산화처리는 약 350 내지 900℃ 정도의 온도와 약 10mTorr 내지 10Torr 정도의 압력에서 수행될 수 있다.
본 발명의 다른 실시예에 따르면, 상술한 바와 같이 반도체 기판(100)에 대하여 플라즈마 산화처리를 수행하여 반도체 기판(100) 상에 실리콘 산화막을 형성한 후, 인시튜 방식으로 플라즈마 질화처리를 수행하여 실리콘 산질화막을 형성한다. 여기서, 상기 플라즈마 질화처리를 수행하는 동안 반도체 기판(100)을 지지하는 서셉터에 바이어스 파워를 인가하여, 질소 이온들이 질소 플라즈마로부터 반도체 기판(100)의 표면 부위로 주입되도록 한다.
상기한 바와 같이 플라즈마 산화처리와 인시튜 플라즈마 질화처리를 이용하여 형성된 실리콘 산질화막의 질소 농도를 이차이온질량분석기(secondary ion mass spectroscopy; SIMS)를 이용하여 측정하였다.
도 2는 플라즈마 산화처리와 인시튜 플라즈마 질화처리를 통해 형성된 실리콘 산질화막 내의 질소 농도 프로파일을 보여주는 그래프이며, 도 3은 플라즈마 산화 처리와 바이어스 파워를 사용하는 인시튜 플라즈마 질화처리를 통해 형성된 실리콘 산질화막 내의 질소 농도 프로파일을 보여주는 그래프이다.
도 2 및 도 3에 도시된 바와 같이, 상기 실리콘 산질화막(102)은 그 깊이에 따라, 특히 도 2 및 도 3에 도시된 A 및 B 부위에서, 균일한 질소 농도 프로파일을 갖는다. 또한, 실리콘 산질화막(102)의 깊이에 따라 충분한 농도를 산소가 분포되 어 있다. 이는, 후속하여 수행될 이차 플라즈마 질화처리를 수행하는 동안 질소와 치환될 산소가 실리콘 산질화막(102) 내에 충분히 잔존한다는 것을 의미한다.
본 발명의 또 다른 실시예에 따르면, 상기 소자 분리막을 형성한 후, 산소 라디칼과 질소 라디칼을 포함하는 혼합 플라즈마를 이용하여 플라즈마 산화처리와 플라즈마 질화처리를 동시에 수행함으로써, 상기 반도체 기판(100) 상에 실리콘 산질화물을 포함하는 모반 유전체막(102)을 형성할 수 있다. 여기서, 상기 산화처리 및 질화처리를 동시에 수행하는 동안 상기 반도체 기판(100)을 지지하는 서셉터에는 바이어스 파워를 인가할 수 있다. 즉, 상기 서셉터에 바이어스 파워를 인가함으로써 상기 혼합 플라즈마로부터 산소 이온들 및 질소 이온들을 상기 반도체 기판(100)의 표면 부위로 주입할 수 있다.
도 4는 반도체 기판 상에 형성된 게이트 유전체막을 설명하기 위한 단면도이다.
도 4를 참조하면, 상기 모반 유전체막(102)이 형성된 반도체 기판(100)에 대하여 이차 플라즈마 질화처리를 수행함으로써 상기 반도체 기판(100) 상에 게이트 유전체막(104)을 형성한다.
상기 게이트 유전체막(104)의 질소 농도는 상기 이차 플라즈마 질화처리를 통해 증가될 수 있다. 구체적으로, 상기 모반 유전체막(102) 내에는 충분한 양의 산소가 존재하므로, 상기 이차 플라즈마 질화처리를 수행하는 동안 상기 모반 유전체막(102) 내의 산소와 질소 라디칼 사이의 치환 반응에 의해 상기 게이트 유전체막(104)의 질소 농도가 충분히 증가될 수 있다.
상기와 같이 증가된 질소 농도를 갖는 게이트 유전체막(104)은 종래 기술을 이용하여 형성된 실리콘 산질화막에 비하여 증가된 유전율을 가지므로 증가된 커패시턴스를 가질 수 있다. 또한, 상기 게이트 유전체막(104)은 상대적으로 개선된 누설 전류 특성을 가질 수 있으며, 후속하여 형성되는 게이트 전극으로부터 반도체 기판(100)으로의 불순물 침투를 충분히 방지할 수 있다. 더 나아가, 상기 게이트 유전체막(104)은 후속하여 완성되는 반도체 장치의 전자 이동도를 충분히 개선시킬 수 있으며, 이에 따라 반도체 장치의 동작 속도 및 신뢰도를 개선시킬 수 있다.
상기와 같이 형성된 모반 유전체막(102)과 게이트 유전체막(104) 내에서의 산소 농도 및 질소 농도 변화들을 이차이온질량분석기를 이용하여 측정하였다.
도 5는 모반 유전체막과 게이트 유전체막의 산소 농도 및 질소 농도의 변화들을 나타내는 그래프이다.
도 5에 도시된 바와 같이, 모반 유전체막(102) 내의 산소와 질소 라디칼 사이의 치환 반응에 의해 게이트 유전체막(104) 내의 질소 농도는 증가하며, 산소 농도는 감소한다. 이때, 상기 모반 유전체막(102) 내에 상기 치환 반응에 요구되는 충분한 양의 산소가 존재하므로 상기 게이트 유전체막(104) 내의 질소 농도가 충분히 증가될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 이차 플라즈마 질화처리를 수행한 후, 상기 게이트 유전체막(104)을 형성하는 동안 발생된 결함들을 치유하고 상기 게이트 유전체막(104)을 치밀화시키기 위한 열처리가 추가적으로 수행될 수 있다. 상기 열처리는 약 800℃ 내지 1100℃의 온도와 NO, N2O, NH3, N2, O2 등의 가스 분위기에서 수행될 수 있다. 또한 이와는 다르게, 상기 열처리는 아르곤 또는 헬륨과 같은 불활성 가스 분위기에서 수행될 수도 있다.
도 6은 게이트 유전체막 상에 형성된 도전막 및 마스크 패턴을 설명하기 위한 단면도이다.
도 6을 참조하면, 상기 게이트 유전체막(104) 상에 도전막(106) 및 마스크막(미도시)을 순차적으로 형성한다. 이어서, 상기 마스크막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각을 수행하여 상기 도전막(106) 상에 마스크 패턴(108)을 형성한다.
상기 도전막(106)은 불순물 도핑된 폴리실리콘으로 이루어질 수 있으며, 실리콘을 포함하는 소스 가스를 이용하는 저압 화학 기상 증착을 이용하여 형성될 수 있다. 구체적으로, 상기 도전막(106)은 SiH4 가스와 붕소 도는 인을 포함하는 불순물 가스를 이용하여 약 580℃ 내지 620℃ 정도의 온도에서 형성될 수 있다. 한편, 이와는 다르게, SiH4 가스를 이용하여 폴리실리콘막을 형성한 후, 불순물 확산 또는 이온 주입을 수행하여 상기 폴리실리콘막을 도핑할 수도 있다.
상기 마스크막은 실리콘 질화물로 이루어질 수 있으며, 실리콘을 포함하는 소스 가스와 질소를 포함하는 반응 가스를 이용하는 저압 화학 기상 증착을 이용하여 형성될 수 있다.
상기 포토레지스트 패턴은 통상의 포토리소그래피 공정을 통해 형성될 수 있 으며, 상기 마스크 패턴을 형성한 후 애싱 및 스트립 공정을 통해 제거될 수 있다.
도 7은 반도체 기판 상에 형성된 트랜지스터를 설명하기 위한 단면도이다.
도 7을 참조하면, 상기 마스크 패턴(108)을 식각 마스크로 이용하는 이방성 식각 공정을 수행함으로써 반도체 기판(100) 상에 마스크 패턴(108), 게이트 전극(110) 및 게이트 유전체막 패턴(112)을 포함하는 게이트 구조물을 형성할 수 있다.
이어서, 상기 게이트 구조물의 측벽들 상에 게이트 스페이서들(114)을 형성하고, 상기 게이트 구조물과 인접하는 반도체 기판의 표면 부위들에 소스/드레인 영역들(116)을 형성하여 전계효과 트랜지스터와 같은 반도체 장치를 완성할 수 있다.
상기 게이트 스페이서들(114)은 실리콘 질화물 또는 실리콘 산화물로 형성될 수 있으며, 상기 게이트 스페이서들(114)을 형성하기 위한 실리콘 질화막 또는 실리콘 산화막과 같은 절연막을 형성한 후, 상기 마스크 패턴(108) 및 상기 반도체 기판(100)의 표면 부위가 노출되도록 식각 공정을 수행함으로써 형성될 수 있다.
상기 소스/드레인 영역들(116)은 상기 게이트 스페이서들(114)을 형성하기 전 또는 후에 이온 주입 공정을 통해 형성될 수 있다. 그러나, 이와 다르게, 상기 게이트 스페이서들(114)을 형성하기 전과 후에 이온 주입 공정을 각각 수행함으로써 저농도 불순물 영역과 고농도 불순물 영역을 포함하도록 형성될 수도 있다.
도 8은 종래의 기술을 이용하여 형성된 게이트 유전체막을 통한 누설 전류와 본 발명의 일 실시예에 따라 형성된 게이트 유전체막을 통한 누설 전류를 나타내는 그래프이다.
먼저, 반도체 기판 상에 실리콘 산화막을 열 산화 공정을 통해 형성하고, 상기 실리콘 산화막을 모반 유전체막으로 하는 플라즈마 질화처리를 수행하여 제1 게이트 유전체막을 형성하였다.
상기한 바와 동일한 종래의 기술을 이용하여 다수의 제1 게이트 유전체막들을 형성하였다.
이어서, 반도체 기판 상에 플라즈마 산화처리 및 인시튜 플라즈마 질화처리를 수행하여 실리콘 산질화막을 형성하고, 상기 실리콘 산질화막을 모반 유전체막으로 하는 이차 플라즈마 질화처리를 수행하여 제2 게이트 유전체막을 형성하였다.
상기한 바와 동일한 본 발명의 일 실시예에 따른 방법을 이용하여 다수의 제2 게이트 유전체막을 형성하였다.
결과적으로, 도 8에 도시된 바와 같이, 종래의 기술에 의해 형성된 제1 게이트 유전체막들에 비하여 본 발명의 일 실시예에 따른 방법에 의해 제조된 제2 게이트 유전체막들이 크게 개선된 누설 전류 특성을 갖는 것으로 평가되었다.
도 9는 종래의 기술을 이용하여 형성된 게이트 유전체막을 갖는 반도체 장치의 전달컨덕턴스와 본 발명의 일 실시예에 따라 형성된 게이트 유전체막을 갖는 반도체 장치의 전달컨덕턴스를 보여주는 그래프이다.
종래의 기술에 의해 형성된 제1 게이트 유전체막을 갖는 NMOSFET(이하, ‘제1 트랜지스터’라 한다)와 본 발명의 일 실시예에 따라 형성된 제2 게이트 유전체막을 갖는 NMOSFET(이하, ‘제2 트랜지스터’라 한다)의 전달컨덕턴 스(Transconductance(Gm, Field Effect Mobility)) 비교 실험 결과 도 9에 도시된 바와 같이 동작 전압에서 상기 제2 트랜지스터가 상기 제1 트랜지스터보다 개선된 전달컨덕턴스를 갖는 것을 알 수 있다.
도 10 및 도 11은 종래의 기술에 의해 제조된 반도체 장치들과 본 발명의 일 실시예에 따라 제조된 반도체 장치들의 전류 특성들을 보여주는 그래프들이며, 도 12는 종래의 기술에 의해 제조된 반도체 장치와 본 발명의 일 실시예에 따라 제조된 반도체 장치의 계면 트랩 밀도 차이를 보여주는 그래프이다.
상기 제1 및 제2 트랜지스터들의 온 전류(Ion)와 오프 전류(Ioff)를 측정한 결과 도 10에 도시된 바와 같이 상기 제2 트랜지스터가 상기 제1 트랜지스터보다 더 두꺼운 등가 산화막 두께를 갖는데도 불구하고 실질적으로 상기 제1 트랜지스터와 유사한 온 전류와 오프 전류를 갖는 것으로 나타났다. 또한, 도 11에 도시된 바와 같이, 종래의 기술에 따라 제조된 PMOSFET와 본 발명의 일 실시예에 따라 제조된 PMOSFET의 경우에도 상기한 바와 유사한 결과를 얻을 수 있었다.
또한, 도 12에 도시된 바와 같이 상기 제2 트랜지스터는 제1 트랜지스터에 비하여 약 13% 정도 감소된 계면 트랩 밀도(Density of Interface Trap; DIT)를 가질 수 있다.
상기한 바와 같은 본 발명의 실시예들에 따르면, 게이트 유전체막은 반도체 기판 상에 실리콘 산질화막을 형성하고, 상기 실리콘 산질화막을 모반 유전체로 하는 플라즈마 질화처리를 수행함으로써 형성될 수 있다.
상기 게이트 유전체막은 증가된 질소 농도를 가질 수 있으며, 이에 따라 상기 게이트 유전체막을 통한 누설 전류를 감소시킬 수 있으며, 게이트 전극으로부터 채널 영역을 향한 불순물 침투를 충분히 방지할 수 있다. 또한, 상기 게이트 유전체막은 동작 전압에서 온 전류를 증가킬 수 있으며, 계면 트랩 밀도를 감소시킬 수 있다.
결과적으로, 상기 게이트 유전체막을 포함하는 반도체 장치의 동작 속도 및 신뢰성을 개선시킬 수 있으며, 또한 상기 반도체 장치의 소비 전력을 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 플라즈마 산화처리 및 플라즈마 질화처리를 통해 기판 상에 산질화물을 포함하는 모반 유전체막을 형성하는 단계; 및
    상기 모반 유전체막을 이차 플라즈마 질화처리하여 상기 모반 유전체막보다 증가된 질소 농도를 갖는 유전체막을 획득하는 단계를 포함하며,
    상기 모반 유전체막이 깊이에 따라 균일한 분포의 질소 농도 프로파일을 갖도록 상기 플라즈마 질화처리를 수행하는 동안 상기 기판을 지지하는 서셉터에 바이어스 파워를 인가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 모반 유전체막을 형성하는 단계에서, 상기 플라즈마 질화처리는 상기 플라즈마 산화처리를 수행한 후 인시튜 방식으로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 삭제
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 플라즈마 산화처리 및 상기 플라즈마 질화처리는 동시에 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 삭제
  6. 제1항에 있어서, 상기 플라즈마 산화처리는 산소 및 수소를 포함하는 반응 가스를 이용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 플라즈마 산화처리는 산소 및 수소를 포함하는 반응 가스와 압력 조절 및 플라즈마 점화를 위한 불활성 가스를 이용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 플라즈마 질화처리는 질소 또는 암모니아를 포함하는 반응 가스를 이용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 플라즈마 질화처리는 질소 및 암모니아를 포함하는 반응 가스와 압력 조절 및 플라즈마 점화를 위한 불활성 가스를 이용하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 유전체막을 형성한 후, 상기 유전체막의 결함들을 치유하고 상기 유전체막을 치밀화시키기 위한 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 유전체막 상에 도전막을 형성하는 단계;
    상기 도전막 상에 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 사용하는 식각 공정을 수행하여 상기 기판 상에 상기 마스크 패턴, 게이트 전극 및 유전체막 패턴을 포함하는 게이트 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 게이트 구조물의 측벽들 상에 게이트 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서, 상기 게이트 구조물과 인접하는 상기 기판의 표면 부위들에 소스/드레인 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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