KR940005736B1 - 반도체 장치의 소자 제조방법 - Google Patents

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내용 없음.

Description

반도체 장치의 소자 제조방법

제1a도 내지 제1f도는 종래 방법에 의한 반도체 장치의 소자 제조방법을 도시한 공정 단면순서도.

제2a도 내지 제2d도는 본 발명에 의한 일실시예의 반도체 장치의 소자제조방법을 도시한 공정 단면순서도.

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 금속산화물반도체(Metal Oxide Semiconductor ; 이하 'MOS'라 칭함) 소자인 LDD(Lightly Doped Drain) 구조의 소자 제조방법에 관한 것이다.

실리콘 집적회로에서 더 높은 데이타처리 수행능력과 고집적, 고밀도화의 실현을 위하여 MOS소자는 특성 및 구조에 있어서 여러가지 개선이 필요하게 되었다. 즉, 채널영역에서는 드레인(Drain)측 고전장에 의한 항복전압의 감소, 호트캐리어(Hot-Carrier) 효과 및 쇼트채널(Short Channel) 효과는 최소 채널 길이와 최대 동작전압을 제한하게 된다. 상기와 같은 문제들로 인해 드레인측 채널 끝의 고전장을 완화시키기 위해 자기정렬 기술을 이용하여 만든 LDD구조가 제시되었다.

LDD소자의 구조는 채널영역과 N⁺의 드레인, 소오스간에 좁은 N^-영역이 첨가된다. 상기 LDD소자는 채널 끝에서의 최소 전장을 감소시켜 사용가능한 동작 전압의 증가를 가져오며, 게이트와 n⁺영역(드레인, 소오스)의 중첩 캐패시턴스를 감소시키며, 또한 호트-캐리어 효과의 감소를 나타낸다. 이와 같은 LDD소자의 장점으로 인해 현재 메가비트(Megabit) DRAM(Dynamic Random Access Memory)의 소자 기술에 거의 이 구조가 사용되고 있다. 그러나, 종래 LDD소자 제조방법에 있어 CVD(Chemical Vapor Deposition) 산화막 침적후 에치백(Etch Back) 공정에 의해 스페이서(Spacer)를 형성할 경우, 상기 스페이서 크기의 불균일성, 기판에 가해지는 방사손상(Radiation Damage)이 유발되며, N⁺S/D(Source/Drain) 영역과 게이트전극사이의 중첩 캐패시턴스가 여전히 문제점으로 잔존한다. 이하 종래의 LDD구조의 MOS소자 제조방법을 도면을 참조하여 설명하기로 한다.

제1a도 내지 제1e도는 종래의 LDD구조의 MOS소자 제조 방법을 도시한 공정순서도로, 먼저, 반도체 기판(100) 상에 통상의 소자 분리 기술을 사용하여 분리영역을 형성(도면에는 생략되어 있음)시킨 다음, 계속해서 게이트 산화막(11), 다결정 실리콘층(12), 제 1 산화막(13)을 순차적으로 형성시킨다(제1a도). 그다음 감광막을 도포한후 포토리소 그라피(photolithography)공정을 이용하여 게이트전극을 패터닝하고 상기 제 1 산화막(13)과 다결정 실리콘층(12)을 이방성 삭각법으로 식각시켜서 게이트전극(12') 패턴을 완성시킨다. 이대, 활성영역위에서는 게이트 산화막(11)이 위치하며, 계속해서 반도체 기판의 도전형과 상반된 저농도의 N^-불순물을 이온주입(14)시킨다(제1b도). 계속해서, 기판 전면에 제 2 산화막(15)을 형성 (제1c도)시킨 다음, 이방성 식각법으로 상기 제 2 산화막을 전면 식각시킴으로써 LDD구조용 스페이서(15')가 형성된다. 이때 상기 제 2 산화막(15) 형성시 막두께의 불균일성 및 상기 이방성 식각시의 식각률의 불균일성으로 인하여 상기 제 2 산화막과 반도체기판간의 식각 선택비가 높은 식각법으로 충분한 시간동안 식각이 이루어져야 하며, 이로 인해 반도체 기판(100)에 방사손상이 유발함에 유의할 필요가 있다.

상기 방사손상은 반도체 메모리 장치 특성에 여러가지 악영향을 미치게 되는데, 예컨대, MOS소자의 경우 스레쉬홀드전압 레벨을 이동시키며, 상호톤덕턴스(g) 특성이 나빠지는 점들을 들수 있다. 또한 DRAM의 리프레쉬(Refresh)시간과 밀접한 접합누설전류를 증가시키는 문제를 유발시킨다(제1D도).

그 다음, 이온주입시 기판에 가해지는 손상을 줄이기 위해서 캡핑(Capping) 산화막(16)을 형성시킨 다음, 고농도의 N⁺불순물을 상기 스페이서(15')를 이용하여 이온주입(18)시킨다. 이때 상기 캡핑산화막(16)형성시 N^-이온이 활성화되어 저농도 불순물 영역(17)이 수직 및 수평으로 확산되어 게이트전극(12') 밑에 중첩되는 영역이 생기게 되며, 이는 트랜지스터의 중첩 캐패시턴스 특성을 나타내며 이로 인해 트랜지스터의 동작속도가 낮아짐에 유의해야 한다(제1E도).

그 다음에, 상기 공정후 충분한 온도에서 열처리시킴으로서 N+ 이온을 활성화시켜 고농도 불순물 영역(19)을 형성시킨다(제1F도).

이와 같이 종래의 방법에 의하면 CVD산화막 특성에 따른 스페이서 형태의 불균일성, 스페이서 형성시 반도체 기판에 가해지는 방사손상, 게이트 전극과 불순물 영역 사이의 중첩캐패시턴스 발생문제로 반도체 메모리 장치의 특성에 나쁜 영향을 미치는 문제점이 발생되고 있음을 알 수 있다.

따라서, 본 발명은 불순물의 도핑된 다결정실리콘층과 반도체기판의 산화막 성장 속도차를 이용하여 스페이서를 형성시킴으로서 종래 방법의 문제점을 해결하는 LDD구조의 소자 제조방법을 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명의 방법에 있어서, 반도체기판상에 통상의 방법으로 소자분리 영역을 형성시키는 공정후에, 계속해서 게이트 산화막, 불순물이 도입된 게이트전극용 다결정실리콘층, 절연산화막을 순차적으로 형성시키는 공정, 이어서 포토리소 그라피공정을 이용하여 게이트전극을 패턴한 다음 이방성식각법에 의해 상기 제 1 산화막을 남긴채 게이트전극 패턴을 형성시키는 공정, 상기 게이트전극 패턴 공정후, 기판 전면에 반도체 기판의 도전형과 상반된 도전형의 저농도 불순물을 이온주입시키는 공정, 그 다음에 산소분압이 낮은 조건에서 기판전면을 희석산화시킴으로서 게이트 전극을 다결정실리콘층 측면에 스페이서 역할을 하게 되는 두꺼운 산화막을 형성시키는 공정, 이어서, 상기 스페이서 산화막을 이용하여 상기 주입이온과 동일 종류의 고농도 불순물을 이온 주입시키는 공정, 그 다음 열처리 공정에 의하여 상기 고농도 불순물 영역을 형성시키는 공정을 구비하여서 이루어지는 것을 특징으로 하는 LDD구조의 소자 제조 방법을 제공하는데 있다.

이하, 첨부된 도면을 참조하여 본 발명을 설명하고자 하며, 도면설명과 이해의 편의를 도면 지정번호는 일의자리 및 숫자배열 형태를 가능한 규칙성이 있게 하였다.

제2a도 내지 제2d도는 본 발명의 방법에 의한 LDD구조의 소자 제조방법을 도시한 공정순서 단면도로서 소자분리영역이 생략된 활성영역부의 LDD구조의 소자를 나타내고 있다.

먼저, 반도체기판(200)상에 통상의 소자 분리 기술을 사용하여 소자분리영역을 형성시킨 다음, 그위에 제2a도에서처럼 게이트 산화막(21), 다결정실리콘층(22), 절연산화막(23)을 순차적으로 형성시킨다. 이때, 상기 절연산화막 공정이전에 상기 다결정 실리콘층(22)에, 예컨대 POCl₃공정 또는 이온주입공정에 의해 인(phosphorous)을 10²⁰~10²¹cm^-3정도의 농도로 다결정 실리콘의 고용한계점까지 주입시킨다.

그다음, 제2b도를 참조하면 감광막 도포후 포토리소그라피공정을 이용하여 게이트 전극을 패터닝한 다음, 상기 절연산화막(23)과 다결정 실리콘층(22)을 이방성식각법으로 식각시켜서 게이트 전극(22') 패턴을 완성한다. 이때, 활성영역위에 게이트 산화막(21)이 위치하며, 계속해서 그위에 반도체 기판의 도전형과 상반된 저농도의 N^-불순물을 이온주입(24)시킨다.

이어서, 제2c도를 참조하면 희석산화법에 의해 상기 노출된 다결정 실리콘층(22') 측면을 두껍게 산화시키면, 상기 산화층(25)이 스페이서의 역할을 하게 되는데, 상기 희석산화법은 산소 분압이 낮은 로(furnace) 분위기에 산화시키는 것으로, 예컨대, 통상의 산화공정로에서는 산소(O₂) 및 수소(H₂)의 유량(Flow Rate)이 5SLM 이상이며, 이때의 H₂O분압은 0.8ATM 정도이다. 그러나, 희석산화를 위해 H₂O의 분압을 0.5ATM이하로 낮추기 위해서는 산소와 수소의 유량을 낮추고, 희석가스로 질소(N₂) 혹은 아르곤(Ar) 개스(Gas)를 넣어주어 전체 유량을 같게 하여 로밖으로 빠져나가는 개스 배기량을 일정하게 조절하면, 균일성이 우수한 산화막을 형성시킬 수가 있다.

이와 같은 희석산화법에 의해 불순물이 도핑된 다결정실리콘층(22')측면을 산화시키면, 기판실리콘(200)의 성장속도에 비해 10배 이상의 빠른 성장속도로 상기 다결정실리콘층(22') 측면에 스페이서 산화막(25)을 형성시킬 수가 있다.

여기에서, 상기 절연산화막(23')은 희석산화시 게이트전극(22') 상단부위의 산화를 억제하기 위하여 사용되었음에 유의할 필요가 있다.

또한, 상기 희석산화과정에서 저농도의 N^-불순물이 수직, 수평방향으로 확사되어 저농도 불순물 영역(27)이 형성되며, 동시에 게이트전극(22')의 측면이 산화되면서 게이트 길이가 짧아지게 되므로 중첩 캐패시턴스가 감소된다.

그 다음, 상기 희석 산화공정후, 기판 전면에 상기 저농도의 주입이온과 동일한 종류의 고농도 N⁺불순물을 이온주입(28)시킨다.

이어서, 제2d도에서 처럼 열처리 공정에 의해 N⁺이온을 활성화시켜 고농도 불순물영역(29)을 형성시킴으로서 LDD구조의 소자 제작과정을 완성시킨다.

상술한 바와 같이 본 발명에 의하면, LDD구조의 소자를 제조함에 있어서, 희석산화에 의해 게이트 전극의 측면을 산화시켜 스페이서 산화막을 형성시키게 되므로 제조공정이 단순하며, 이방성 식각공정을 제외시킴으로서 방사손상을 제거시켰으며, 저농도 불순물영역과 게이트 전극간의 중첩 케패시턴스를 감소시켜 소자의 동작속도를 향상시킬 수가 있어서, 신뢰성과 수율 및 소자 특성 향상에 기여할 수 있다.

본 발명이 상기 실시예에 한정되지 않으며 많은 유사한 변형이 본 발명의 기술적 사상내에서 당분야에 통상의 지식을 가진 자에 의해 실시 가능함은 명백하다.

Claims (5)

1. 반도체 기판상에 통상의 방법으로 소자분리 영역을 형성시키는 공정후에, 계속해서 게이트 산화막, 불순물이 도입된 게이트전극용 다결정 실리콘층, 절연산화막을 순차적으로 형성시키는 공정, 이어서 포토리소그라피공정을 이용하여 게이트전극을 패터닝한 다음 이방성식각법에 의해 상기 제 1 산화막을 남긴채 게이트 전극 패턴을 형성시키는 공정, 상기 게이트전극 패턴 공정후, 기판 전면에 반도체 기판의 도전형과 상반된 도전형의 저농도의 불순물을 이온주입시키는 공정, 그 다음에 산소 분압이 낮은 조건에서 기판전면을 희석산화시킴으로서 게이트전극인 다결정 실리콘층 측면에 스페이서 역할을 하게 되는 두꺼운 산화막을 형성시키는 공정, 이어서, 상기 스페이서 산화막을 이용하여 상기 주입 이온과 동일 종류의 고농도 불순물을 이온 주입시키는 공정, 그 다음 열처리 공정에 의하여 상기 고농도 불순물 영역을 형성시키는 공정을 구비하여서 이루어지는 것을 특징으로 하는 LDD구조의 소자 제조방법.
2. 제 1 항에 있어서, 상기 다결정 실리콘에 POCl₃또는 이온주입 공정에 의해 인(phosphorous)을 10²⁰~10²¹cm^-3이상의 농도로 불순물을 도입시키는 것을 특징으로 하는 LDD구조의 소자 제조방법.
3. 제 1 항에 있어서, 상기 희석산화는 H₂O분압이 0.5ATM 이하인 습식산화 공정인 것을 특징으로 하는 LDD 구조의 소자 제조방법.
4. 제 1 항에 있어서, 상기 절연산화막은 희석산화시 게이트전극 상단부의 산화를 억제시키기 위해 사용된 절연막인 것을 특징으로 하는 LDD 구조의 소자 제조방법.
5. 제 1 항에 있어서, 상기 희석산화시 게이트전극 측면이 산화되면서 게이트 길이가 짧아지는 것을 특징으로 하는 LDD구조의 소자 제조방법.