KR100221617B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR100221617B1
KR100221617B1 KR1019960066537A KR19960066537A KR100221617B1 KR 100221617 B1 KR100221617 B1 KR 100221617B1 KR 1019960066537 A KR1019960066537 A KR 1019960066537A KR 19960066537 A KR19960066537 A KR 19960066537A KR 100221617 B1 KR100221617 B1 KR 100221617B1
Authority
KR
South Korea
Prior art keywords
oxide film
gate
material layer
semiconductor substrate
forming
Prior art date
Application number
KR1019960066537A
Other languages
English (en)
Other versions
KR19980048010A (ko
Inventor
이상돈
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019960066537A priority Critical patent/KR100221617B1/ko
Publication of KR19980048010A publication Critical patent/KR19980048010A/ko
Application granted granted Critical
Publication of KR100221617B1 publication Critical patent/KR100221617B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체장치에 관한 것으로서 제1도전형의 반도체기판 상에 필드산화막을 형성하여 소자의 활성영역을 한정하고 상기 반도체기판의 활성영역 상에 게이트산화막을 형성하는 공정과, 상기 필드산화막 및 게이트산화막 상에 게이트물질층을 증착하고 상기 게이트물질층의 전 표면에 질소이온을 주입하여 질소주입영역을 형성하는 공정과, 상기 게이트물질층 상에 산화실리콘층을 증착하고 패터닝하여 게이트 및 캡산화막을 형성하는 공정과, 상기 캡산화막을 마스크로 사용하여 반도체기판에 제2도전형의 저농도영역을 형성하는 공정과, 상기 게이트 및 캡산화막의 측면에 측벽을 형성하고 상기 캡산화막과 상기 측벽을 마스크로 사용하여 상기 반도체기판에 제2도전형의 고농도영역을 형성하는 공정을 구비한다. 따라서, 질소 이온 주입 전에 게이트산화막을 형성하므로 두께 조절이 용이할 뿐만 아니라 게이트산화막 내의 질소 이온의 도핑 프로파일을 유지하여 절연 특성과 스트레스에 대한 저항성이 저하되는 것을 방지할 수 있다.

Description

반도체장치의 제조방법
제1a~c도는 종래 기술에 따른 반도체장치의 제조공정도.
제2a~d도는 본 발명에 따른 반도체장치의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체기판 33 : 필드산화막
35 : 게이트산화막 37 : 게이트물질층
37a : 게이트 39 : 질소주입영역
41 : 산화실리콘층 41a : 캡산화막
43 : 저농도영역 45 : 측벽
47 : 고농도영역
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 게이트산화막의 절연특성과 전류 및 전압에 의한 스트레스 특성을 향상시킬 수 있는 반도체장치의 제조방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 게이트의 면적 및 길이가 짧아진다. 그러므로, 반도체장치의 전류 구동 능력을 저하시키지 않기 위해 게이트산화막의 두께를 감소시킨다. 따라서, 게이트산화막에 질소를 이온 주입하여 절연특성을 향상시키고 전류 및 전압에 의한 스트레스에 저항성을 향상시켰다. 또한, 게이트산화막에 질소 이온이 이온 주입됨에 따라 게이트에 도핑된 불순물이 반도체기판의 채널영역으로 확산되는 것을 방지하여 드레쉬홀드 전압(threshold voltage)가 변하는 것을 방지한다.
제1도 a 내지 c는 종래 기술에 따른 반도체장치의 제조공정도이다.
제1도 a를 참조하면, 반도체기판(11) 표면의 소정 부분에 통상의 선택산화방법인 LOCOS(Local Oxidation of Silicon) 방법에 의해 필드산화막(13)을 형성하여 소자의 활성영역을 한정한다. 그리고, 반도체기판(11)의 전 표면에 질소 이온을 주입하여 질소주입영역(15)을 형성한다. 그 다음, 반도체기판(11)의 필드산화막(13)이 형성되지 않은 질소주입영역(15)이 형성된 부분을 열산화시켜 게이트산화막(17)을 형성한다. 이 때, 게이트산화막(17) 내에 질소가 함유되어 있으므로 전류 및 전압에 의한 스트레스 특성과 절연 특성이 향상된다.
제1도 b를 참조하면, 게이트산화막(17) 상에 불순물이 도핑된 다결정실리콘과 실리콘산화물을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다. 그리고, 다결정실리콘 및 실리콘산화물을 포토리쏘그래피(photolithography) 방법으로 패터닝하여 게이트(19) 및 캡산화막(21)을 형성한다. 캡산화막(21)을 마스크로 사용하여 반도체기판(11)에 반대 도전형의 불순물을 낮은 도우즈(dose) 량으로 이온 주입하여 LDD(Lightly Doped Drain) 구조를 이루는 저농도영역(23)을 형성한다.
제1도 c를 참조하면, 상술한 구조의 전 표면에 산화실리콘을 화학기상증착 방법으로 증착한다. 그리고, 증착된 산화실리콘을 게이트산화막(17) 및 캡산화막(21)이 노출되도록 에치 백(etchback)하여 게이트(19) 및 캡산화막(21)의 측면에 측벽(25)을 형성한다. 캡산화막(21)과 측벽(25)을 마스크로 사용하여 상기 반도체기판(11)에 반대 도전형의 불순물을 높은 도우즈 량으로 이온 주입하여 저농도영역(23)의 소정 부분과 중첩되어 소오스 및 드레인으로 이용되는 고농도영역(27)을 형성한다. 상기에서, 게이트(19) 하부에 잔류하는 질소주입영역(15)은 채널영역이 된다.
그러나, 상술한 반도체장치의 제조방법은 질소를 이온 주입한 후 열산화하여 산화막을 형성하면 성장 속도가 매우 늦어 게이트산화막을 원하는 두께로 형성하기 어려울 뿐만 아니라 게이트산화막 내의 질소 이온의 도핑 프로파일(profile)을 유지하기 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 게이트산화막를 원하는 두께로 형성할 수 있는 반도체장치의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 게이트산화막 내의 질소 이온의 도핑 프로파일을 유지하여 절연 특성과 스트레스에 대한 저항성이 저하되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제1도전형의 반도체기판 상에 필드산화막을 형성하여 소자의 활성영역을 한정하고 상기 반도체기판의 활성영역 상에 게이트산화막를 형성하는 공정과, 상기 필드산화막 및 게이트산화막 상에 게이트물질층을 증착하고 상기 게이트물질층의 전 표면에 질소 이온을 주입하여 질소주입영역을 형성하는 공정과, 상기 게이트물질층 상에 산화실리콘층을 증착하고 패터닝하여 게이트 및 캡산화막을 형성하는 공정과, 상기 캡산화막을 마스크로 사용하여 반도체기판에 제2도전형의 저농도영역을 형성하는 공정과, 상기 케이트 및 캡산화막을 측면에 측벽을 형성하고 상기 캡산화막과 상기 측벽을 마스크로 사용하여 상기 반도체기판에 제2도전형의 고농도영역을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제2도 a 내지 d는 본 발명에 따른 반도체장치의 제조공정도이다.
제2도 a를 참조하면, 반도체기판(31) 표면의 소정 부분에 통상의 선택산화방법인 LOCOS 방법에 의해 필드산화막(33)을 형성하여 소자의 활성영역을 한정한다. 그리고, 반도체기판(31)의 필드산화막(33)이 형성되지 않은 부분을 O2, H2O, N2O, 또는 NO 등의 분위기에서 30~500Å 정도의 두께로 열산화시켜 게이트산화막(35)을 형성한다. 그리고, 필드산화막(33) 및 게이트산화막(35) 상에 CVD 방법으로 게이트물질층(37)을 증착한다. 상기에서, 게이트물질층(37)은 불순물이 도핑되지 않은 다결정실리콘, 불순물이 도핑된 다결정실리콘과 폴리사이드(polycide)의 2중층, 또는, 알루미늄 등의 도전성 금속을 1000~5000Å 정도의 두께로 증착하여 형성한다.
그 다음, 게이트물질층(37)의 전 표면에 질소 이온을 1×1012~1×1017/㎠ 정도의 도우즈로 이온 주입하여 질소주입영역(39) 형성한다. 상기에서, 질소주입영역(39) 형성시 주입되는 질소 이온에 의한 도핑 농도의 최고치가 게이트산화막(35)의 내에, 게이트산화막(35)과 게이트물질층(37)의 계면, 게이트산화막(35)과 반도체기판(31)의 계면, 또는, 반도체기판(31)에 위치하도록 한다.
제2도 b를 참조하면, 게이트물질층(37) 상에 CVD 방법으로 산화실리콘층(41)을 증착한다. 상기에서, 게이트물질층(37)이 불순물이 도핑되지 않은 다결정실리콘으로 형성되면 BF2등의 불순물을 이온주입하는 공정이 필요한데, 이 이온주입은 산화실리콘층(41)을 형성하기 전에 하거나, 또는, 형성한 후에 실시할 수 있다. 그러므로, 게이트물질층(37)에 도핑된 불순물 게이트산화막(35)에 의해 반도체기판(31) 내로 확산되는 것이 방지된다.
제2도 c를 참조하면, 산화실리콘층(39) 및 게이트물질층(37)을 포토리쏘그래피 방법으로 패터닝하여 게이트(37a) 및 캡산화막(39a)을 형성한다. 그리고, 캡산화막(39a)을 마스크로 사용하여 반도체기판(31)에 반대 도전형의 불순물을 낮은 도우즈(dose) 량으로 이온 주입하여 LDD(Lightly Doped Drain) 구조를 이루는 저농도영역(43)을 형성한다.
제2도 d를 참조하면, 상술한 구조의 전 표면에 산화실리콘을 CVD 방법으로 증착한다. 그리고, 증착된 산화실리콘을 게이트산화막(35) 및 캡산화막(39a)이 노출되도록 에치 백(etchback)하여 게이트(37a) 및 캡산화막(39a)의 측면에 측벽(45)을 형성한다. 캡산화막(39a)과 측벽(45)를 마스크로 사용하여 상기 반도체기판(31)에 반대 도전형의 불순물을 높은 도우즈량으로 이온 주입하여 저농도영역(43)의 소정 부분과 중첩되어 소오스 및 드레인으로 이용되는 고농도영역(47)을 형성한다. 상기에서, 게이트(37a) 하부에 잔류하는 질소주입영역(41)은 채널영역이 된다.
상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법은 필드산화막이 형성된 반도체기판 상에 필드산화막 및 게이트산화막 상에 CVD 방법으로 게이트물질층을증착하고 이 게이트물질층의 전 표면에 질소 이온을 주입하여 질소주입영역을 형성한다.
따라서, 본 발명은 질소 이온 주입 전에 게이트산화막을 형성하므로 두께 조절이 용이할 뿐만 아니라 게이트산화막 내의 질소 이온의 도핑 프로파일을 유지하여 절연 특성과 스트레스에 대한 저항성이 저하되는 것을 방지할 수 있는 잇점이 있다.

Claims (10)

  1. 제1도전형의 반도체기판 상에 필드산화막을 형성하여 소자의 활성영역을 한정하고 상기 반도체기판의 활성영역 상에 게이트산화막을 형성하는 공정과, 상기 필드산화막 및 게이트산화막 상에 게이트물질층을 증착하고 상기 게이트물질층의 전 표면에 질소이온을 주입하여 질소주입영역을 형성하는 공정과, 상기 게이트물질층 상에 산화실리콘층을 증착하고 패터닝하여 게이트 및 캡산화막을 형성하는 공정과, 상기 캡산화막을 마스크로 사용하여 반도체기판에 제2도전형의 저농도영역을 형성하는 공정과, 상기 게이트 및 캡산화막의 측면에 측벽을 형성하고 상기 캡산화막과 상기 측벽을 마스크로 사용하여 상기 반도체기판에 제2도전형의 고농도영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 게이트산화막을 O2, H2O, N2O, 또는 NO의 분위기에서 형성하는 반도체장치의 제조방법.
  3. 제2항에 있어서, 상기 게이트산화막을 30~500Å의 두께로 형성하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 게이트물질층을 불순물이 도핑되지 않은 다결정실리콘으로 형성하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 게이트물질층을 불순물이 도핑된 다결정실리콘과 폴리사이드(polycide)의 2중층, 또는, 도전성금속으로 형성하는 반도체장치의 제조방법.
  6. 제4항 또는 제5항에 있어서, 상기 게이트물질층을 1000~5000Å 의 두께로 증착하여 형성하는 반도체장치의 제조방법.
  7. 제1항에 있어서, 한다. 상기 질소 이온을 1×1012~1×1017/㎠ 정도의 도우즈로 주입하는 반도체장치의 제조방법.
  8. 제1항에 있어서, 상기 질소주입영역을 주입되는 질소 이온에 의한 도핑 농도의 최고치가 게이트산화막의 내에, 게이트산화막과 게이트물질층의 계면, 게이트산화막과 반도체기판의 계면, 또는, 반도체기판에 위치하도록 형성하는 반도체장치의 제조방법.
  9. 제4항에 있어서, 상기 게이트물질층에 불순물을 도핑하는 공정을 더 구비하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 게이트물질층에 상기 산화실리콘층을 형성하기 전에 또는 형성한 후에 불순물을 도핑하는 반도체장치의 제조방법.
KR1019960066537A 1996-12-17 1996-12-17 반도체장치의 제조방법 KR100221617B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960066537A KR100221617B1 (ko) 1996-12-17 1996-12-17 반도체장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960066537A KR100221617B1 (ko) 1996-12-17 1996-12-17 반도체장치의 제조방법

Publications (2)

Publication Number Publication Date
KR19980048010A KR19980048010A (ko) 1998-09-15
KR100221617B1 true KR100221617B1 (ko) 1999-09-15

Family

ID=19488312

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960066537A KR100221617B1 (ko) 1996-12-17 1996-12-17 반도체장치의 제조방법

Country Status (1)

Country Link
KR (1) KR100221617B1 (ko)

Also Published As

Publication number Publication date
KR19980048010A (ko) 1998-09-15

Similar Documents

Publication Publication Date Title
KR100221120B1 (ko) 반도체 장치의 제조 방법
JPH10209440A (ja) 半導体デバイス製造方法及びこの方法によるｐｍｏｓトランジスタ
US5661048A (en) Method of making an insulated gate semiconductor device
KR100244967B1 (ko) 듀얼 게이트(dual-gate)의 반도체 장치 제조방법
US6008100A (en) Metal-oxide semiconductor field effect transistor device fabrication process
US6767794B2 (en) Method of making ultra thin oxide formation using selective etchback technique integrated with thin nitride layer for high performance MOSFET
US6087238A (en) Semiconductor device having reduced-width polysilicon gate and non-oxidizing barrier layer and method of manufacture thereof
KR950008257B1 (ko) 모스(mos) 트랜지스터 및 그 제조방법
US5612244A (en) Insulated gate semiconductor device having a cavity under a portion of a gate structure and method of manufacture
US6245624B1 (en) Methods of fabricating field effect transistors by first forming heavily doped source/drain regions and then forming lightly doped source/drain regions
KR940005736B1 (ko) 반도체 장치의 소자 제조방법
KR100221617B1 (ko) 반도체장치의 제조방법
KR19980060621A (ko) 반도체소자의 제조방법
KR19980046001A (ko) 반도체 소자 및 그의 제조방법
KR940004415B1 (ko) Mos fet 제조방법 및 그 구조
KR100333356B1 (ko) 반도체장치의 제조방법
KR100304974B1 (ko) 모스트랜지스터제조방법
KR100266635B1 (ko) 반도체산화막형성방법
KR100357299B1 (ko) 반도체소자의트랜지스터제조방법
KR100305205B1 (ko) 반도체소자의제조방법
KR100307540B1 (ko) 반도체소자의 제조방법
KR100311177B1 (ko) 반도체장치의 제조방법
KR940002778B1 (ko) Ldd 구조의 트랜지스터 제조방법
KR100216320B1 (ko) 모스 트랜지스터 제조방법
KR100221622B1 (ko) 반도체장치 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070518

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee