DE69806034T2 - Cmos herstellungsverfahren unter verwendung von entfernbaren seitenwandabstandsstücken zur unabhängigen optimierung eines n- und p-kanal tansistorverhaltens - Google Patents

Cmos herstellungsverfahren unter verwendung von entfernbaren seitenwandabstandsstücken zur unabhängigen optimierung eines n- und p-kanal tansistorverhaltens

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Description

    Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer CMOS- Halbleitervorrichtung mit unabhängig optimierter Transistorleistung. Die Erfindung ist insbesondere anwendbar bei der Herstellung von hochdichten CMOS- Halbleitervorrichtungen mit Design-Merkmalen von 2,5 Mikron.
    • Technischer Hintergrund
  • US-A-5/254,866 beschreibt ein Verfahren zur Herstellung einer CMOS-Halbleitervorrichtung mit einem IM-Kanal-Transistor und einem P-Kanal-Transistor. Gemäß einer Ausgestaltung umfasst das Verfahren das Ausbilden einer dielektrischen Schicht auf der Oberfläche des Halbleitersubstrats und das Ausbilden jeweiliger erster und zweiter Gate-Elektroden für die N- und P-Kanal-Elektroden auf der dielektrischen Schicht. Dann wird eine Maske über dem P- Kanal-Transistor-Bereich gebildet, und unter Verwendung der ersten Gate- Elektrode als Maske wird ein leicht dotiertes Implantat vom N-Typ appliziert. Die Maske wird dann abgenommen, und an beiden Gate-Elektroden werden Seitenwand-Abstandselemente gebildet. Anschließend wird eine weitere Maske über dem P-Kanal-Transistor-Bereich gebildet, und unter Verwendung der ersten Gate-Elektrode und der Seitenwand-Abstandselemente als Maske wird ein höher dotiertes Implantat vom N-Typ in den N-Kanal-Transistor-Bereich eingebracht, um den IM-Kanal-Transistor zu vervollständigen. Dann wird die Maske abgenommen, und eine weitere Maske wird über dem N-Kanal-Transistor- Bereich ausgebildet. Ein leicht dotiertes Implantat vom P-Typ wird unter Verwendung der zweiten Gate-Elektrode und der Seitenwand-Abstandselemente als Maske appliziert. Die Maske wird dann abgenommen, und an beiden Gate- Elektroden werden zweite Seitenwand-Abstandselemente gebildet. Anschließend wird eine Maske über dem N-Kanal-Transistor-Bereich gebildet, und unter Verwendung der zweiten Gate-Elektrode und der ersten und zweiten Seitenwand-Abstandselemente als Maske wird ein höher dotiertes Implantat vom P-Typ eingebracht, um den P-Kanal-Transistor zu vervollständigen. Dann wird eine Aktivierungs-Temperung vorgenommen. Somit haben die N-Kanal- und P- Kanal-Transistoren unterschiedliche Kanal-Längen.
  • US-A-5,654,212 beschreibt ein Verfahren zum Ausbilden einer LDD-Abstandselement-Struktur mit variabler Länge. Insbesondere werden als P-Typ ausgebildete Source- und Drain-Bereiche eines P-Kanal-Transistors unter Verwendung von Abstandselementen erzeugt, die im Vergleich zu den Abstandselementen, die zur Bildung der N-Typ-Source- und Drain-Bereiche eines N-Kanal- Transistors verwendet werden, vergrößert sind.
  • US-A-5,278,441 beschreibt ein Verfahren zum Herstellen eines CMOS-Feldeffekttransistors mit einer LDD-Struktur, bei dem den ersten Seitenwand- Abstandselementen zweite Abstandselemente hinzugefügt werden, um den PMOS-Transistor zu bilden.
  • Das zunehmende Erfordernis hoher Verdichtung und Leistung im Zusammenhang mit in sehr großem Maßstab integrierten Halbleitervorrichtungen erfodert Design-Merkmale von 0,25 Mikron und weniger, wie z. B. 0,18 Mikron und weniger, erhöhte Transistor- und Schaltungs-Geschwindigkeiten, hohe Zuverlässigkeit und hohen Herstellungs-Durchsatz zwecks Konkurrenzfähigkeit. Die Reduzierung der Design-Merkmale auf 0,25 Mikron und weniger geht bereits an die Grenzen der herkömmlichen Halbleiter-Herstellungstechniken.
  • Um die Anzahl der Herstellungsschritte, z. B. die Schritte des Maskierens, zu reduzieren und dadurch den Herstellungsdurchsatz zu vergrößern, werden herkömmlicherweise die N-Kanal- und P-Kanal-Transistoren einer CMOS-Halbleitervorrichtung ähnlichen Verarbeitungsbedingungen ausgesetzt, wie z. B. der Ausbildung von Abstandselementen an den Seitenwänden von Gate-Elektroden und einer Wärmebehandlung. Typischerweise wird der gesamte Halbleiter- Wafer in einem Ofen platziert und einer Wärmebehandlung ausgesetzt, wenn die Aktivierungs-Temperung zum Umsetzen von Verunreinigungs-Implantaten in Source-/Drain-Bereiche durchgeführt wird. Der mit der Erhöhung des Herstellungs-Durchsatzes einhergehende wirtschaftliche Vorteil fordert jedoch seinen Preis dahingehend, dass die Leistungsmerkmale des N-Kanal- und P- Kanal-Transistors nicht individuell zugeschnitten oder optimiert werden können. Beispielsweise sind die Diffusionskoeffizienten von P-Typ-Verunreinigungsatomen, wie z. B. Bor, typischerweise größer als diejenigen von N-Typ- Verunreinigungsatomen. Folglich ist es während der Wärmebehandlung schwierig/den P-Kanal-Transistor mit einer seichten, leicht dotierten Übergangs-Tiefe (XJ) auszubilden. Zudem ist es generell wünschenswert, den P- Kanal-Transistor mit einem Kanalbereich auszubilden, dessen Kanal-Länge größer ist als die Kanal-Länge des N-Kanal-Transistors, insbesondere bei Halbleitervorrichtungen mit Sub-Mikron-Merkmalen, um die Kurzkanaleffekt-Eigenschaft von P-Kanal-Transistoren zu vermeiden.
  • Da die Design-Merkmale auf weniger als ungefähr 0,25 Mikron schrumpfen, treten die Nachteile, die mit einer gleichförmigen Verarbeitung der N-Kanal- und P-Kanal-Transistoren einer CMOS-Halbleitervorrichtung einhergehen, noch schärfer hervor. Beispielsweise ist es bei Design-Merkmalen von ungefähr 0,25 Mikron erforderlich, XJ signifikant zu reduzieren, und zwar auf weniger als 800 Å. Dies allein ist bereits nur unter Schwierigkeiten zu erzielen, ganz abgesehen von dem Fall, dass bei einem P-Kanal-Transistor einer CMOS-Schaltung ein herkömmliches Verfahren mit Aktivierungs-Tempern angewandt wird, um sowohl die N-Kanal-Transistor- als auch die P-Kanal-Transistor-Implantate zwecks Bildung von Source-/Drain-Bereichen zu aktivieren.
  • Die herkömmliche Verfahrensweise zur Herstellung von CMOS-Vorrichtungen umfasst das separate Ionen-Implantieren zur Bildung leicht dotierter N-Kanal- und P-Kanal-Implantate unter Verwendung der N-Kanal-Transistor-Gate- Elektrode und der P-Kanal-Transistor-Gate-Elektrode jeweils als Maske. Anschließend werden dielektrische Seitenwand-Abstandselemente an den Seitenflächen beider Gate-Elektroden ausgebildet. Der P-Kanal-Transistor wird dann typischerweise maskiert, und es wird eine Ionen-Implantation durchgeführt, um Verunreinigungen vom N-Typ in das Halbleitersubstrat zu implantieren, wobei die Gate-Elektrode und die darauf befindlichen Seitenwand-Abstandselemente als Maske verwendet werden, um mäßig oder schwer dotierte Implantate zu bilden. Dann wird eine Hochtemperatur-Aktivierungs-Temperung durchgeführt, um die N-Kanal-Source-/Drain-Bereiche zu aktivieren, typischerweise ungefähr 30 Sekunden lang bei ungefähr 1050ºC, d. h. eine schnelle thermische Temperung. Während der Aktivierungs-Temperung diffundieren die implantierten N-Typ-Verunreinigungen in die korrekte Gitter-Stelle, und die Implantations-Beschädigung wird reduziert, so dass auch die Übergangs-Leckstellen reduziert werden. Die N-Typ-Verunreinigungs-Implantate werden generell bei höheren Temperaturen implantiert als diejenigen, die zum Aktivieren der P-Kanal-Implantate verwendet werden, da die IM-Kanal-Implantate typischerweise schwieriger zu aktivieren sind als die P-Kanal-Source-/Drain- Implantate. Während der Zeit der Hochtemperatur-Aktivierungs-Temperung zum Bilden der N-Kanal-Source-/Drain-Bereiche diffundieren jedoch die leicht dotierten P-Kanal-Implantate in einem großen Ausmaß, da Verunreinigungen vom P-Typ typischerweise beträchtlich schneller diffundieren als Verunreinigungen vom N-Typ. Anschließend wird der N-Kanal-Transistor-Bereich maskiert, und es wird eine Ionen-Implantierung von P-Typ-Verunreinigungen durchgeführt, um mäßig oder schwer dotierte Implantate zu bilden. Dann wird die Aktivierungs-Temperung mit einer Temperatur von ungefähr 1.000ºC durchgeführt, um die P-Kanal-Source-/Drain-Bereiche zu aktivieren. Bei der Anwendung einer derartigen herkömmlichen Verfahrensweise werden die leicht dotierten P-Kanal-Implantate sowohl der N-Kanal-Aktivierungs-Temperung als auch der P-Kanal-Aktivierungs-Temperung ausgesetzt, wodurch XJ unerwünschterweise über das angestrebte Maximum von ungefähr 800 Å ansteigt.
  • In der mitanhängigen Anmeldung Serial No. 08/924,360 wird ein Verfahren zur CMOS-Verarbeitung beschrieben, bei dem separate Abstandselemente verwendet werden, wodurch eine unabhängige Steuerung der N-Kanal- und P- Kanal-Transistor-Leistung ermöglicht wird. Bei dem beschriebenen Verfahren wird die effektive Länge des Kanalbereichs in dem P-Kanal-Transistor durch die Breite der Gate-Elektrode und die Breite der daran befindlichen ersten Seitenwarid-Abstandselemente bestimmt. Die Breite des ersten Seitenwand- Abstandselement bestimmt jedoch auch die Länge des leicht dotierten Teils der Source-/Drain-Bereiche in dem N-Kanal-Transistor, und somit sind die optimalen Eigenschaften des N-Kanal-Transistors und des P-Kanal-Transistors nicht vollständig abgekoppelt. Somit besteht Bedarf an einer Halbleiter-Technologie, die eine vollständig unabhängige Optimierung der Leistung von N- Kanal- und P-Kanal-Transistoren einer CMOS-Vorrichtung ermöglicht, insbesondere eine unabhängige Optimierung der Länge der Kanal-Bereiche der N- und P-Kanal-Transistoren,
    • Offenbarung der Erfindung
  • Eine Aufgabe der vorliegenden Erfindung besteht in einem Verfahren zum Herstellen einer CMOS-Halbleitervorrichtung, das eine unabhängige Steuerung der N-Kanal- und P-Kanal-Transistor-Eigenschaften ermöglicht.
  • Eine weitere Aufgabe der vorliegenden Erfindung besteht in einem Verfahren zum Herstellen einer CMOS-Halbleitervorrichtung mit Design-Merkmalen von 0,25 Mikron und weniger, mit unabhängiger Steuerung der Länge des Kanalbereichs der N-und P-Kanal-Transistoren.
  • Zusätzliche Aufgaben und Vorteile und weitere Merkmale der Erfindung werden teilweise in der folgenden Beschreibung aufgeführt und werden teilweise den Durchschnittsfachleuten auf dem Gebiet aus dem Folgenden ersichtlich oder können anhand der Praktizierung der Erfindung erschlossen werden. Die Aufgaben der Erfindung können so angesprochen und die Vorteile so erzielt werden, wie insbesondere in den angefügten Ansprüchen aufgeführt ist.
  • Die vorliegende Erfindung stellt ein Verfahren zum Herstellen einer CMOS- Halbleitervorrichtung mit einem N-Kanal-Transistor und einem P-Kanal- Transistor bereit, das die im beigefügten Anspruch 1 aufgeführten Merkmale umfasst.
  • Gemäß der vorliegenden Erfindung werden die vorgenannten Aufgaben teilweise durch Verfahren zum Herstellen einer CMOS-Halbleitervorrichtung mit einem N-Kanal-Transistor und einem P-Kanal-Transistor, das die folgenden Schritte umfasst: Bilden einer dielektrischen Schicht auf einer Oberfläche eines Halbleitersubstrats; Bilden einer leitenden Schicht auf der dielektrischen Schicht; Mustern der leitenden Schicht zur Bildung einer ersten Gate-Elektrode für den N-Kanal-Transistor und einer zweiten Gate-Elektrode für den P-Kanal- Transistor, wobei jede Gate-Elektrode eine obere Fläche und Seitenflächen aufweist; Bilden einer ersten Maske über dem P-Kanal-Transistor; unter Verwendung der ersten Gate-Elektrode als Maske, Implantieren von Verunreinigungen zur Bildung schwach dotierter Implantate vom N-Typ in dem Halbleitersubstrat; Entfernen der ersten Maske; Formen erster Seitenwand-Abstandshalter, die ein erstes Isoliermaterial aufweisen und eine erste Breite haben, an den Seitenflächen der ersten und der zweiten Gate-Elektroden; Formen zweiter Seitenwand-Abstandshalter, die ein zweites Isoliermaterial aufweisen und eine zweite Breite haben, an den ersten Seitenwand-Abstandshaltern an den ersten und den zweiten Gate-Elektroden; Bilden einer zweiten Maske über dem P-Kanal-Transistor; unter Verwendung der ersten Gate-Elektrode und an dieser befindlicher erster und zweiter Seitenwand-Abstandshalter als Maske, Implantieren von Verunreinigungen zur Bildung mäßig oder stark dotierter Implantate vom N-Typ in dem Halbleitersubstrat; Entfernen der zweiten Maske; Aktivierungs-Tempern auf einer ersten Temperatur zur Bildung von Source-/Drain-Bereichen des N-Kanal-Transistors, die schwach dotierte und mäßig oder stark dotierte Bereiche vom N-Typ aufweisen, wobei die schwach dotier ten Bereiche vom N-Typ sich bis zu einer ersten Tiefe unter die Oberfläche des Halbleitersubstrats erstrecken und die mäßig oder stark dotierten Bereiche vom N-Typ sich bis zu einer zweiten Tiefe erstrecken, die größer als die erste Tiefe ist; Entfernen der zweiten Seitenwand-Abstandshalter von der zweiten Gate-Elektrode unter Belassung der ersten Seitenwand-Abstandshalter auf der Elektrode; Bilden einer dritten Maske über dem IM-Kanal-Transistor; unter Verwendung der zweiten Gate-Elektrode und an dieser befindlicher erster Seitenwand-Abstandshalter als Maske, Implantieren von Verunreinigungen zur Bildung schwach dotierter Implantate vom P-Typ in dem Halbleitersubstrat; Formen dritter Seitenwand-Abstandshalter, die ein drittes Isoliermaterial aufweisen und eine dritte Breite haben, an den ersten Seitenwand-Abstandshaltern an der zweiten Gate-Elektrode; unter Verwendung der zweiten Gate- Elektrode und an dieser befindlicher erster und dritter Seitenwand-Abstandshalter als Maske, Implantieren von Verunreinigungen zur Bildung mäßig oder stark dotierter Implantate vom P-Typ in dem Halbleitersubstrat; Entfernen der dritten Maske; Aktivierungs-Tempern auf einer zweiten Temperatur zur Bildung von Source-/Drain-Bereichen des P-Kanal-Transistors, die schwach dotierte und mäßig oder stark dotierte Bereiche vom P-Typ aufweisen, wobei die schwach dotierten Bereiche vom P-Typ sich bis zu einer dritten Tiefe unter die Oberfläche des Halbleitersubstrats erstrecken und die mäßig oder stark dotierten Bereiche vom P-Typ sich bis zu einer vierten Tiefe erstrecken, die größer als die dritte Tiefe ist.
  • Weitere Aufgaben und Vorteile der vorliegenden Erfindung werden Fachleuten aus der folgenden detaillierten Beschreibung deutlich ersichtlich, in der nur die bevorzugte Ausgestaltung der Erfindung gezeigt und beschrieben ist, womit lediglich die beste Weise veranschaulicht werden soll, in der die Ausführung der Erfindung erwogen werden kann. Wie noch ersichtlich werden wird, kann die Erfindung auch in Form anderer und unterschiedlicher Ausgestaltungen konzipiert werden, und an den mehreren Einzelheiten der Erfindung können Modifikationen unter vielen offensichtlichen Aspekten vorgenommen werden, wobei dies alles ohne Abweichung von der Erfindung möglich ist. Somit sind die Zeichnungen und die Beschreibung dahingehend zu verstehen, dass sie von illustrativer und nicht einschränkender Natur sind.
    • Kurzbeschreibung der Zeichnungen
  • Die Fig. 1 bis 4 zeigen aufeinanderfolgende Stufen eines Verfahrens zum Herstellen einer CMOS-Halbleitervorrichtung gemäß einer Ausgestaltung der vorliegenden Erfindung.
    • Beste Art der Ausführung der Erfindung
  • Die vorliegende Erfindung stellt eine Methodik bereit, die eine unabhängige Steuerung von Transistor-Eigenschaften von N-Kanal- und P-Kanal-Transistoren einer CMOS-Halbleitervorrichtung ermöglicht, während ein dennoch hoher Produktions-Durchsatz beibehalten wird. Vorteilhafterweise ermöglicht die vorliegende Erfindung eine unabhängige Steuerung der Kanal-Länge des P-Kanal- Transistors und des N-Kanal-Transistors. Die vorliegende Erfindung erfüllt diese Aufgabe, während sie ebenfalls eine unabhängige Steuerung der leicht dotierten Übergangs-Tiefe (XJ) des P-Kanal-Transistors und des N-Kanal-Transistors ermöglicht, wie in der mitanhängigen Anmeldung mit der Serial No. 08/324,960. Die vorliegende Erfindung erzielt jedoch eine noch weitgehender unabhängige Steuerung, d. h. eine vollständige Abkopplung von den Prozessvariablen, die die Kanal-Länge des P-Kanal-Transistors gegenüber der Kanal- Länge der N-Kanal-Transistors beeinflussen.
  • Gemäß der vorliegenden Erfindung werden die Leistung des N-Kanal-Transistors und die Leistung des P-Kanal-Transistors, insbesondere die Kanal-Längen der jeweiligen Transistoren, unabhängig optimiert, indem ein zwischenliegendes unabhängiges Abstandselement verwendet wird. Gemäß der mitanhängigen Anmeldung mit der Serial No. 08/324/960 wird ein erstes Seiten Wand-Abstandselement an den Gate-Elektroden der N-Kanal- und P-Kanal- Transistoren angeordnet. Dementsprechend ist die effektive Länge des P- Kanal-Transistors durch die Breite der daran befindlichen Seitenwand-Abstandselemente bestimmt. Die Breite des ersten Seitenwand-Abstandselements bestimmt jedoch auch die Länge der leicht dotierten Teile der Source- /Drain-Bereiche in dem N-Kanal-Transistor. Somit sind die Optimierungen des N-Kanal-Transistors und des P-Kanal-Transistors nicht vollständig abgekoppelt. Die vorliegende Erfindung bewirkt eine vollständige Abkopplung des N- Kanal-Transistors und des P-Kanal-Transistors, wodurch eine unabhängige Optimierung der Kanal-Länge durch ein zwischenliegendes abnehmbares Seitenwand-Abstandselement ermöglicht wird.
  • Gemäß einer Ausgestaltung der vorliegenden Erfindung wird auf der Oberfläche eines Halbleiter-Substrats eine dielektrische Gate-Schicht, z. B. ein Siliciumoxid, ausgebildet, typischerweise ein dotiertes monokristallines Silicium. Gate-Elektroden, typischerweise dotiertes monokristallines Silicium, werden in den N-Kanal- und P-Kanal-Transistor-Bereichen ausgebildet. Gemäß dieser Ausgestaltung der vorliegenden Erfindung wird der P-Kanal-Transistor maskiert, und es wird eine Ionen-Implantation durchgeführt, um die leicht dotierten N-Typ-Implantate in dem Halbleiter-Substrat auszubilden, wobei die Gate- Elektrode des N-Kanal-Transistors als Maske verwendet wird. Die Implantierung wird mit einer Dosierung und Energie durchgeführt, mit der die N-Kanal- Transistor-Leistung optimiert wird, wie z. B. mit ungefähr 5 · 10¹³ Atomen pro cm&supmin;² bis zu ungefähr 5 · 10¹&sup4; Atomen pro cm&supmin;² und einer Energie von ungefähr 10 KeV bis ungefähr 30 KeV.
  • Gemäß der vorliegenden Erfindung werden erste Seitenwand-Abstandselemente, die ein erstes Isoliermaterial aufweisen und eine erste Breite haben, an den Seitenwänden der ersten und zweiten Gate-Elektroden ausgebildet. Die ersten Seitenwand-Abstandselemente, wie sämtliche bei der vorliegenden Erfindung verwendeten Abstandselemente, werden in herkömmlicher Weise durch chemischen Dampfauftrag (CVD) eines Isoliermaterials, wie z. B. eines Silicium oxids, eines Siliciumnitrids oder eines Siliciumoxidnitrids, gebildet, gefolgt von anisotropem Ätzen. Die ersten Seitenwand-Abstandselemente werden mit einer Breite ausgebildet, die für die Optimierung der Länge des Kanalbereichs in dem P-Kanal-Transistor ausgelegt ist. Dann werden abnehmbare zweite Seitenwand-Abstandselemente an den ersten Seitenwand-Abstandselementen an den Gate-Elektroden der P- und N-Kanal-Transistoren ausgebildet. Der Ausdruck "abnehmbar" wird in der gesamten vorliegenden Offenbarung zur Bezeichnung der Tatsache verwendet, dass die Seitenwand-Abstandselemente durch beliebige Mittel, wie z. B. Ätzen, im wesentlichen entfernt werden können, ohne dass ein wesentliches Entfernen eines unterliegenden Materials, z. B. der ersten Seitenwand-Abstandselemente, erfolgt. Die abnehmbaren zweiten Seitenwand-Abstandselemente weisen ein zweites Isoliermaterial auf, das vorzugsweise Ätz-Eigenschaften zeigt, die sich von denjenigen des ersten Isoliermaterials unterscheiden. Vorzugsweise unterscheidet sich das erste Isoliermaterial von dem zweiten Isoliermaterial. Die abnehmbaren zweiten Seitenwand- Abstandselemente haben eine zweite Breite, die zur Optimierung der Länge des leicht dotierten Bereichs in dem N-Kanal-Transistor ausgelegt ist. Das zweite Seitenwand-Abstandselement kann auch ein Siliciumoxid, ein Siliciumnitrid oder ein Siliciumoxidnitrid aufweisen, vorzugsweise in anderer Form als bei dem ersten Isoliermaterial und mit unterschiedlichen Ätz-Eigenschaften.
  • Unter Verwendung der Gate-Elektrode des N-Kanal-Transistors und der darauf befindlichen ersten und zweiten Seitenwand-Abstandselemente als Maske werden Verunreinigungen vom N-Typ ionenimplantiert, um mäßig oder schwer dotierte Implantate in dem Halbleitersubstrat zu bilden. Die Ionen-Implantierung wird mit einer Dosierung und Energie durchgeführt, mit der die Z-Kanal- Transistor-Leistung optimiert wird, wie z. B. mit ungefähr 5 · 10¹&sup4; Atomen pro cm&supmin;² bis zu ungefähr 5 · 10¹&sup5; Atomen pro cm&supmin;² und einer Energie von ungefähr 40 KeV bis ungefähr 60 KeV.
  • Beim Ausbilden der Seitenwand-Abstandselemente kann das Ätzen derart durchgeführt werden, dass ein Teil der unterliegenden Gate-Elektrode zurück bleibt, um als ein Oxid-Schirm für die mäßigen oder schweren Implantate zu dienen. Alternativ kann ein thermischer Oxid-Schirm gemäß der Beschreibung in der mitanhängigen Anmeldung mit der Serial No. 08/924/367 gezüchtet oder vorzugsweise im Dampfauftrag appliziert werden, um eine vorübergehende gesteigerte Diffusion implantierter Verunreinigungen zu minimieren.
  • Nach der Ausbildung der moderat oder schwer dotierten Implantate wird eine Aktivierungs-Temperung wie z. B. RTA bei einer Temperatur von ungefähr 1.000ºC bis ungefähr 1.100ºC, z. B. 1050ºC ungefähr 10 Sekunden bis ungefähr 50 Sekunden lang, z. B. 30 Sekunden lang, durchgeführt, um die leicht und mäßig oder schwer dotierten Implantate zwecks Bildung der Source- /Drain-Bereiche des N-Kanal-Transistors zu aktivieren. Ein vorteilhaftes Merkmal der vorliegenden Erfindung besteht darin, dass die P-Typ-Verunreinigungen nicht in das Halbleitersubstrat in dem P-Kanal-Transistor-Bereich implantiert werden, bevor die Aktivierungs-Temperung zum Bilden der N-Kanal- Source-/Drain-Bereiche erfolgt. Somit werden anders als bei herkömmlichen Praktiken die leicht dotierten P-Kanal-Implantate nicht dem schwereren Aktivierungs-Tempern ausgesetzt, das zum Bilden der N-Kanal-Transistor-Source- /Drain-Bereiche erforderlich ist.
  • Nach dem Aktivierungs-Tempern zur Bildung der N-Kanal-Transistor-Source- /Drain-Bereiche werden die zweiten Seitenwand-Abstandselemente von der Gate-Elektrode des P-Kanal-Transistors abgenommen, wobei die ersten Abstandhalter daran zurückgelassen werden. Das Entfernen der zweiten Seitenwand-Abstandselemente wird typischerweise durch Nass-Ätzen durchgeführt.
  • Unter Verwendung der Gate-Elektrode des P-Kanal-Transistors und der daran befindlichen ersten Seitenwand-Abstandselemente als Maske und Maskieren des N-Kanal-Transistor-Bereichs werden P-Typ-Verunreinigungen ionenimplantiert, um leicht dotierte P-Typ-Implantate in dem Halbleitersubstart zu bilden. Dritte Seitenwand-Abstandselemente, die ein drittes Isoliermaterial aufweisen und eine dritte Breite haben, werden dann auf die ersten Seitenwand-Ab standselementen an der Gate-Elektrode des P-Kanal-Transistors aufgetragen. Durch Maskieren des N-Kanal-Transistor-Bereichs und Verwenden der Gate- Elektrode des P-Kanal-Transistors und der daran befindlichen ersten und dritten Seitenwand-Abstandselemente als Maske werden P-Typ-Verunreinigungen ionenimplantiert, um mäßig oder schwer dotierte Implantate in dem Halbleiter-Substrat zu bilden. Das dritte Isoliermaterial des dritten Seitenwand- Abstandselements kann ebenfalls ein Siliciumoxid, ein Siliciumnitrid oder ein Siliciumoxidnitrid aufweisen und kann dem ersten Isoliermaterial ähnlich sein. Vorteilharterweise wird die Breite des dritten Seitenwand-Abstandselements unabhängig derart gewählt, und zwar nach dem Ausbilden der Source-/Drain- Bereiche in dem N-Kanal-Transistor, dass die Länge des leicht dotierten Bereichs in dem P-Kanal des Transistors optimiert wird.
  • P-Kanal-Verunreinigungen werden implantiert, um leicht und mäßig oder schwer dotierte Implantate mit einer Dosierung und Energie für optimierte P- Kanal-Transistor-Leistung zu bilden. Beispielsweise wird beim Ausbilden der für P-Typ-Verunreinigungen ausgelegten leicht dotierten Implantate eine Ionen-Implantation mit einer Dosierung von ungefähr 5 · 10¹³ Atomen pro cm&supmin;² bis ungefähr 5 · 10¹&sup4; Atomen pro cm&supmin;² und mit einer Energie von ungefähr 5 KeV bis ungefähr 10 keV durchgeführt, während die P-Typ-Verunreinigungen in das Halbleiter-Substrat zur Bildung der mäßig oder schwer dotierten Implantate typischerweise mit einer Dosierung von ungefähr 5 · 10¹&sup4; Atomen pro cm&supmin;² bis ungefähr 5 · 10¹&sup5; Atomen pro cm&supmin;² und mit einer Energie von ungefähr 20 KeV bis ungefähr 40 keV implantiert werden.
  • Nach dem Ausbilden der mäßig oder schwer dotierten Implantate des P-Typs wird eine Aktivierungs-Temperung mit einer zweiten Temperatur durchgeführt, um die Source'/Drain-Bereiche des P-Kanal-Transistors zu bilden, die die leicht und moderat oder die schwer dotierten Teile vom P-Typ aufweist. Die leicht dotierten Teile vom P-Typ erstrecken sich unterhalb der Oberfläche des Halbleiter-Substrats bis in eine dritte Tiefe, die kleiner ist die Tiefe der mäßig oder schwer dotierten Teile vom P-Typ. Die Tiefe der leicht dotierten Teile vom P-Typ, d. h. die Übergangs-Tiefe (XJ), beträgt typischerweise ungefähr 600 Å bis 800 Å. Das Aktivierungs-Tempern zur Bildung der P-Kanal-Source-/Drain- Bereiche erfolgt typischerweise mit einer Temperatur von ungefähr 900ºC bis ungefähr 1.000ºC, z. B. 1.000ºC etwa 10 Sekunden lang bis etwa 45 Sekunden lang, z. B. etwa 30 Sekunden.
  • Gemäß der vorliegenden Erfindung werden die leicht dotierten P-Kanal-Implantate einem einzelnen Aktivierungs-Temperungs-Schritt ausgesetzt, mittels dessen XJ im Gegensatz zu herkömmlichen Praktiken gesteuert wird, bei denen die leicht dotierten P-Kanal-Transistor-Implantate der Hochtemperatur- Aktivierungs-Temperung zur Bildung der N-Kanal-Transistor-Source-/Drain- Bereiche sowie der Aktivierungs-Temperung zur Bildung der P-Kanal-Transistor-Source-/Drain-Bereiche ausgesetzt werden. Somit können, wie bei der mitanhängigen Anmeldung mit der Serial No. 08/324,960, Xj für den N-Kanal- Transistor und X für den P-Kanal-Transistor unabhängig zugeschnitten oder optimiert werden Gemäß der vorliegenden Erfindung jedoch wird das gesamte Abkoppeln des P-Kanal-Transistors und des N-Kanal-Transistors durch Verwendung eines zwischenliegenden entfernbaren zweite Seitenwand-Abstandselements erzielt. Somit ermöglicht die vorliegende Erfindung ein vollständiges Abkoppeln der Lange des Kanal-Bereichs in dem N-Kanal-Transistor von der Länge des Kanal-Bereichs des P-Kanal-Transistors.
  • In den Fig. 1 bis 4 ist eine Ausführungsform der vorliegenden Erfindung schematisch gezeigt, wobei gleiche Merkmale mit gleichen Bezugszeichen gekennzeichnet sind. Gemäß Fig. 1 wird eine dielektrische Gate-Schicht 11 auf einem dotierten monokristallinen Silicium-Halbleitersubstrat 10 ausgebildet, und eine dotierte polykristalline Silicium-Gate-Elektrode 12 wird in dem N- Kanal-Transistor-Bereich ausgebildet/während eine Gate-Elektroden-Schicht 30 in dem P-Kanal-Transistor-Bereich ausgebildet ist (Fig. 3). Dann werden N- Typ-Verunreinigungen in das Halbleiter-Substrat ionenimplantiert, wie durch den Pfeil 13 angedeutet, um leicht dotierte Implantate vom N-Typ zu bilden. Erste isolierende Seitenwand-Abstandselemente 20 werden dann an den Sei tenflächen der Gate-Elektrode 12 und an den Seitenflächen der Gate-Elektrode 30 ausgebildet (Fig. 3). Die ersten isolierenden Seitenwand-Abstandselemente 20 werden aus einem Isoliermaterial wie z. B. Siliconoxid mit einer Breite gebildet, die im Hirblick auf die Optimierung der Länge des Kanals in dem P- Kanal-Transistor-Bereich gewählt ist. Zweite Seitenwand-Abstandselemente 21 werden dann an den ersten Seitenwand-Abstandselementen 20 an der Gate- Elektrode 12 ausgebildet, wie Fig. 2 zeigt, sowie an den ersten Seitenwand- Abstandselementen 20 an der Gate-Elektrode 30 (nicht gezeigt). Die Breite der zweiten Seitenwand-Abstandselemente wird im Hinblick auf die Optimierung der Länge des leicht dotierten Teils der schließlich gebildeten Source- /Drain-Bereiche in dem N-Kanal-Transistor gewählt.
  • "Der P-Kanal-Transistor wird maskiert und unter Verwendung der Gate-Elektrode 12 mit der ersten 20 und zweiten 21 Seitenwand-Abstandselementen als Maske werden N-Typ-Verunreinigungen in das Halbleiter-Substrat implantiert, wie durch die Pfeile 22 angedeutet, um mäßig oder schwer dotierte Implantate 23 in dem Halbleiter-Substrat auszubilden. Dann wird die Aktivierungs- Temperung durchgeführt, um die Source-/Drain-Bereiche des N-Kanal-Transistors zu bilden.
  • Das zweite gezeigte Seitenwand-Abstandselement wird gemäß dieser Ausführungsform aus einem Isoliermaterial gebildet, das sich von dem ersten Isoliermaterial unterscheidet. Beispielsweise ist, wenn die ersten Seitenwand- Abstandselemente aus Siliconoxid gebildet sind, das Isoliermaterial für das zweite Seitenwand-Abstandselement 21 ein Siliconnitrid. Nach der Aktivierung der Source-/Drain-Bereiche des N-Kanal-Transistors werden die zweiten Seitenwand-Abstandselemente 21 von dem ersten Seitenwand-Abstandselement 20 der Gate-Elektrode 30 entfernt, z. B. durch Nass-Ätzen mit Salpetersäure, wobei die erster Seitenwand-Abstandselemente 20 im wesentlichen intakt an den Seitenflächen der Gate-Elektrode 30 belassen werden. Der N-Kanal-Transistor-Bereich wird dann maskiert, und unter Verwendung der Gate-Elektrode 30 und der daran befindlichen ersten Seitenwand-Abstandselemente 20 als Maske werden dir P-Kanal-Verunreinigungen ionenimplantiert, wie durch die Pfeile 31 angedeutet, um gemäß Fig. 3 leicht dotierte Implantate 32 in dem Halbleitersubstrat zu bilden.
  • Gemäß Fig. 4 werden vier Seitenwand-Abstandselemente 40 an den ersten Seitenwand-Abstandselementen 31 an der Gate-Elektrode 30 ausgebildet. Die kombinierte Breite der ersten Seitenwand-Abstandselemente 20 und der dritten Seitenwand-Abstandselemente 40 bestimmt die Länge des leicht dotierten Teils der schließlich gebildeten Source-/Drain-Bereiche des P-Kanal-Transistors, und zwar unabhängig. Da die Breite der dritten Seitenwand-Abstandselemente 40 unabhängig von der Breite der entfern baren zweiten Seitenwand- Abstandselements 21 bestimmt wird, wird die Kanal-Länge der N-Kanal- Transistoren unabhängig von der Kanal-Länge des P-Kanal-Transistors optimiert.
  • Nach der Ausbildung der dritten Seitenwand-Abstandselemente, die ein Isoliermaterial ähnlich dem Isoliermaterial der ersten Seitenwand-Abstandselemente 20 aufweisen können, und dem Maskieren des maskierten N-Kanal- Transistors werden P-Typ-Verunreinigungen wie durch die Pfeile 33 angedeutet ionenimplantiert, wobei die Gate-Elektrode 30 und die ersten Seitenwand- Abstandselemente 20 und die daran befindlichen dritten Seitenwand-Abstandselemente 40 als Maske verwendet werden, um gemäß Fig. 4 mäßig oder schwer dotierte implantate 34 in dem Halbleiter-Substrat zu bilden. Dann wird die Aktivierungs-Temperung durchgeführt, um die Source-/Drain-Bereiche des P-Kanal-Transistors zu bilden.
  • Somit behält die vorliegende Erfindung die Vorteile des unabhängigen Steuerns von Xj des N-Kanal-Transistors und des P-Kanal-Transistors gemäß der Beschreibung in der mitanhängigen Anmeldung mit der Serial No. 08/924,360 bei. Zusätzlich werden gemäß der vorliegenden Erfindung die Kanal-Länge des N-Kanal-Transistors und die Kanal-Länge des P-Kanal-Transistors vollständig entkoppelt, indem zwischenliegende zweite Seitenwand-Abstandselemente 21 (Fig. 2) und dritte Seitenwand-Abstandselemente 40 (Fig. 4) verwendet werden, wobei die breite der zweiten Seitenwand-Abstandselemente 21 und die Breite der dritten Seitenwand-Abstandselemente 40 unabhängig gewählt werden. Die Implantierungs- und Aktivierungstemperungs-Bedingungen werden im Hinblick auf eine unabhängige Optimierung des N-Kanal-Transistors und des P-Kanal-Transistors gewählt.
  • Die vorliegende Erfindung ist für die Herstellung verschiedener Typen von Halbleitervorrichtungen anwendbar, insbesondere von hochdichten Halbleitervorrichtungen mit Sub-Mikron-Merkmalen von ungefähr 0,25 Mikron oder weniger, wobei die Erfindung hohe Geschwindigkeits-Eigenschaften und verbesserte Zuverlässigkeit zeigt. Die vorliegende Erfindung ist kostengünstig und kann leicht in herkömmliche Verarbeitungsvorgänge integriert werden.
  • In den vorstehenden Beschreibungen wurden zahlreiche Einzelheiten aufgeführt, wie z. B. bestimmte Materialien, Strukturen/chemische Vorgänge etc., um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. Die vorliegende Erfindung kann jedoch, wie ein Durchschnittsfachmann auf dem Gebiet erkennen wird, auch ohne Rückgriff auf die speziellen angeführten Einzelheiten praktiziert werden. In anderen Fällen sind weithin bekannte Verarbeitungsstrukturen nicht detailliert beschrieben worden, um die Darstellung der vorliegenden Erfindung nicht unnötig zu verkomplizieren.
  • In der vorliegenden Offenbarung sind nur die bevorzugte Ausgestaltung der Erfindung und nur wenige Beispiele für ihre Veilseitigkeit gezeigt und beschrieben. Es wird darauf hingewiesen, dass die Erfindung zur Anwendung in vielen anderen Kombinationen und Umgebungen geeignet ist und an der Erfindung Änderungen und Modifikationen im Rahmen des hier dargelegten erfinderischen Konzepts vorgenommen werden können.

Claims (18)

1. Verfahren zum Herstellen einer CMOS-Halbleitervorrichtung mit einem N- Kanal-Trans stör und einem P-Kanal-Transistor, mit den folgenden Schritten:
Bilden einer dielektrischen Schicht (11) auf einer Oberfläche eines Halbleitersubstrats (10);
Bilden einer leitenden Schicht (12, 30) auf der dielektrischen Schicht (11);
Mustern der leitenden Schicht zur Bildung einer ersten Gate-Elektrode (12) für den N-Kanal-Transistor und einer zweiten Gate-Elektrode (30) für den P-Kanal-Transistor, wobei jede Gate-Elektrode eine obere Fläche und Seitenflächen aufweist;
Bilden einer ersten Maske über dem P-Kanal-Transistor;
unter Verwendung der ersten Gate-Elektrode (12) als Maske, Implantieren von Verunreinigungen zur Bildung schwach dotierter Implantate vom N-Typ in dem Halbleitersubstrat (10);
Entfernender ersten Maske;
Formen erster Seitenwand-Abstandshalter (20), die ein erstes Isoliermaterial aufweisen und eine erste Breite haben, an den Seitenflächen der ersten (12; und der zweiten (30) Gate-Elektroden;
Formen zweiter Seitenwand-Abstandshalter (21), die ein zweites Isoliermaterial aufweisen und eine zweite Breite haben, an den ersten Seitenwand-Abstandshaltern (20) an den ersten (12) und den zweiten (30) Gate-Elektroden;
Bilden einer zweiten Maske über dem P-Kanal-Transistor;
unter Verwendung der ersten Gate-Elektrode (12) und an dieser befindlicher erster (20) und zweiter (21) Seitenwand-Abstandshalter als Maske/- Implantieren von Verunreinigungen zur Bildung mäßig oder stark dotierter Implantate vom N-Typ in dem Halbleitersubstrat (10);
Entfernen der zweiten Maske;
Aktivierungs-Tempern auf einer ersten Temperatur zur Bildung von Source-/Drain-Bereichen des N-Kanal-Transistors, die schwach dotierte und mäßig oder stark dotierte Bereiche vom N-Typ aufweisen, wobei die schwach dotierten Bereiche vom N-Typ sich bis zu einer ersten Tiefe unter die Oberfläche des Halbleitersubstrats (10) erstrecken und die mäßig oder stark dotierten Bereiche vom N-Typ sich bis zu einer zweiten Tiefe erstrecken, die größer als die erste Tiefe ist;
Entfernen der zweiten Seitenwand-Abstandshalter (21) von der zweiten Gate-Elektrode (30) unter Belassung der ersten Seitenwand-Abstandshalter (20) auf der Elektrode;
Bilden einer dritten Maske über dem N-Kanal-Transistor;
unter Verwendung der zweiten Gate-Elektrode (30) und an dieser befindlicher erster Seitenwand-Abstandshalter (20) als Maske, Implantieren von Verunreinigungen zur Bildung schwach dotierter Implantate vom P-Typ in dem Halbleitersubstrat (10); Formen dritter Seitenwand-Abstandshalter (40), die ein drittes Isoliermaterial aufweisen und eine dritte Breite haben, an den ersten Seitenwand- Abstandshaltern (20) an der zweiten Gate-Elektrode (30);
unter Verwendung der zweiten Gate-Elektrode (30) und an dieser befindlicher erster (20) und dritter (40) Seitenwand-Abstandshalter als Maske, Implantieren von Verunreinigungen zur Bildung mäßig oder stark dotierter Implantate vom P-Typ in dem Halbleitersubstrat (10);
Entfernen der dritten Maske;
Aktivierungs-Tempern auf einer zweiten Temperatur zur Bildung von Source-/Drain-Bereichen des P-Kanal-Transistors, die schwach dotierte und mäßig oder stark dotierte Bereiche vom P-Typ aufweisen, wobei die schwach dotierten Bereiche vom P-Typ sich bis zu einer dritten Tiefe unter die Oberfläche des Halbleitersubstrats (10) erstrecken und die mäßig oder stark dotierten Bereiche vom P-Typ sich bis zu einer vierten Tiefe erstrecken, die größer als die dritte Tiefe ist.
2. Verfahren nach Anspruch 1, bei dem sich das zweite Isoliermaterial von dem ersten Isoliermaterial unterscheidet.
3. Verfahren nach Anspruch 2, bei dem das erste Isoliermaterial ein Oxid aufweist und das zweite Isoliermaterial ein Nitrid aufweist.
4. Verfahren nach Ansprüche, bei dem das erste Isoliermaterial Siliciumoxid aufweist und das zweite Isoliermaterial ein Siliciumnitrid aufweist.
5. Verfahren nach einem der vorherigen Ansprüche, mit einem Ätz-Schritt zum Entfernen der zweiten Seitenwand-Abstandshalter (21), wobei die ersten Seitenwand-Abstandshalter (20) im wesentlichen unverändert belassen werden.
6. Verfahren nach Anspruch 5, mit einem Schritt des Nass-Ätzens mit Salpetersäure zum Entfernen der zweiten Seitenwand-Abstandshalter (21).
7. Verfahren nach einem der vorherigen Ansprüche, bei dem das erste und das dritte Isoliermaterial einander gleich sind.
8. Verfahren nach einem der vorherigen Ansprüche, bei dem das Halbleitersubstrat (10) monokristallines Silidum aufweist und eine dielektrische Schicht (11) Siliciumoxid aufweist.
9. Verfahren nach einem der vorherigen Ansprüche, bei dem die leitende Schicht (12, 30) dotiertes polykristallines Silidum aufweist.
10. Verfahren nach einem der vorherigen Ansprüche, mit dem Ionen-Implantieren von Verunreinigungen mit einer Dosierung, die im wesentlichen im Bereich von 5 · 10¹³ Ionen cm&supmin;² bis 5 · 10¹&sup4; Ionen cm&supmin;² liegt, und mit einer Energie, die im wesentlichen im Bereich von 10 KeV bis 30 KeV liegt, um die schwach dotierten Implantate vom N-Typ zu bilden.
11. Verfahren nach einem der vorherigen Ansprüche, mit dem Ionen-Implantieren von Verunreinigungen mit einer Dosierung, die im wesentlichen im Bereich von 5 · 10¹&sup4; Ionen cm&supmin;² bis 5 · 10¹&sup5; Ionen cm&supmin;² liegt, und mit einer Energie, die im wesentlichen im Bereich von 40 KeV bis 60 KeV liegt, um die mäßig oder stark dotierten Implantate vom N-Typ zu bilden.
12. Verfahren nach einem der vorherigen Ansprüche, mit dem Ionen-Implantieren von Verunreinigungen mit einer Dosierung, die im wesentlichen im Bereich von 5 · 10¹³ Ionen cm&supmin;² bis 5 · 10¹&sup4; Ionen cm&supmin;² liegt, und mit ei ner Energie, die im wesentlichen im Bereich von 5 KeV bis 10 KeV liegt, um die schwach dotierten Implantate vom P-Typ zu bilden.
13. Verfahren nach einem der vorherigen Ansprüche, mit dem Ionen-tmplantieren von Verunreinigungen mit einer Dosierung, die im wesentlichen im Bereich von 5 · 10¹&sup4; Ionen cm&supmin;² bis 5 · 10¹&sup5; Ionen cm&supmin;² liegt, und mit einer Energie, die im wesentlichen im Bereich von 20 KeV bis 40 KeV liegt, um die mäßig oder stark dotierten Implantate vom P-Typ zu bilden.
14. Verfahren nach einem der vorherigen Ansprüche, bei dem die Seitenwand-Abstandshalter (20, 21, 40) durch Auftragen einer Schicht von Isoliermaterial und Ätzen gebildet wird.
15. Verfahren nach einem der vorherigen Ansprüche, bei dem die zweite Temperatur niedriger als die erste Temperatur ist.
16. Verfahren nach einem der vorherigen Ansprüche, bei dem die erste Temperatur im wesentlichen im Bereich von 1.000ºC bis 1.100ºC liegt und die zweite Temperatur im wesentlichen im Bereich von 900ºC bis 1000ºC liegt.
17. Verfahren nach einem der vorherigen Ansprüche, bei dem die erste Tiefe im wesentlichen im Bereich von 600 A bis 800 Å liegt und die dritte Tiefe im wesentlichen im Bereich von 600 Å bis 800 Ä liegt.
18. Verfahren nach einem der vorherigen Ansprüche, bei dem sich die erste, die zweite und die dritte Breite voneinander unterscheiden.
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