DE69031447T2 - Verfahren zur Herstellung von MIS-Halbleiterbauelementen - Google Patents

Verfahren zur Herstellung von MIS-Halbleiterbauelementen

Info

Publication number
DE69031447T2
DE69031447T2 DE69031447T DE69031447T DE69031447T2 DE 69031447 T2 DE69031447 T2 DE 69031447T2 DE 69031447 T DE69031447 T DE 69031447T DE 69031447 T DE69031447 T DE 69031447T DE 69031447 T2 DE69031447 T2 DE 69031447T2
Authority
DE
Germany
Prior art keywords
sio2 film
substrate
gate electrode
film
side walls
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69031447T
Other languages
English (en)
Other versions
DE69031447D1 (de
Inventor
Naoya Hoshi
Shinichi Ito
Yutaka Okamoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Application granted granted Critical
Publication of DE69031447D1 publication Critical patent/DE69031447D1/de
Publication of DE69031447T2 publication Critical patent/DE69031447T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

  • Die vorliegende Erfindung bezieht sich auf Verfahren zur Herstellung von MIS-Halbleiterbauelementen.
  • Ein Verfahren zur Herstellung eines MIS-Halbleiterbauelements, welches eine LDD-Struktur hat, ist in "Monthly Semiconductor World" (1987, Februar) Seite 94 bis 100 beschrieben. Dieses Verfahren weist die Schritte auf, die in Fig. 1A bis 1C gezeigt sind.
  • Wie in Fig. 1A gezeigt ist, ist ein SiO&sub2;-Film 12, der als Gate-Isolationsfilm dient, auf einem Si-Substrat 11 gebildet, und eine Gate-Elektrode 13 ist auf dem SiO&sub2;-Film 12 gebildet. Die Gate-Elektrode 13 besitzt einen Polyzid-Aufbau, der durch einen polykristallinen Silizium-Film 14 und einen WSix- Film 15 (Silicid) gebildet ist. Danach werden Phosphor-Ionen 16 zum Bilden eines n&supmin;-Bereichs fur einen Source/Drain-Bereich in das Si-Substrat 11 implantiert, wobei die Gate-Elektrode 13 als Maske verwendet wird.
  • Wie in Fig. 1B gezeigt ist, wird ein SiO&sub2;-Film 17 durch das Luftdruck-Niedertemperatur-CVD-Verfahren (ungefähr 410ºC) aufgebracht, wobei Monosilan oder dgl. verwendet wird. Der SiO&sub2;-Film 17 wird durch reaktives Ionenätzen (RIE) geätzt, um Seitenwände der Gate-Elektroden 13 zu bilden, wobei der SiO&sub2;- Film 17 verwendet wird.
  • Die thermische Oxidation wird für den resultierenden Aufbau durchgeführt, um jeweils einen SiO&sub2;-Film 21 und 22 auf den Oberflächen des Si-Substrats 11 und des WSix-Films 15 zu bilden. Der SiO&sub2;-Film 21 wird dazu verwendet, um eine Abnahme der Gate-Durchschlagsspannung am Rand der Gate-Elektrode 13 zu verhindern.
  • Anschließend werden Arsen-Ionen 23 zum Bilden eines n&spplus;- Bereichs fur einen Source/Drain-Bereich in das Si-Substrat 11 implantiert, wobei die Gate-Elektrode 13 und der SiO&sub2;-Film 17 als Masken verwendet werden.
  • Wie in Fig. 1C gezeigt ist, wird der resultierende Aufbau getempert, um n&supmin;-Bereiche 24 und n&spplus;-Bereiche 25 zu bilden, die als Source/Drain-Bereiche dienen.
  • Der thermische Oxidation zum Bilden der SiO&sub2;-Filme 21 und 22 wird bei einer Temperatur innerhalb des Bereichs von 850 ºC bis 900ºC durchgeführt. Bei einem MIS-Transistor, der eine Gate-Länge von ungefähr 0,8 µm hat, wird jedoch, wenn die thermische Hochtemperatur-Oxidation für eine längere Zeit durchgeführt wird, die Übergangstiefe in unerwünschter Weise vergrößert. Da daher die thermische Oxidation nicht zufriedenstellend durchgeführt werden kann, hat der SiO&sub2;-Film 21 und 22 eine Dicke von ungefähr 10 nm.
  • Wenn der SiO&sub2;-Film 21 eine solch kleine Dicke hat, wird das Si-Substrat 11 während der Ionenimplantation des Arsens 23 wesentlich beschädigt. Aus diesem Grund treten leicht Kristallfehler im Si-Substrat 11 auf. Aus diesem Grund tritt eine Verschlechterung der Bauteile-Kennlinie, beispielsweise ein Anstieg des Leckstroms über einen Übergang auf, wodurch die Produktionsausbeute abnimmt.
  • Da außerdem das RIE (reaktives Ionenätzen) zur Bildung der SiO&sub2;-Filme 17, die als Seitenwände der Gate-Elektrode 13 dienen, die Oberflächen des Si-Substrats und des WSix-Films 15 beschädigen, ist es schwierig, die SiO&sub2;-Filme 21 und 22 wachsen zu lassen. Aus diesem Grund ist die Dicke des SiO&sub2;-Films 21 klein, und das obige Problem, bei dem Kristallfehler im Si- Substrat 11 sich leicht bilden, tritt typischerweise auf.
  • Gemäß der vorliegenden Erfindung wird ein Verfahren zur Herstellung eines MIS-Halbleiterbauelements bereitgestellt, wobei das Verfahren folgende Schritt aufweist:
  • Bilden einer Gate-Elektrode auf einem Gate-Isolationsfilm auf einem Silizium-Halbleitersubstrat;
  • Bilden eines ersten Verunreinigungsbereichs, der eine relativ niedrige Verunreinigungskonzentration hat, in diesem Substrat, wobei die Gate-Elektrode als eine Maske verwendet wird;
  • Bilden von Seitenwänden auf der Gate-Elektrode;
  • Bilden eines ersten SiO&sub2;-Films, um unverdeckte Flächen des Substrats, der Seitenwände und der Gate-Elektrode zu überdecken;
  • Oxidieren zumindest der Fläche des ersten SiO&sub2;-Films über dem Substrat, um einen zweiten SiO&sub2;-Film auf dem ersten SiO&sub2;-Film zu bilden; und
  • Bilden eines zweiten Verunreinigungsbereichs, der eine relativ hohe Verunreinigungskonzentration hat, im Substrat, wobei die Gate-Elektrode und die Seitenwände, die mit dem ersten SiO&sub2;-Film überdeckt sind, als eine Maske verwendet wird.
  • Bei einem Verfahren gemäß der vorliegenden Erfindung wird, nachdem der erste SiO&sub2;-Film (Isolationsfilm) auf den Seitenwänden, der Gate-Elektrode und der Oberfläche des Halbleitersubstrats gebildet wurde, die Oberfläche oxidiert. Daher wird nach der Bildung des zweiten Verunreinigungsbereichs, der eine relativ hohe Verunreinigungskonzentration im Halbleitersubstrat hat, das Halbleitersubstrat nur leicht beschädigt, sogar wenn die Oxidschicht dünn ist, so daß nicht die Neigung besteht, daß Kristailfehler im Halbleitersubstrat gebildet werden.
  • Da die Oxidschicht zusätzlich zum ersten SiO&sub2;-Film (Isolationsfilm) gebildet wird, kann eine Abnahme der Gate- Durchschlagsspannung am Randbereich einer Gate-Elektrode vermieden werden.
  • Die Erfindung wird nun durch ein Ausführungsbeispiel mit Hilfe der beiliegenden Zeichnungen beschrieben, wobei durchwegs die gleichen Teile mit den gleichen Bezugszeichen versehen sind, und in denen:
  • Fig. 1A bis 1C Seitenguerschnittsansichten sind, die die Schritte beim Herstellen eines MIS-Halbleiterbauelements mittels einer früher vorgeschlagenen Methode zeigen;
  • Fig. 2A bis 2D Seitenguerschnittsansichten sind, die die Schritte beim Herstellen eines MIS-Halbleiterbauelements gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigen; und
  • Fig. 3 eine graphische Darstellung ist, die die Schrittreichweite bei einem MIS-Halbleiterbauelement zeigt.
  • Bei der ersten Ausführungsform wird, wie in Fig. 2A gezeigt ist, ein SiO&sub2;-Film 12, ein polykristalliner Si-Film 14 und ein WSix-Film 15 auf einem Si-Substrat 11 gebildet, und es werden Phosphor-Ionen 16 in das Si-Substrat 11 implantiert. Es werden die gleichen Prozeduren, wie in Fig. 1A bis 1C durchgeführt, bis ein SiO&sub2;-Film 17 auf dem Si-Substrat 11 gebildet ist.
  • Bei der ersten Ausführungsform wird, wie in Fig. 2B gezeigt ist, ein SiO&sub2;-Film 26, der eine Dicke von 10 bis 30 nm hat, auf den Oberflächen des Si-Substrats 11 und des WSix-Films durch das Niederdruck-Hochtemperatur-CVD-Verfahren (ungefähr 700 ºC) abgelagert, wobei TEOS (Tetraethylorthosilikat) oder dgl. verwendet wird. Mit diesem CVD-Verfahren kann die Abscheidungsrate vermindert werden. Daher kann ein SiO&sub2;-Film 26, der eine kleine Dicke hat, gut kontrollierbar abgeschieden werden.
  • Es werden die gleichen Prozeduren wie in Fig. 1A bis 1C durchgeführt. Das heißt, wie in Fig. 2C gezeigt ist, werden die SiO&sub2;-Filme 21 und 22 gebildet, und es werden die Arsen-Ionen 23 implantiert. Wie in Fig. 2D gezeigt ist, wird durch Tempern ein n&supmin;-Bereich 24 und ein n&spplus;-Bereich 25 gebildet.
  • Da bei dieser ersten Ausführungsform der SiO&sub2;-Film 26 zusätzlich zum SiO&sub2;-Film 21 gebildet wird, sogar wenn der SiO&sub2;- Film 21 eine kleine Dicke von ungefähr 10 nm hat, wie in Fig. 1A bis 1D gezeigt ist, wird das Si-Substrat 11 nur leicht während der Implantation der Arsen-Ionen 23 geschädigt. Daher besteht nicht die Neigung, daß Kristallfehler im Si-Substrat 11 auftreten. Damit kann ein MIS-Halbleiterbauelement, welches eine ausgezeichnete Charakteristik hat, mit einer hohen Ausbeute hergestellt werden.
  • Der WSix-Film 15 in einem amorphen Zustand wird durch Hitze kristallisiert, die während der Bildung der SiO&sub2;-Filme 21 und 22 erzeugt wird, und es wird die Schutzfähigkeit des WSix- Films 15 gegen Ionen-Implantation vermindert. Wenn daher nur der SiO&sub2;-Film 22, der die Dicke von ungefähr 10 nm hat, auf der Oberfläche des WSix-Films 15 wie in Fig. 1B oder 1C gebildet wird, erreichen die Arsen-Ionen 23 leicht einen Kanalbereich durch die Gate-Elektrode 13 während der Implantation der Arsen- Ionen 23.
  • Bei der ersten Ausführungsform wird jedoch zusätzlich zum SiO&sub2;-Film 22 der SiO&sub2;-Film 26 auf dem WSix -Film 15 gebildet. Daher können die Arsen-Ionen 23 nicht den Kanalbereich über die Gate-Elektrode 13 erreichen. Da die Temperatur des Niederdruck-Hochtemperatur-CVD-Verfahrens zum Bilden des SiO&sub2;- Films 26 niedriger ist als die bei der thermischen Oxidation, wird die Übergangstiefe nicht vergrößert, sogar wenn der SiO&sub2;- Film 26 gebildet wird.
  • Die zweite Ausführungsform hat im wesentlichen die gleichen Schritte wie die erste Ausführungsform, mit der Ausnahme, daß die SiO&sub2;-Filme 17, die als Seitenwände einer Gate- Elektrode 13 dienen, durch das Niederdruck-Hochtemperatur-CVD- Verfahren gebildet werden, wobei TEOS oder dgl. verwendet wird, und ein SiO&sub2;-Film 26 durch das Luftdruck-Niedertemperatur-CVD- Verfahren gebildet wird.
  • Wenn die SiO&sub2;-Filme 17 durch das Luftdruck-Niedertemperatur-CVD-Verfahren gebildet werden, wie bei der ersten Ausführungsform, wird die Schrittreichweite des SiO&sub2;-Films 17 bei einem Musterbereich mit einer niedrigen Dichte beispielsweise bei einem peripheren Schaltungsbereich gut, jedoch arm bei einem Musterbereich mit einer hohen Dichte, beispielsweise einer Speicherzelle. Fig. 3 zeigt die Schrittreichweite des SiO&sub2;- Films 17.
  • Wenn daher das RIE-Verfahren für den SiO&sub2;-Film 17 durchgeführt wird, werden Bereiche des SiO&sub2;-Films 17 mit Ausnahme für die Seitenwände der Gate-Elektrode 13 auf der Oberfläche des Si-Substrats 11 von der Speicherzelle aufgrund des armen Schrittreichweite entfernt. In diesem Zeitpunkt wird der SiO&sub2;-Film 17 auf dem peripheren Schaltungsbereich gelassen. Wenn das RIE-Verfahren in diesem Zeitpunkt angehalten wird und dann die Arsen-Ionen implantiert werden, reichen die Arsen-Ionen 23 nicht tief in das Si-Substrat 11 am peripheren Schaltungsbereich. Daher hat eine Verunreinigungsdiffusionsschicht einen hohen Schichtwiderstand.
  • Um dies zu vermeiden, muß das RIE-Verfahren durchgeführt werden, bis der SiO&sub2;-Film 17 von der Oberfläche des Si- Substrats 11 mit der Ausnahme für die Seitenwände der Gate- Elektrode 13 entfernt ist, sogar beim peripheren Schaltungsbereich. In diesem Fall jedoch wird die Speicherzelle übermäßig überätzt. Wenn ein solches Überätzen auftritt, wird das Si- Substrat 11 häufig beschädigt. Daher können leicht Kristallfehler im Si-Substrat 11 auftreten, was eine minderwertige Speicherzelle zur Folge hat.
  • Im Gegensatz dazu hat bei der zweiten Ausführungsform, da der SiO&sub2;-Film 17 durch das Niederdruck-Hochtemperatur-CVD- Verfahren gebildet ist, wobei TEOS oder dgl. verwendet wird, der SiO&sub2;-Film 17 eine gute Schrittreichweite sogar bei einem hochdichten Musterbereich.
  • Bei der zweiten Ausführungsform kann MIS-Halbleiterbauelement, welches eine bessere Charakteristik als das bei der ersten Ausführungsform hat, bei einer höheren Ausbeute als bei der ersten Ausführungsform hergestellt werden.
  • Wenn daher beide SiO&sub2;-Filme 17 und 26 durch das Niederdruck-Hochtemperatur-CVD-Verfahren gebildet werden, wird der WSix-Film 15 zweimal auf eine hohe Temperatur von 600ºC oder mehr erhitzt, während der WSix-Film 15 freigelegt wird, wodurch sich der WSix-Film 15 leicht vom polykristallinen Si-Film 14 abgeschält. Da jedoch der SiO&sub2;-Film 26 durch das Luftdruck-Niedertemperatur-CVD-Verfahren gebildet wird, wird der WSix-Film 15 nicht vom polykristallinen Si-Film 14 abgeschält.
  • Bei der dritten Ausführungsform wird ein Halbleiterbauelement hergestellt, indem im wesentlichen die gleichen Prozeduren wie bei der zweiten Ausführungsform befolgt werden, mit der Ausnahme, daß, wenn ein SiO&sub2;-Film 17 nicht auf der Oberfläche eines Si-Substrats 11 in einem hochdichten Musterbereich, beispielsweise einer Speicherzelle gelassen wird mit Ausnahme für die Seitenwände einer Gate-Elektrode 13, das RIE-Verfahren, welches für den SiO&sub2;-Film 17 angewandt wird, gestoppt wird und der SiO&sub2;-Film 17, der im Musterbereich niedriger Dichte beispielsweise einem peripheren Schaltungsbereich in diesem Zeitpunkt verbleibt, durch anschließendes Naß-Ätzen entfernt wird. Eine Stoppzeit des RIE-Verfahrens, welches für die Speicherzelle oder dgl. angewandt wird, kann ermittelt werden, wobei ein Endpunktdetektor zum Ätzen verwendet wird.
  • Wenn das Naß-Ätzen wie bei der dritten Ausführungsform durchgeführt wird, wird das Si-Substrat 11 nicht beschädigt. Da außerdem die Ätzmenge ungefähr mehrere Zehntel Nanometer beträgt, werden die Formen des SiO&sub2;-Films 17 der Seitenwände der Gate-Elektrode 13 fast nicht beeinträchtigt.
  • Daher kann bei der dritten Ausführungsform ein MIS- Halbleiterbauelement, welches bessere Eigenschaften als das der zweiten Ausführungsform hat, mit einer Ausbeute hergestellt werden, die höher ist als bei der zweiten Ausführungsform.
  • Wenn der SiO&sub2;-Film 17 durch das Luftdruck-Niedertemperatur-CVD-Verfahren anstelle des Niederdruck-Hochtemperatur- CVD-Verfahrens gebildet wird, wobei TEOS oder dgl. wie bei der dritten Ausführungsform verwendet wird, werden Hohlräume unerwünscht in den Schulterbereichen des SiO&sub2;-Films 17 gebildet.
  • Bei der vierten Ausführungsform wird eine Speicherein richtung, die eine Speicherzelle hat, bei der jedes Intervall zwischen Gate-Elektroden 13 innerhalb des Bereichs von 1,4 bis 3,6 µm fällt, und einen peripheren Schaltungsbereich, bei dem jedes Intervall zwischen den Gate-Elektroden 13 mehr als 3,6 µm ist, hergestellt.
  • Bei der vierten Ausführungsform wird ein SiO&sub2;-Film 17 durch das Luftdruck-Niedertemperatur-CVD-Verfahren abgelagert, wobei Monosilan oder dgl. verwendet wird, und das RIE, welches auf den SiO&sub2;-Film 17 angewandt wird, fehlt in einem Intervall von 3,6 µm zwischen den Gate-Elektroden 13 auf der Oberfläche eines Si-Substrats mit der Ausnahme der Seitenwände der Gate- Elektrode 13.
  • Anschließend wird die Speicherzelle durch einen Resist- Film maskiert. Um einen Bereich des SiO&sub2;-Films 17 von der Oberfläche des Si-Substrats 11 zu entfernen, der einem peripheren Schaltungsbereich entspricht und der Bereiche links auf den Seitenwänden der Gate-Elektrode ausschließt, wird das RIE wieder begonnen.

Claims (6)

1. Verfahren zur Herstellung eines MIS- Halbleiterbauelements, wobei das Verfahren folgende Schritt aufweist:
Bilden einer Gate-Elektrode (13) auf einem Gate Isolationsfilm (12) auf einem Silizium-Halbleitersubstrat (11);
Bilden eines ersten Verunreinigungsbereichs (24), der eine relativ niedrige Verunreinigungskonzentration hat, in diesem Substrat (11), wobei die Gate-Elektrode (13) als eine Maske verwendet wird;
Bilden von Seitenwänden (17) auf der Gate-Elektrode (13);
Bilden eines ersten SiO&sub2;-Films (26), um unverdeckte Flächen des Substrats (11), der Seitenwände (17) und der Gate- Elektrode (13) zu überdecken;
Oxidieren zumindest der Fläche des ersten SiO&sub2;-Films (26) über dem Substrat (11), um einen zweiten SiO&sub2;-Film (21) auf dem ersten SiO&sub2;-Film (26) zu bilden; und
Bilden eines zweiten Verunreinigungsbereichs (25), der eine relativ hohe Verunreinigungskonzentration hat, im Substrat (11), wobei die Gate-Elektrode (13) und die Seitenwände (17), die mit dem ersten SiO&sub2;-Film (26) überdeckt sind, als eine Maske verwendet wird.
2. Verfahren nach Anspruch 1, wobei die Dicke des ersten SiO&sub2;-Films (26) in einen Bereich von 10 bis 30 nm fällt und die Dicke des zweiten SiO&sub2;-Films (21) ungefähr 10 nm beträgt.
3. Verfahren nach Anspruch 2, wobei die Seitenwände (17) aus einem SiO&sub2;-Film (17) gebildet werden&sub1; der durch ein Luftdruck-Niedertemperatur-CVD-Verfahren abgeschieden wird, wobei Monosilan verwendet wird, um die Flächen des Substrats (11) und der Gate-Elektrode (13) zu überdecken, und wobei der erste SiO&sub2;-Film (26) durch ein Niederdruck-Hochtemperatur-CVD- Verfahren abgeschieden wird, wobei Tetraethylorthosilikat verwendet wird.
4. Verfahren nach Anspruch 3, wobei - um die Seitenwände (17) zu bilden - der abgeschiedene SiO&sub2;-Film (17) teilweise durch reaktives Ionen-Ätzen entfernt wird, um zumindest einen Bereich des Substrats (11) freizulegen;
eine Überzugsschicht auf einem Bereich gebildet wird, wo das Substrat (11) freigelegt ist; und
der aufgebrachte SiO&sub2;-Film (17) weiter durch reaktives Ionen-Ätzen entfernt wird, wobei die Überzugsschicht als eine Maske verwendet wird, um die Seitenwände (17) zu bilden.
5. Verfahren nach Anspruch 2, wobei die Seitenwände aus einem SiO&sub2;-Film (17) gebildet werden, der durch ein Niederdruck-Hochtemperatur-CVD-Verfahren abgeschi eden wird, wobei Tetraethylorthosilikat verwendet wird, um die Flächen der Gate-Elektrode (13) und des Substrats (11) zu überdecken, und wobei der erste SiO&sub2;-Film (26) durch ein Luftdruck- Niedertemperatur-CVD-Verfahren abgeschieden wird, wobei Monosilan verwendet wird.
6. Verfahren nach Anspruch 5, wobei - um die Seitenwände (17) zu bilden - der abgeschiedene SiO&sub2;-Film (17) teilweise durch reaktives Ionen-Ätzen entfernt wird, um zumindest einen Bereich des Substrats (11) freizulegen, und der aufgebrachte SiO&sub2;-Film (17) weiter durch Naß-Ätzen entfernt wird, um die Seitenwände (17) zu bilden.
DE69031447T 1989-07-18 1990-07-17 Verfahren zur Herstellung von MIS-Halbleiterbauelementen Expired - Lifetime DE69031447T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1185759A JP2760068B2 (ja) 1989-07-18 1989-07-18 Ｍｉｓ型半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE69031447D1 DE69031447D1 (de) 1997-10-23
DE69031447T2 true DE69031447T2 (de) 1998-02-12

Family

ID=16176374

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69031447T Expired - Lifetime DE69031447T2 (de) 1989-07-18 1990-07-17 Verfahren zur Herstellung von MIS-Halbleiterbauelementen

Country Status (4)

Country Link
US (1) US5073514A (de)
EP (1) EP0409561B1 (de)
JP (1) JP2760068B2 (de)
DE (1) DE69031447T2 (de)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258319A (en) * 1988-02-19 1993-11-02 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step
US5298446A (en) * 1990-02-20 1994-03-29 Sharp Kabushiki Kaisha Process for producing semiconductor device
KR950000141B1 (ko) * 1990-04-03 1995-01-10 미쓰비시 뎅끼 가부시끼가이샤 반도체 장치 및 그 제조방법
EP0469791A1 (de) * 1990-08-02 1992-02-05 AT&T Corp. Lösliche Oxide für integrierte Schaltungen
US5214305A (en) * 1990-08-28 1993-05-25 United Microelectronics Corporation Polycide gate MOSFET for integrated circuits
US5234850A (en) * 1990-09-04 1993-08-10 Industrial Technology Research Institute Method of fabricating a nitride capped MOSFET for integrated circuits
US5221632A (en) * 1990-10-31 1993-06-22 Matsushita Electric Industrial Co., Ltd. Method of proudcing a MIS transistor
JP2817393B2 (ja) * 1990-11-14 1998-10-30 日本電気株式会社 半導体記憶装置の製造方法
US5166087A (en) * 1991-01-16 1992-11-24 Sharp Kabushiki Kaisha Method of fabricating semiconductor element having lightly doped drain (ldd) without using sidewalls
JP3104271B2 (ja) * 1991-03-27 2000-10-30 松下電器産業株式会社 イオン注入を用いた半導体装置の製造方法
US5225357A (en) * 1992-01-02 1993-07-06 Chartered Semiconductor Manufacturing Low P+ contact resistance formation by double implant
JPH06181219A (ja) * 1992-12-15 1994-06-28 Kawasaki Steel Corp 半導体装置の製造方法
KR0132281B1 (ko) * 1992-12-21 1998-04-11 쓰지 하루오 반도체 장치의 형성방법
US5372957A (en) * 1993-07-22 1994-12-13 Taiwan Semiconductor Manufacturing Company Multiple tilted angle ion implantation MOSFET method
US5308780A (en) * 1993-07-22 1994-05-03 United Microelectronics Corporation Surface counter-doped N-LDD for high hot carrier reliability
US5496747A (en) * 1993-08-02 1996-03-05 United Microelectronics Corporation Split-gate process for non-volatile memory
US5432106A (en) * 1993-08-02 1995-07-11 United Microelectronics Corporation Manufacture of an asymmetric non-volatile memory cell
US5334543A (en) * 1993-10-28 1994-08-02 United Microelectronics Corporation Method of making reverse lightly doped drain (LDD) for buried N+ conductor
US5389565A (en) * 1994-01-07 1995-02-14 Zilog, Inc. Method of fabricating high threshold metal oxide silicon read-only-memory transistors
US5786247A (en) * 1994-05-06 1998-07-28 Vlsi Technology, Inc. Low voltage CMOS process with individually adjustable LDD spacers
US5413945A (en) * 1994-08-12 1995-05-09 United Micro Electronics Corporation Blanket N-LDD implantation for sub-micron MOS device manufacturing
US5498555A (en) * 1994-11-07 1996-03-12 United Microelectronics Corporation Method of making LDD with polysilicon and dielectric spacers
US5700728A (en) * 1994-11-07 1997-12-23 United Microelectronics Corporation Method of forming an MNOS/MONOS by employing large tilt angle ion implantation underneath the field oxide
US5472896A (en) * 1994-11-14 1995-12-05 United Microelectronics Corp. Method for fabricating polycide gate MOSFET devices
US5518942A (en) * 1995-02-22 1996-05-21 Alliance Semiconductor Corporation Method of making flash EPROM cell having improved erase characteristics by using a tilt angle implant
US5874340A (en) * 1996-07-17 1999-02-23 Advanced Micro Devices, Inc. Method for fabrication of a non-symmetrical transistor with sequentially formed gate electrode sidewalls
US5677224A (en) * 1996-09-03 1997-10-14 Advanced Micro Devices, Inc. Method of making asymmetrical N-channel and P-channel devices
US6051471A (en) * 1996-09-03 2000-04-18 Advanced Micro Devices, Inc. Method for making asymmetrical N-channel and symmetrical P-channel devices
US5877050A (en) * 1996-09-03 1999-03-02 Advanced Micro Devices, Inc. Method of making N-channel and P-channel devices using two tube anneals and two rapid thermal anneals
US5648286A (en) * 1996-09-03 1997-07-15 Advanced Micro Devices, Inc. Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region
TW304278B (en) * 1996-09-17 1997-05-01 Nat Science Council The source-drain distributed implantation method
US6027978A (en) * 1997-01-28 2000-02-22 Advanced Micro Devices, Inc. Method of making an IGFET with a non-uniform lateral doping profile in the channel region
US5923982A (en) * 1997-04-21 1999-07-13 Advanced Micro Devices, Inc. Method of making asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region using two source/drain implant steps
US6004849A (en) * 1997-08-15 1999-12-21 Advanced Micro Devices, Inc. Method of making an asymmetrical IGFET with a silicide contact on the drain without a silicide contact on the source
US5904529A (en) * 1997-08-25 1999-05-18 Advanced Micro Devices, Inc. Method of making an asymmetrical IGFET and providing a field dielectric between active regions of a semiconductor substrate
US6096588A (en) * 1997-11-01 2000-08-01 Advanced Micro Devices, Inc. Method of making transistor with selectively doped channel region for threshold voltage control
KR100423904B1 (ko) * 2002-03-26 2004-03-22 삼성전자주식회사 모스 트랜지스터에 접속되는 콘택을 가진 반도체 장치의제조방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52156576A (en) * 1976-06-23 1977-12-27 Hitachi Ltd Production of mis semiconductor device
JPS5368581A (en) * 1976-12-01 1978-06-19 Hitachi Ltd Semiconductor device
JPS6038030B2 (ja) * 1977-09-28 1985-08-29 富士通株式会社 Ｍｉｓ集積回路装置の製造方法
US4356623A (en) * 1980-09-15 1982-11-02 Texas Instruments Incorporated Fabrication of submicron semiconductor devices
JPS5773975A (en) * 1980-10-27 1982-05-08 Toshiba Corp Mis type field effect transistor and manufacture thereof
JPS5893279A (ja) * 1981-11-30 1983-06-02 Fujitsu Ltd 半導体装置の製造方法
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
JPS5961185A (ja) * 1982-09-30 1984-04-07 Fujitsu Ltd Ｍｉｓ電界効果半導体装置の製造方法
JPS59119870A (ja) * 1982-12-27 1984-07-11 Fujitsu Ltd 半導体装置の製造方法
JPS59138379A (ja) * 1983-01-27 1984-08-08 Toshiba Corp 半導体装置の製造方法
JPS59144175A (ja) * 1983-02-07 1984-08-18 Mitsubishi Electric Corp 電界効果トランジスタの製造方法
JPS59231864A (ja) * 1983-06-15 1984-12-26 Hitachi Ltd 半導体装置
JPS60136376A (ja) * 1983-12-26 1985-07-19 Hitachi Ltd 半導体装置の製造方法
JPS60241267A (ja) * 1984-05-16 1985-11-30 Hitachi Ltd 半導体装置の製造方法
EP0173953B1 (de) * 1984-08-28 1991-07-17 Kabushiki Kaisha Toshiba Verfahren zum Herstellen einer Halbleiteranordnung mit Gateelektrode
JPS62113474A (ja) * 1985-11-13 1987-05-25 Toshiba Corp 半導体集積回路の製造方法
JPS62245671A (ja) * 1986-04-18 1987-10-26 Hitachi Ltd 半導体集積回路装置の製造方法
US4771012A (en) * 1986-06-13 1988-09-13 Matsushita Electric Industrial Co., Ltd. Method of making symmetrically controlled implanted regions using rotational angle of the substrate
JPS6341019A (ja) * 1986-08-07 1988-02-22 Matsushita Electronics Corp イオン注入方法
US4744859A (en) * 1986-10-23 1988-05-17 Vitelic Corporation Process for fabricating lightly doped drain MOS devices
US4746624A (en) * 1986-10-31 1988-05-24 Hewlett-Packard Company Method for making an LDD MOSFET with a shifted buried layer and a blocking region
US4728617A (en) * 1986-11-04 1988-03-01 Intel Corporation Method of fabricating a MOSFET with graded source and drain regions
JPS63245921A (ja) * 1987-04-01 1988-10-13 Mitsubishi Electric Corp バイポ−ラ型半導体装置の製造方法
JPS6421919A (en) * 1987-07-16 1989-01-25 Nec Corp Manufacture of semiconductor device
JPS6487923A (en) * 1987-09-30 1989-04-03 Iseki Agricult Mach Shaft joint device
US4818714A (en) * 1987-12-02 1989-04-04 Advanced Micro Devices, Inc. Method of making a high performance MOS device having LDD regions with graded junctions
JP2668538B2 (ja) * 1988-02-05 1997-10-27 ヤマハ株式会社 集積回路装置の製法

Also Published As

Publication number Publication date
US5073514A (en) 1991-12-17
EP0409561A2 (de) 1991-01-23
EP0409561B1 (de) 1997-09-17
JP2760068B2 (ja) 1998-05-28
EP0409561A3 (en) 1991-04-10
DE69031447D1 (de) 1997-10-23
JPH0350740A (ja) 1991-03-05

Similar Documents

Publication Publication Date Title
DE69031447T2 (de) Verfahren zur Herstellung von MIS-Halbleiterbauelementen
DE19654738B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE69632567T2 (de) MOS-Transistor und Verfahren zur Herstellung desselben
DE2817430C2 (de) Verfahren zum Herstellen von Feldeffekt-Transistoren mit isolierter Gate- Elektrode
EP0600063B2 (de) Verfahren zur herstellung von halbleiterbauelementen in cmos-technik mit 'local interconnects'
DE4224793C2 (de) Dünnfilmfeldeffektelement und Herstellungsverfahren dafür
DE69215547T2 (de) Methode zur Herstellung eines Feldeffekttransistors
DE68911715T2 (de) Dünnfilm-Transistor zum Betrieb für hohe Spannungen und dessen Herstellungsverfahren.
DE10335101B4 (de) Verfahren zur Herstellung einer Polysiliziumleitung mit einem Metallsilizidgebiet, das eine Linienbreitenreduzierung ermöglicht
DE10234392B4 (de) Halbleiterbauelement mit Gate-Elektrodenstruktur und Herstellungsverfahren hierfür
DE3334333A1 (de) Verfahren zur herstellung eines mos-einrichtung mit selbstjustierten kontakten
EP0491976A1 (de) Verfahren zur Herstellung einer mit Arsen dotierten glatten polykristallinen Siliziumschicht für höchstintegrierte Schaltungen
DE2915024C2 (de) Verfahren zum Herstellen eines MOS-Transistors
DE4422957B4 (de) Isolierverfahren für eine Halbleitervorrichtung
DE3603470A1 (de) Verfahren zur herstellung von feldeffektbauelementen auf einem siliziumsubstrat
DE2539073B2 (de) Feldeffekt-Transistor mit isolierter Gate-Elektrode und Verfahren zu dessen Herstellung
DE10208164B4 (de) Verfahren zum Steuern einer elektrischen Eigenschaft eines Feldeffekttransistors
DE2641752A1 (de) Verfahren zur herstellung eines feldeffekttransistors
DE19518133C2 (de) Verfahren zur Herstellung einer Gateelektrode für eine EEPROM-Halbleitervorrichtung
DE4113962C2 (de) Halbleitereinrichtung mit selbstausgerichteter Kontaktstruktur für Feldeffekttransistoren und Herstellungsverfahren für diese
DE19615692C2 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitereinrichtung
DE69105621T2 (de) Herstellungsverfahren eines Kanals in MOS-Halbleiteranordnung.
DE69022710T2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung.
DE4244115A1 (en) Semiconductor device - comprises silicon@ layer, and foreign atom layer contg. boron ions
DE19731857C2 (de) Verfahren zur Dotierung eines Polysiliciumbereiches mit Phosphor

Legal Events

Date Code Title Description
8364 No opposition during term of opposition