JPS5893279A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5893279A JPS5893279A JP19200381A JP19200381A JPS5893279A JP S5893279 A JPS5893279 A JP S5893279A JP 19200381 A JP19200381 A JP 19200381A JP 19200381 A JP19200381 A JP 19200381A JP S5893279 A JPS5893279 A JP S5893279A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＤＳＡ構造を採って短チヤネル化した半導体
装置を製造する方法の改良に関する。
装置を製造する方法の改良に関する。
従来、トランジスタに於ける短チヤネル効果を防止する
一手段としてＤＳＡ構造が採用されている。
一手段としてＤＳＡ構造が採用されている。
この構造は、ソース領域及びドレイン領域を基板と同導
電型でしかも高濃度であるベース層で囲むものである。
電型でしかも高濃度であるベース層で囲むものである。
しかし、この構造では、高濃度のドレイン領域と、それ
とは反対導電型の高濃度のベース層とが衝合するので、
その接合の特にチャネル領域に対向する部分に電場集中
が起ｐ、アバランシェ・ブレイク・ダウンを生じ易くな
り、耐圧が低下する。
とは反対導電型の高濃度のベース層とが衝合するので、
その接合の特にチャネル領域に対向する部分に電場集中
が起ｐ、アバランシェ・ブレイク・ダウンを生じ易くな
り、耐圧が低下する。
本来、短チヤネル効果を防止するには、ソース領域側が
ＤＳＡ構造になっていれば充分でアル、ドレイン領域側
は不要である。ドレイン領域側をＤＳＡ構造にしなけれ
ば、アバランシェ・ブレイク・ダウンも起き難いので極
めて好ましいが、そのようにするには製造技術面から大
きな制約がある。
ＤＳＡ構造になっていれば充分でアル、ドレイン領域側
は不要である。ドレイン領域側をＤＳＡ構造にしなけれ
ば、アバランシェ・ブレイク・ダウンも起き難いので極
めて好ましいが、そのようにするには製造技術面から大
きな制約がある。
即ち、ソース領域側にのみベース層を形成するには当然
のことながらマスク工程が一つ多くなる。
のことながらマスク工程が一つ多くなる。
現今の半導体装置は著しく高集積化されているので、こ
のようなマスク工程が必要であるか否かに依って製造歩
留シに大差を生ずる。
のようなマスク工程が必要であるか否かに依って製造歩
留シに大差を生ずる。
本発明は、短チャネルのＭｉｓ電界効果半導体装置のソ
ース領域側のみｆ ＤＦｉＡ構造とするに際し、マスク
工程を要することなく可能にしようとするものであシ、
以下これを詳細に説明する。
ース領域側のみｆ ＤＦｉＡ構造とするに際し、マスク
工程を要することなく可能にしようとするものであシ、
以下これを詳細に説明する。
第１図及び第２図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部断面図であって、次に、
これ等の図を参照しつつ記述する。
要所に於ける半導体装置の要部断面図であって、次に、
これ等の図を参照しつつ記述する。
第１図参照
（１） 通常の技術にて、ｐ”ｌシリコン半導体基板
１にｐ＋型チャネル・カット層２、フィールド用二酸化
シリコン絶縁膜３、二酸化シリコン・ゲート絶縁膜４ｓ
シリコン・ゲート電極５を形成する。
１にｐ＋型チャネル・カット層２、フィールド用二酸化
シリコン絶縁膜３、二酸化シリコン・ゲート絶縁膜４ｓ
シリコン・ゲート電極５を形成する。
（２）基板１の表面に対し垂直方向から砒素イオンを注
入して％＋盤ンソー領域６及び外十型ドレイン領域７を
形成する。
入して％＋盤ンソー領域６及び外十型ドレイン領域７を
形成する。
この時のイオン注入条件は次の通シでめる。
ドーズ量 ： ４Ｘ１０１５（−ｃ想−２」加速エネ
ルギ： １２０ （ｘａＶ、］（３） 再びイオン注
入法を適用して鋤累イオンの打ち込みを行なうが、ここ
で本発明が特徴とする技法を必要とする。即ち、イオン
の注入方向を基板１の表面に対して傾斜させ、その結果
、ゲート電極５が遮蔽物となってドレイン領域７の側の
少なくともチャネル領域と対向する部分には不純物イオ
ンが注入されないようにするものである。記号８′及び
９′は硼素イオンが打ち込まれた領域を指示している。
ルギ： １２０ （ｘａＶ、］（３） 再びイオン注
入法を適用して鋤累イオンの打ち込みを行なうが、ここ
で本発明が特徴とする技法を必要とする。即ち、イオン
の注入方向を基板１の表面に対して傾斜させ、その結果
、ゲート電極５が遮蔽物となってドレイン領域７の側の
少なくともチャネル領域と対向する部分には不純物イオ
ンが注入されないようにするものである。記号８′及び
９′は硼素イオンが打ち込まれた領域を指示している。
尚、この時のイオン注入条件は次の通りである。
ドーズ量 ： ｌＸ１０”〜ｌＸ１０１２〔Ｃ，−２
）加速エネルギ；２０〜２００ ＣｃａＶ〕第２図参照 （４） 温度１０５０〔０Ｃ〕、時間１０〔分〕の熱
処理を行なうと図示の構造が得られる。即ち、記号８は
ソース領域６側のｐ＋型ベース層、記号９はドレイン領
域７側のｐ＋型ベース層をそれぞれ示している。しかし
、ドレイン領域７側のベース層９はドレイン領域７のチ
ャネル領域対向部分には存在しないので、ＤＳＡ構造本
来のベース層の役割は果すことはできない。その代シ、
ドレイン領域７のチャネル領域対向部分は低濃度である
１・１１ 基板１と直かに接しているので、そこの接合からは空乏
層が拡が）易くなシ、アバランシェ・ブレイク・ダウン
は起シ難くなる。
）加速エネルギ；２０〜２００ ＣｃａＶ〕第２図参照 （４） 温度１０５０〔０Ｃ〕、時間１０〔分〕の熱
処理を行なうと図示の構造が得られる。即ち、記号８は
ソース領域６側のｐ＋型ベース層、記号９はドレイン領
域７側のｐ＋型ベース層をそれぞれ示している。しかし
、ドレイン領域７側のベース層９はドレイン領域７のチ
ャネル領域対向部分には存在しないので、ＤＳＡ構造本
来のベース層の役割は果すことはできない。その代シ、
ドレイン領域７のチャネル領域対向部分は低濃度である
１・１１ 基板１と直かに接しているので、そこの接合からは空乏
層が拡が）易くなシ、アバランシェ・ブレイク・ダウン
は起シ難くなる。
以上の説明で判るように、本発明に依れば、ソース領域
側のみにベース層を有してＤＦＩＡ構造となっている短
チャネルＭｉｓ電界効果牛導体装置をマスク工程の増加
なしに製造することができ、その際、必要とされる技術
は斜め方向からのイオン注入のみでわるから、その実施
は極めて容易でおる。
側のみにベース層を有してＤＦＩＡ構造となっている短
チャネルＭｉｓ電界効果牛導体装置をマスク工程の増加
なしに製造することができ、その際、必要とされる技術
は斜め方向からのイオン注入のみでわるから、その実施
は極めて容易でおる。
そして、得られた半導体装置のソース領域はＤＳＡ構造
になっているので、短チヤネル化しても短チャネル効果
に依るｖｔｈの低下は抑えられ一定である。また、ドレ
イン領域は純粋なりｆｉＡ構造になっていない為、接合
耐圧は大であ外史にまた、高抵抗基板を用いれは、ｖｔ
ｈはソース領域側ノベース層の幅に依りて決定されるの
でβ値（相互フンダクタンス）は大である。
になっているので、短チヤネル化しても短チャネル効果
に依るｖｔｈの低下は抑えられ一定である。また、ドレ
イン領域は純粋なりｆｉＡ構造になっていない為、接合
耐圧は大であ外史にまた、高抵抗基板を用いれは、ｖｔ
ｈはソース領域側ノベース層の幅に依りて決定されるの
でβ値（相互フンダクタンス）は大である。
第１図及び第２図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部断面図である。 図に於いて、１は基板、２はチャネル・カット層、６は
フィールド用二酸化シリコン絶縁膜、４はゲート絶縁膜
、５はゲート電極、６はソース領域、７はドレイン領域
、８及び９はベース層である。 特許出願人富士通株式会社 代理人弁理士玉蟲久五部 （外３名）
要所に於ける半導体装置の要部断面図である。 図に於いて、１は基板、２はチャネル・カット層、６は
フィールド用二酸化シリコン絶縁膜、４はゲート絶縁膜
、５はゲート電極、６はソース領域、７はドレイン領域
、８及び９はベース層である。 特許出願人富士通株式会社 代理人弁理士玉蟲久五部 （外３名）
Claims (1)
- 一導電型の半導体基板にゲート電極及びフィールド用絶
縁膜をマスクとして反対導電型のソース領域及びドレイ
ン領域を形成し、次に１ゲート電極が遮蔽物となってド
レイン領域のチャネル領域対向部分が見透せない斜め方
向から一導電型の不純物イオンを打ち込んで前記ソース
領域に実質的なベース層を形成する工程が含まれてなる
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19200381A JPS5893279A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19200381A JPS5893279A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893279A true JPS5893279A (ja) | 1983-06-02 |
Family
ID=16283983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19200381A Pending JPS5893279A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893279A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62155565A (ja) * | 1985-12-27 | 1987-07-10 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 |
| US5021355A (en) * | 1989-05-22 | 1991-06-04 | International Business Machines Corporation | Method of fabricating cross-point lightly-doped drain-source trench transistor |
| JPH03222480A (ja) * | 1990-01-29 | 1991-10-01 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US5073514A (en) * | 1989-07-18 | 1991-12-17 | Sony Corporation | Method of manufacturing mis semiconductor device |
| US5147811A (en) * | 1990-03-13 | 1992-09-15 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device by controlling the profile of the density of p-type impurities in the source/drain regions |
| US5270226A (en) * | 1989-04-03 | 1993-12-14 | Matsushita Electric Industrial Co., Ltd. | Manufacturing method for LDDFETS using oblique ion implantion technique |
| US5578509A (en) * | 1993-04-23 | 1996-11-26 | Mitsubishi Denki Kabushiki Kaisha | Method of making a field effect transistor |
| US5741736A (en) * | 1995-05-04 | 1998-04-21 | Motorola Inc. | Process for forming a transistor with a nonuniformly doped channel |
| US5935867A (en) * | 1995-06-07 | 1999-08-10 | Advanced Micro Devices, Inc. | Shallow drain extension formation by angled implantation |
| US6054367A (en) * | 1992-03-13 | 2000-04-25 | Texas Instruments Incorporated | Ion implant of the moat encroachment region of a LOCOS field isolation to increase the radiation hardness |
-
1981
- 1981-11-30 JP JP19200381A patent/JPS5893279A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62155565A (ja) * | 1985-12-27 | 1987-07-10 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 |
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| US5935867A (en) * | 1995-06-07 | 1999-08-10 | Advanced Micro Devices, Inc. | Shallow drain extension formation by angled implantation |
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