JP2606444B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に縦型電界
効果トランジスタと、酸化膜上に多結晶シリコンで形成
したダイオードを有する半導体装置の製造方法に関す
る。
効果トランジスタと、酸化膜上に多結晶シリコンで形成
したダイオードを有する半導体装置の製造方法に関す
る。
一般に、縦型電界効果トランジスタはMOS構造である
ために、静電気に対して弱いということが言われてい
る。この静電気対策として、第２図に等価回路図を示す
ように、ゲート酸化膜を保護するためのダイオードＤを
縦型電界効果トランジスタＱのゲート，ソース間に接続
したものが採用されている。
ために、静電気に対して弱いということが言われてい
る。この静電気対策として、第２図に等価回路図を示す
ように、ゲート酸化膜を保護するためのダイオードＤを
縦型電界効果トランジスタＱのゲート，ソース間に接続
したものが採用されている。
第３図はこのようなダイオードと縦型電界効果トラン
ジスタを一体に構成した半導体装置の一例を示す縦断面
図である。同図において、比抵抗が0.01Ω・cm程度のP+
半導体基板１上に0.1〜10Ω・cm程度でその厚さが５〜5
0μｍのＰ型エピタキシャル層２を有し、ここで縦型電
界効果トランジスタを形成している。すなわち、Ｐ型エ
ピタキシャル層２の表面部に形成された深さ３〜６μｍ
のＮ型ベース領域３と、この領域内の一部に形成された
深さ約１μｍのP+型ソース領域４と、このP+型ソース領
域４の間の半導体基板１上に、300〜2000Åのゲート酸
化膜５を介して設けられたN++型のゲート電極としての
多結晶シリコン６と、これを覆うPSG等の絶縁膜７と、
この上に形成したアルミニウム等の金属で構成されるソ
ース電極８と、半導体基板１の裏面に形成した金等の金
属で構成されるドレイン電極９とで構成されている。
ジスタを一体に構成した半導体装置の一例を示す縦断面
図である。同図において、比抵抗が0.01Ω・cm程度のP+
半導体基板１上に0.1〜10Ω・cm程度でその厚さが５〜5
0μｍのＰ型エピタキシャル層２を有し、ここで縦型電
界効果トランジスタを形成している。すなわち、Ｐ型エ
ピタキシャル層２の表面部に形成された深さ３〜６μｍ
のＮ型ベース領域３と、この領域内の一部に形成された
深さ約１μｍのP+型ソース領域４と、このP+型ソース領
域４の間の半導体基板１上に、300〜2000Åのゲート酸
化膜５を介して設けられたN++型のゲート電極としての
多結晶シリコン６と、これを覆うPSG等の絶縁膜７と、
この上に形成したアルミニウム等の金属で構成されるソ
ース電極８と、半導体基板１の裏面に形成した金等の金
属で構成されるドレイン電極９とで構成されている。
一方、ダイオード部は、その直下の前記Ｐ型エピタキ
シャル層２に形成したソース・ドレイン間の電界集中を
防止するためのＮ型ウェル層10と、その上に形成された
厚さが5000〜10000Å程度のフィールド酸化膜11と、こ
の上に形成したP+型多結晶シリコン12aと、このP+型多
結晶シリコン12aを囲むように形成したＮ型多結晶シリ
コン13と、さらにこのＮ型多結晶シリコン13を囲むよう
に形成したP+型多結晶シリコン12bとで構成されてい
る。
シャル層２に形成したソース・ドレイン間の電界集中を
防止するためのＮ型ウェル層10と、その上に形成された
厚さが5000〜10000Å程度のフィールド酸化膜11と、こ
の上に形成したP+型多結晶シリコン12aと、このP+型多
結晶シリコン12aを囲むように形成したＮ型多結晶シリ
コン13と、さらにこのＮ型多結晶シリコン13を囲むよう
に形成したP+型多結晶シリコン12bとで構成されてい
る。
なお、内側のP+型多結晶シリコン12aは前記ゲート電
極としてのN++型多結晶シリコン６にアルミニウム等の
配線14で接続され、外側のP+型多結晶シリコン12bはソ
ース電極８に接続されている。
極としてのN++型多結晶シリコン６にアルミニウム等の
配線14で接続され、外側のP+型多結晶シリコン12bはソ
ース電極８に接続されている。
次にこの半導体装置の製造方法、特にダイオード部の
製造方法を第４図（ａ）および（ｂ）を用いて説明す
る。
製造方法を第４図（ａ）および（ｂ）を用いて説明す
る。
先ず、第４図（ａ）のように、P+型半導体基板１にＰ
型エピタキシャル層２を形成した後、ダイオード部にＮ
型ウェル層10を形成し、さらにこの上にフィールド酸化
膜11とゲート酸化膜５を形成した後、全面に不純物層を
含まない（ノンドープ）多結晶シリコン15を形成する。
型エピタキシャル層２を形成した後、ダイオード部にＮ
型ウェル層10を形成し、さらにこの上にフィールド酸化
膜11とゲート酸化膜５を形成した後、全面に不純物層を
含まない（ノンドープ）多結晶シリコン15を形成する。
次に、第４図（ｂ）のように、ダイオード部を形成す
る領域、すなわち第３図および第４図（ｂ）のＸ線より
内側の領域の多結晶シリコン15を覆うように酸化膜16を
形成する。そして、この酸化膜16をマスクにしてリンを
拡散し、酸化膜16で覆われていない領域の多結晶シリコ
ンをN++型とする。
る領域、すなわち第３図および第４図（ｂ）のＸ線より
内側の領域の多結晶シリコン15を覆うように酸化膜16を
形成する。そして、この酸化膜16をマスクにしてリンを
拡散し、酸化膜16で覆われていない領域の多結晶シリコ
ンをN++型とする。
その後、第３図に示したように、多結晶シリコン15を
Ｘ線の外側部分で分離させ、N++型とした多結晶シリコ
ン６はさらにパターニングして縦型電界効果トランジス
タのゲート電極とし、ダイオード部の多結晶シリコンに
は選択的にリンやボロン等を導入し、P+型多結晶シリコ
ン12a,12bとＮ型多結晶シリコン13とを形成する。
Ｘ線の外側部分で分離させ、N++型とした多結晶シリコ
ン６はさらにパターニングして縦型電界効果トランジス
タのゲート電極とし、ダイオード部の多結晶シリコンに
は選択的にリンやボロン等を導入し、P+型多結晶シリコ
ン12a,12bとＮ型多結晶シリコン13とを形成する。
以下、常法により縦型電界効果トランジスタを形成す
ることで、第３図の半導体装置が形成される。
ることで、第３図の半導体装置が形成される。
このような従来の製造方法では、多結晶シリコンに対
してＸ線よりも内側を被覆した酸化膜16をマスクにして
リン拡散を行うため、第５図（第４図（ｂ）のＡ部分の
拡大図）に示すように、リンの横方向の拡散によりダイ
オード部としての多結晶シリコンの一部にまでリンが拡
散され、この部分はN++型の多結晶シリコンとなってい
る。そして、多結晶シリコンはこのＸ線よりも外側でエ
ッチングしているため、N++型の多結晶シリコンがダイ
オード部に残されることになる。さらに、この後の工程
で高温の熱処理を行っているため、このN++型の部分か
ら内側へリンが拡散し、ダイオード部の外側のＰ型多結
晶シリコン12bに不純物勾配が生じることになる。
してＸ線よりも内側を被覆した酸化膜16をマスクにして
リン拡散を行うため、第５図（第４図（ｂ）のＡ部分の
拡大図）に示すように、リンの横方向の拡散によりダイ
オード部としての多結晶シリコンの一部にまでリンが拡
散され、この部分はN++型の多結晶シリコンとなってい
る。そして、多結晶シリコンはこのＸ線よりも外側でエ
ッチングしているため、N++型の多結晶シリコンがダイ
オード部に残されることになる。さらに、この後の工程
で高温の熱処理を行っているため、このN++型の部分か
ら内側へリンが拡散し、ダイオード部の外側のＰ型多結
晶シリコン12bに不純物勾配が生じることになる。
通常、ダイオードのブレークダウン電圧は低濃度側
（ここでは、Ｎ型多結晶シリコン）でほぼ決定されるた
め、このような不純物勾配が生じていると、ゲートにプ
ラスを印加した場合とマイナスを印加した場合でブレー
クダウン電圧が異なったり、静電気に対する耐量がばら
つくことがあり、またロット間、ウェハ間におけるばら
つきも大きくなるという問題が生じる。
（ここでは、Ｎ型多結晶シリコン）でほぼ決定されるた
め、このような不純物勾配が生じていると、ゲートにプ
ラスを印加した場合とマイナスを印加した場合でブレー
クダウン電圧が異なったり、静電気に対する耐量がばら
つくことがあり、またロット間、ウェハ間におけるばら
つきも大きくなるという問題が生じる。
本発明の目的は、安定したブレークダウン電圧を得る
とともに、静電気に対する耐量を安定させ、さらにロッ
ト間やウェハ間のばらつきを小さくした半導体装置の製
造方法を提供することにある。
とともに、静電気に対する耐量を安定させ、さらにロッ
ト間やウェハ間のばらつきを小さくした半導体装置の製
造方法を提供することにある。
本発明の半導体装置の製造方法は、多結晶シリコン上
にダイオード部の境界線よりも外側に突出させたマスク
を形成し、このマスクを利用して多結晶シリコンに縦型
電界効果トランジスタのゲート電極を形成するための不
純物の導入を行う工程と、多結晶シリコンをダイオード
部の境界線でエッチングして境界線よりも外側の部分を
除去する工程と、エッチングで残されたダイオード部の
多結晶シリコンに不純物を選択的に導入してダイオード
を形成する工程を含んでいる。
にダイオード部の境界線よりも外側に突出させたマスク
を形成し、このマスクを利用して多結晶シリコンに縦型
電界効果トランジスタのゲート電極を形成するための不
純物の導入を行う工程と、多結晶シリコンをダイオード
部の境界線でエッチングして境界線よりも外側の部分を
除去する工程と、エッチングで残されたダイオード部の
多結晶シリコンに不純物を選択的に導入してダイオード
を形成する工程を含んでいる。
この場合、ゲート電極を形成する際の不純物の導入を
イオン注入法によって行うことが好ましい。
イオン注入法によって行うことが好ましい。
本発明方法によれば、ゲート電極を形成する際の不純
物導入によってダイオード部の境界線内に拡散された不
純物を、エッチング工程で除去するため、ダイオード部
に不純物勾配が生じることを防止する。
物導入によってダイオード部の境界線内に拡散された不
純物を、エッチング工程で除去するため、ダイオード部
に不純物勾配が生じることを防止する。
次に、本発明を図面を参照して説明する。
第１図（ａ）ないし（ｅ）は本発明の製造方法、特に
ダイオード部の製造方法の一実施例を工程順に示す縦断
面図である。
ダイオード部の製造方法の一実施例を工程順に示す縦断
面図である。
先ず、第１図（ａ）に示すように、P+型半導体基板１
にＰ型エピタキシャル層２を形成した後、ダイオード部
にＮ型ウェル層10を形成し、さらにこの上にフィールド
酸化膜11とゲート酸化膜５を形成した後、全面にノンド
ープの多結晶シリコン15を成長し、さらにその表面に厚
さが1500Å程度の酸化膜16を形成する。
にＰ型エピタキシャル層２を形成した後、ダイオード部
にＮ型ウェル層10を形成し、さらにこの上にフィールド
酸化膜11とゲート酸化膜５を形成した後、全面にノンド
ープの多結晶シリコン15を成長し、さらにその表面に厚
さが1500Å程度の酸化膜16を形成する。
次いで、第１図（ｂ）のように、リソグラフィ技術に
よりダイオード部としての多結晶シリコン15の境界Ｘ線
よりも多少外側に突き出たＹ線まで酸化膜16を残し、こ
れをマスクにして多結晶シリコン15の抵抗を下げるため
にリン拡散を行い、ダイオード部以外の多結晶シリコン
15を、N++型多結晶シリコン６とする。このとき、リン
は横方向に拡散するが、Ｘ線よりも内側にまでは拡散し
ないようにＹ線位置を設定する。したがって、ダイオー
ド部の多結晶シリコンはノンドープのままである。
よりダイオード部としての多結晶シリコン15の境界Ｘ線
よりも多少外側に突き出たＹ線まで酸化膜16を残し、こ
れをマスクにして多結晶シリコン15の抵抗を下げるため
にリン拡散を行い、ダイオード部以外の多結晶シリコン
15を、N++型多結晶シリコン６とする。このとき、リン
は横方向に拡散するが、Ｘ線よりも内側にまでは拡散し
ないようにＹ線位置を設定する。したがって、ダイオー
ド部の多結晶シリコンはノンドープのままである。
その上で、多結晶シリコン15は選択的にエッチング
し、ダイオード部と、縦型電界効果トランジスタ部のゲ
ート電極とをそれぞれパターン形成する。
し、ダイオード部と、縦型電界効果トランジスタ部のゲ
ート電極とをそれぞれパターン形成する。
次いで、第１図（ｃ）のように、エッチングした多結
晶シリコンの表面にチャネリング防止のため500Å程度
の酸化膜17を形成し、5E13〜5E14程度のリンをイオン注
入する。その後、1100〜1200℃で深さが３〜６μｍとな
るように熱処理を行う。このとき、ダイオード部はノン
ドープ多結晶シリコンからＮ型の多結晶シリコン13とな
る。
晶シリコンの表面にチャネリング防止のため500Å程度
の酸化膜17を形成し、5E13〜5E14程度のリンをイオン注
入する。その後、1100〜1200℃で深さが３〜６μｍとな
るように熱処理を行う。このとき、ダイオード部はノン
ドープ多結晶シリコンからＮ型の多結晶シリコン13とな
る。
次に、第１図（ｄ）のように、リソグラフィ技術によ
りダイオード部では外側および内側のP+型多結晶シリコ
ン12a,12bを形成するように、また縦型電界効果トラン
ジスタ部ではP+型のソース領域４を形成するようにフォ
トレジスト18を残す。
りダイオード部では外側および内側のP+型多結晶シリコ
ン12a,12bを形成するように、また縦型電界効果トラン
ジスタ部ではP+型のソース領域４を形成するようにフォ
トレジスト18を残す。
次いで、第１図（ｅ）に示すように、前記フォトレジ
スト18をマスクとして5E15〜5E16程度のボロン等のイオ
ン注入を行い、その後1000℃程度の熱処理を行う。ダイ
オード部では、このイオン注入された部分がＮ型多結晶
シリコン13を囲むようにP+型多結晶シリコン12a,12bと
なる。なお、縦型電界効果トランジスタ部のN++型多結
晶シリコン６はリン拡散での不純物量が高いため、この
イオン注入では影響を受け難く、N++のままである。
スト18をマスクとして5E15〜5E16程度のボロン等のイオ
ン注入を行い、その後1000℃程度の熱処理を行う。ダイ
オード部では、このイオン注入された部分がＮ型多結晶
シリコン13を囲むようにP+型多結晶シリコン12a,12bと
なる。なお、縦型電界効果トランジスタ部のN++型多結
晶シリコン６はリン拡散での不純物量が高いため、この
イオン注入では影響を受け難く、N++のままである。
その後、第３図に示したように、PSG絶縁膜７の成
長、コンタクト形成、ソース電極８およびドレイン電極
９を形成することで半導体装置が完成される。
長、コンタクト形成、ソース電極８およびドレイン電極
９を形成することで半導体装置が完成される。
この製造方法によれば、第１図（ａ）の工程で酸化膜
16をダイオード部の境界となるＸ線よりも外側のＹ線に
まで形成し、その後Ｘ線に沿って多結晶シリコン15をエ
ッチングしているので、リンの横方向拡散によってＹ線
からＸ線方向への一部がN++型とされても、この部分は
エッチングにより除去されるため、ダイオード部にＮ型
の不純物が存在することがない。これにより、ダイオー
ド部の多結晶シリコンに不純物勾配が生じることはな
く、外側のＰ型多結晶シリコン12bを均一不純物濃度と
する。したがって、ダイオードのブレークダウン電圧が
安定化され、静電気に対する耐量も安定化され、かつロ
ット間、ウェハ間におけるばらつきも改善される。
16をダイオード部の境界となるＸ線よりも外側のＹ線に
まで形成し、その後Ｘ線に沿って多結晶シリコン15をエ
ッチングしているので、リンの横方向拡散によってＹ線
からＸ線方向への一部がN++型とされても、この部分は
エッチングにより除去されるため、ダイオード部にＮ型
の不純物が存在することがない。これにより、ダイオー
ド部の多結晶シリコンに不純物勾配が生じることはな
く、外側のＰ型多結晶シリコン12bを均一不純物濃度と
する。したがって、ダイオードのブレークダウン電圧が
安定化され、静電気に対する耐量も安定化され、かつロ
ット間、ウェハ間におけるばらつきも改善される。
ここで、第１図（ａ）の工程におけるリン拡散を、フ
ォトレジストをマスクとしたリンのイオン注入に換えて
もよい。このようにすれば、多結晶シリコン15中のリン
の横方向拡散はイオン注入の方が少ないため、Ｘ線とＹ
線の距離を短くでき、高集積化を進めることができる利
点がある。
ォトレジストをマスクとしたリンのイオン注入に換えて
もよい。このようにすれば、多結晶シリコン15中のリン
の横方向拡散はイオン注入の方が少ないため、Ｘ線とＹ
線の距離を短くでき、高集積化を進めることができる利
点がある。
以上説明したように本発明は、ゲート電極を形成する
際の不純物導入によってダイオード部の境界線内に拡散
された不純物を、エッチング工程で除去するため、ダイ
オード部に不純物勾配が生じることを防止でき、これに
よりダイオードのブレークダウン電圧が安定化され、静
電気に対する耐量も安定化され、かつロット間、ウェハ
間におけるばらつきも改善されるという効果がある。
際の不純物導入によってダイオード部の境界線内に拡散
された不純物を、エッチング工程で除去するため、ダイ
オード部に不純物勾配が生じることを防止でき、これに
よりダイオードのブレークダウン電圧が安定化され、静
電気に対する耐量も安定化され、かつロット間、ウェハ
間におけるばらつきも改善されるという効果がある。
第１図（ａ）ないし（ｅ）は本発明の一実施例を製造工
程順に示す縦断面図、第２図は静電耐圧を向上させた縦
型電界効果トランジスタの等価回路図、第３図は第２図
の縦型電界効果トランジスタの一例を示す縦断面図、第
４図（ａ）および（ｂ）は従来の製造方法の工程一部を
を示す縦断面図、第５図は第４図（ｂ）のＡ部分の拡大
図である。 １……P+型半導体基板、２……Ｐ型エピタキシャル層、
３……Ｎ型ベース領域、４……Ｐ型ソース領域、５……
ゲート酸化膜、６……N++型多結晶シリコン、７……PSG
絶縁膜、８……ソース電極、９……ドレイン電極、10…
…Ｎ型ウェル層、11……フィールド酸化膜、12a,12b…
…P+型多結晶シリコン、13……Ｎ型多結晶シリコン、14
……配線、15……ノンドープ多結晶シリコン、16,17…
…酸化膜、18……フォトレジスト。
程順に示す縦断面図、第２図は静電耐圧を向上させた縦
型電界効果トランジスタの等価回路図、第３図は第２図
の縦型電界効果トランジスタの一例を示す縦断面図、第
４図（ａ）および（ｂ）は従来の製造方法の工程一部を
を示す縦断面図、第５図は第４図（ｂ）のＡ部分の拡大
図である。 １……P+型半導体基板、２……Ｐ型エピタキシャル層、
３……Ｎ型ベース領域、４……Ｐ型ソース領域、５……
ゲート酸化膜、６……N++型多結晶シリコン、７……PSG
絶縁膜、８……ソース電極、９……ドレイン電極、10…
…Ｎ型ウェル層、11……フィールド酸化膜、12a,12b…
…P+型多結晶シリコン、13……Ｎ型多結晶シリコン、14
……配線、15……ノンドープ多結晶シリコン、16,17…
…酸化膜、18……フォトレジスト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｈ
Claims (2)
- 【請求項１】縦型電界効果トランジスタ部と、ダイオー
ド部とを半導体基板に一体に形成し、前記縦型電界効果
トランジスタのゲート電極とダイオード部とを同一の多
結晶シリコンで形成してなる半導体装置の製造方法にお
いて、前記多結晶シリコン上にダイオード部の境界線よ
りも外側に突出させたマスクを形成し、このマスクを利
用して前記多結晶シリコンに前記ゲート電極を形成する
ための不純物の導入を行う工程と、前記多結晶シリコン
をダイオード部の境界線でエッチングして境界線よりも
外側の部分を除去する工程と、エッチングで残されたダ
イオード部の多結晶シリコンに不純物を選択的に導入し
てダイオードを形成する工程を含むことを特徴とする半
導体装置の製造方法。 - 【請求項２】ゲート電極を形成する際の不純物の導入を
イオン注入によって行う特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31521990A JP2606444B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31521990A JP2606444B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04184978A JPH04184978A (ja) | 1992-07-01 |
| JP2606444B2 true JP2606444B2 (ja) | 1997-05-07 |
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ID=18062833
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31521990A Expired - Fee Related JP2606444B2 (ja) | 1990-11-20 | 1990-11-20 | 半導体装置の製造方法 |
Country Status (1)
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| JP (1) | JP2606444B2 (ja) |
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|---|---|---|---|---|
| JP2014154786A (ja) * | 2013-02-12 | 2014-08-25 | Seiko Instruments Inc | クランプ素子を備えた半導体装置 |
-
1990
- 1990-11-20 JP JP31521990A patent/JP2606444B2/ja not_active Expired - Fee Related
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| JPH04184978A (ja) | 1992-07-01 |
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