JP3113863B2 - マスクｒｏｍセル及びその製造方法 - Google Patents
マスクｒｏｍセル及びその製造方法Info
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- JP3113863B2 JP3113863B2 JP10348194A JP34819498A JP3113863B2 JP 3113863 B2 JP3113863 B2 JP 3113863B2 JP 10348194 A JP10348194 A JP 10348194A JP 34819498 A JP34819498 A JP 34819498A JP 3113863 B2 JP3113863 B2 JP 3113863B2
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- Japan
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- insulating film
- impurity diffusion
- semiconductor substrate
- gate insulating
- diffusion regions
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、特に短チャネル効果(short channel effect)
を防止するようにしたマスクＲＯＭセル(mask ROM cel
l)及びその製造方法に関する。
法に関し、特に短チャネル効果(short channel effect)
を防止するようにしたマスクＲＯＭセル(mask ROM cel
l)及びその製造方法に関する。
【０００２】
【従来の技術】一般に、マスクＲＯＭは、デプレッショ
ントランジスタ形(depletion transistor)とエンハンス
メント形トランジスタ(enhanced transistor)との組合
せからなる。前記デプレッション形トランジスタはデプ
レッションイオン（アクセプタ不純物）の注入により負
（−）のしきい値電圧を有し、ゲート電極に０Ｖの電圧
を印加するとオン状態を維持する。前記エンハンスメン
ト形トランジスタはコード(code)イオン（ドナー不純
物）の注入によりチャネル領域にカウントドーピング(c
ount-doping)して約０．７Ｖのしきい電圧を有するよう
にするため、マスクＲＯＭのオフトランジスタとして作
用する。
ントランジスタ形(depletion transistor)とエンハンス
メント形トランジスタ(enhanced transistor)との組合
せからなる。前記デプレッション形トランジスタはデプ
レッションイオン（アクセプタ不純物）の注入により負
（−）のしきい値電圧を有し、ゲート電極に０Ｖの電圧
を印加するとオン状態を維持する。前記エンハンスメン
ト形トランジスタはコード(code)イオン（ドナー不純
物）の注入によりチャネル領域にカウントドーピング(c
ount-doping)して約０．７Ｖのしきい電圧を有するよう
にするため、マスクＲＯＭのオフトランジスタとして作
用する。
【０００３】以下、添付図面を参照して従来のマスクＲ
ＯＭセル及びその製造方法を説明する。図１は従来のマ
スクＲＯＭセルを示す斜視図である。
ＯＭセル及びその製造方法を説明する。図１は従来のマ
スクＲＯＭセルを示す斜視図である。
【０００４】図１に示すように、ｐ型半導体基板１１の
表面内において、一方向に延び、かつ互いに所定の間隙
をあけて配置される複数の不純物拡散領域１３が形成さ
れ、前記半導体基板１１の表面にゲート絶縁膜１４が形
成される。そして、前記ゲート絶縁膜１４上において、
前記複数の不純物拡散領域１３と直交する方向に延び、
かつ互いに所定の間隙をあけて配置される複数のゲート
ライン１５ａが形成されている。
表面内において、一方向に延び、かつ互いに所定の間隙
をあけて配置される複数の不純物拡散領域１３が形成さ
れ、前記半導体基板１１の表面にゲート絶縁膜１４が形
成される。そして、前記ゲート絶縁膜１４上において、
前記複数の不純物拡散領域１３と直交する方向に延び、
かつ互いに所定の間隙をあけて配置される複数のゲート
ライン１５ａが形成されている。
【０００５】ここで、前記各不純物拡散領域１３が形成
された部位における前記ゲート絶縁膜１４には他の部分
よりも一層厚い熱酸化膜１４ａが形成される。図２
（ａ）〜図３（ｂ）は上記構成を持つ従来のマスクＲＯ
Ｍセルの製造方法を工程順に示す断面図である。
された部位における前記ゲート絶縁膜１４には他の部分
よりも一層厚い熱酸化膜１４ａが形成される。図２
（ａ）〜図３（ｂ）は上記構成を持つ従来のマスクＲＯ
Ｍセルの製造方法を工程順に示す断面図である。
【０００６】まず、図２（ａ）に示すように、ｐ型半導
体基板１１の全面にしきい値電圧を調節するべくＢ
+（ホウ素）不純物イオンを注入する。次いで、図２
（ｂ）に示すように、前記半導体基板１１上にフォトレ
ジスト１２を塗布した後、露光及び現像工程で前記フォ
トレジスト１２をパターニングする。そして、前記パタ
ーニングされたフォトレジスト１２をマスクとして用い
て露出した半導体基板１１の全面に高濃度のｎ型不純物
イオンを注入することにより、前記半導体基板１１の表
面内において、一方向に延びるように、かつ互いに所定
の間隙をあけて配置される複数の不純物拡散領域１３を
形成する。
体基板１１の全面にしきい値電圧を調節するべくＢ
+（ホウ素）不純物イオンを注入する。次いで、図２
（ｂ）に示すように、前記半導体基板１１上にフォトレ
ジスト１２を塗布した後、露光及び現像工程で前記フォ
トレジスト１２をパターニングする。そして、前記パタ
ーニングされたフォトレジスト１２をマスクとして用い
て露出した半導体基板１１の全面に高濃度のｎ型不純物
イオンを注入することにより、前記半導体基板１１の表
面内において、一方向に延びるように、かつ互いに所定
の間隙をあけて配置される複数の不純物拡散領域１３を
形成する。
【０００７】図３（ａ）に示すように、前記フォトレジ
スト１２を除去し、前記複数の不純物拡散領域１３が形
成された半導体基板１１の表面に熱酸化処理を施してゲ
ート絶縁膜１４を形成する。このとき、前記不純物注入
により形成された複数個の不純物拡散領域１３では他の
ゲート絶縁膜１４よりも厚い熱酸化膜１４ａが形成され
る。そして、前記ゲート絶縁膜１４を含む半導体基板１
１の全面にポリシリコン層１５を形成する。
スト１２を除去し、前記複数の不純物拡散領域１３が形
成された半導体基板１１の表面に熱酸化処理を施してゲ
ート絶縁膜１４を形成する。このとき、前記不純物注入
により形成された複数個の不純物拡散領域１３では他の
ゲート絶縁膜１４よりも厚い熱酸化膜１４ａが形成され
る。そして、前記ゲート絶縁膜１４を含む半導体基板１
１の全面にポリシリコン層１５を形成する。
【０００８】図３（ｂ）に示すように、前記ポリシリコ
ン層１５上にフォトレジスト（図示せず）を塗布した
後、露光及び現像工程でフォトレジストをパターニング
する。次いで、前記パターニングされたフォトレジスト
をマスクとして前記ポリシリコン層１５を前記複数の不
純物拡散領域１３と直交するよう選択的に除去して、複
数のゲートライン１５ａを形成する。
ン層１５上にフォトレジスト（図示せず）を塗布した
後、露光及び現像工程でフォトレジストをパターニング
する。次いで、前記パターニングされたフォトレジスト
をマスクとして前記ポリシリコン層１５を前記複数の不
純物拡散領域１３と直交するよう選択的に除去して、複
数のゲートライン１５ａを形成する。
【０００９】
【発明が解決しようとする課題】しかし、かかる従来の
マスクＲＯＭセル及びその製造方法では次のような問題
点があった。
マスクＲＯＭセル及びその製造方法では次のような問題
点があった。
【００１０】すなわち、半導体基板を熱酸化してゲート
絶縁膜を形成する際、不純物拡散領域が拡散することに
より各不純物拡散領域間の距離が狭くなる。これによ
り、チャネル領域が小さくなるというショットチャネル
効果をもたらすため、セルのサイズを小さくするには限
界があった。
絶縁膜を形成する際、不純物拡散領域が拡散することに
より各不純物拡散領域間の距離が狭くなる。これによ
り、チャネル領域が小さくなるというショットチャネル
効果をもたらすため、セルのサイズを小さくするには限
界があった。
【００１１】本発明は上記問題点を解決するためになさ
れたものであり、その目的とするところは、短チャネル
効果を防止してセルのサイズを小さくするようにしたマ
スクＲＯＭセル及びその製造方法を提供することにあ
る。
れたものであり、その目的とするところは、短チャネル
効果を防止してセルのサイズを小さくするようにしたマ
スクＲＯＭセル及びその製造方法を提供することにあ
る。
【００１２】
【課題を解決するための手段】上記目的を達成するため
の本発明の請求項１のマスクＲＯＭセルは、第１導電型
の半導体基板と、前記半導体基板の表面内において、一
方向に延びるように形成され、かつ互いに一定の間隙を
あけて配置される複数の第２導電型の不純物拡散領域
と、前記各不純物拡散領域上に形成され、ＣＶＤ酸化膜
或いは窒化膜からなり、不純物拡散領域とほぼ同じ幅を
有する絶縁膜と、前記各絶縁膜間の半導体基板上に形成
されるゲート絶縁膜と、前記ゲート絶縁膜及び絶縁膜上
において、前記各不純物拡散領域と直交するように延び
るように形成され、かつ互いに所定の間隙をあけて配置
される複数の導電ラインとを備えることを特徴とする。
の本発明の請求項１のマスクＲＯＭセルは、第１導電型
の半導体基板と、前記半導体基板の表面内において、一
方向に延びるように形成され、かつ互いに一定の間隙を
あけて配置される複数の第２導電型の不純物拡散領域
と、前記各不純物拡散領域上に形成され、ＣＶＤ酸化膜
或いは窒化膜からなり、不純物拡散領域とほぼ同じ幅を
有する絶縁膜と、前記各絶縁膜間の半導体基板上に形成
されるゲート絶縁膜と、前記ゲート絶縁膜及び絶縁膜上
において、前記各不純物拡散領域と直交するように延び
るように形成され、かつ互いに所定の間隙をあけて配置
される複数の導電ラインとを備えることを特徴とする。
【００１３】そして、上記目的を達成するための本発明
の請求項２のマスクＲＯＭセルの製造方法は、第１導電
型半導体基板を用意する段階と、前記半導体基板の表面
内において、一方向に延び、かつ互いに所定の間隙をあ
けて配置される複数の第２導電型不純物拡散領域を形成
する段階と、前記各不純物拡散領域上にＣＶＤ酸化膜或
いは窒化膜からなり、不純物拡散領域とほぼ同じ幅を有
する絶縁膜を形成する段階と、各絶縁膜間において前記
半導体基板の表面にゲート絶縁膜を形成する段階と、前
記ゲート絶縁膜及び絶縁膜上において、前記各不純物拡
散領域に直交するように延び、かつ互いに所定の間隙を
あけて配置される複数の導電ラインを形成する段階とを
備えることを特徴とする。
の請求項２のマスクＲＯＭセルの製造方法は、第１導電
型半導体基板を用意する段階と、前記半導体基板の表面
内において、一方向に延び、かつ互いに所定の間隙をあ
けて配置される複数の第２導電型不純物拡散領域を形成
する段階と、前記各不純物拡散領域上にＣＶＤ酸化膜或
いは窒化膜からなり、不純物拡散領域とほぼ同じ幅を有
する絶縁膜を形成する段階と、各絶縁膜間において前記
半導体基板の表面にゲート絶縁膜を形成する段階と、前
記ゲート絶縁膜及び絶縁膜上において、前記各不純物拡
散領域に直交するように延び、かつ互いに所定の間隙を
あけて配置される複数の導電ラインを形成する段階とを
備えることを特徴とする。
【００１４】請求項３の発明は、前記ゲート絶縁膜は熱
酸化処理により形成されることを特徴とする。
酸化処理により形成されることを特徴とする。
【００１５】
【発明の実施の形態】以下、添付図面に基づき本発明の
一実施形態に従うマスクＲＯＭセル及びその製造方法を
詳細に説明する。
一実施形態に従うマスクＲＯＭセル及びその製造方法を
詳細に説明する。
【００１６】図４は本実施形態のマスクＲＯＭセルを示
す斜視図である。図４に示すように、ｐ型半導体基板２
１の表面内において、一方向に延び、かつ互いに所定の
間隙をあけて配置される複数の不純物拡散領域２３が形
成され、前記各不純物拡散領域領域２３の半導体基板２
１上にＣＶＤ酸化膜、窒化膜等の絶縁膜２４が形成され
る。そして、前記各不純物拡散領域２３の間の前記半導
体基板２１上にゲート絶縁膜２５が形成され、前記絶縁
膜２４及びゲート絶縁膜２５上において、前記各不純物
拡散領域２３と直交する方向に延び、かつ互いに所定の
間隙をあけて配置されるポリシリコンからなる複数のゲ
ートライン２６ａが形成される。ここで、不純物拡散領
域２３は直方体形状をなし、深さ方向にわたって実質的
に一定の幅を有する。
す斜視図である。図４に示すように、ｐ型半導体基板２
１の表面内において、一方向に延び、かつ互いに所定の
間隙をあけて配置される複数の不純物拡散領域２３が形
成され、前記各不純物拡散領域領域２３の半導体基板２
１上にＣＶＤ酸化膜、窒化膜等の絶縁膜２４が形成され
る。そして、前記各不純物拡散領域２３の間の前記半導
体基板２１上にゲート絶縁膜２５が形成され、前記絶縁
膜２４及びゲート絶縁膜２５上において、前記各不純物
拡散領域２３と直交する方向に延び、かつ互いに所定の
間隙をあけて配置されるポリシリコンからなる複数のゲ
ートライン２６ａが形成される。ここで、不純物拡散領
域２３は直方体形状をなし、深さ方向にわたって実質的
に一定の幅を有する。
【００１７】図５（ａ）〜図６（ｂ）は本発明の一実施
形態に従うマスクＲＯＭセルの製造方法を工程順に示す
断面図である。まず、図５（ａ）に示すように、ｐ型半
導体基板２１の全面にしきい値電圧を調節するべくＢ+
不純物イオンを注入する。
形態に従うマスクＲＯＭセルの製造方法を工程順に示す
断面図である。まず、図５（ａ）に示すように、ｐ型半
導体基板２１の全面にしきい値電圧を調節するべくＢ+
不純物イオンを注入する。
【００１８】次いで、図５（ｂ）に示すように、前記半
導体基板２１上にフォトレジスト２２を塗布した後、露
光及び現像工程で前記フォトレジスト２２をパターニン
グする。そして、前記パターニングされたフォトレジス
ト２２をマスクとして露出した半導体基板２１の全面に
高濃度のｎ型不純物イオンを注入することにより、前記
半導体基板２１の表面内において、一方向に延びるよう
に、かつ互いに所定の間隙をあけて配置される複数の不
純物拡散領域２３を形成する。
導体基板２１上にフォトレジスト２２を塗布した後、露
光及び現像工程で前記フォトレジスト２２をパターニン
グする。そして、前記パターニングされたフォトレジス
ト２２をマスクとして露出した半導体基板２１の全面に
高濃度のｎ型不純物イオンを注入することにより、前記
半導体基板２１の表面内において、一方向に延びるよう
に、かつ互いに所定の間隙をあけて配置される複数の不
純物拡散領域２３を形成する。
【００１９】図６（ａ）に示すように、前記フォトレジ
スト２２を除去した後、前記複数の不純物拡散領域２３
が形成された半導体基板２１の全面に、ＣＶＤ酸化膜、
窒化膜等の絶縁膜２４を形成する。次いで、前記絶縁膜
２４上にフォトレジスト（図示せず）を塗布した後、露
光及び現像工程でフォトレジストをパターニングする。
前記パターニングされたフォトレジストをマスクに用い
て絶縁膜２４を選択的にパターニングする。このとき、
前記絶縁膜２４は前記複数の不純物拡散領域２３と同じ
方向に形成され、各不純物拡散領域２３の半導体基板２
１上に残留するようにパターニングされる。そして、前
記絶縁膜２４をマスクとして前記半導体基板２１の全面
に熱酸化処理を施して、前記各不純物拡散領域２３の間
の半導体基板２１上にゲート絶縁膜２５を形成する。こ
こで、前記ゲート絶縁膜２５は、前記絶縁膜２４を含む
半導体基板２１の全面に絶縁膜を蒸着して形成してもよ
い。次いで、前記ゲート絶縁膜２５を含む半導体基板２
１の全面にポリシリコン層２６を形成する。
スト２２を除去した後、前記複数の不純物拡散領域２３
が形成された半導体基板２１の全面に、ＣＶＤ酸化膜、
窒化膜等の絶縁膜２４を形成する。次いで、前記絶縁膜
２４上にフォトレジスト（図示せず）を塗布した後、露
光及び現像工程でフォトレジストをパターニングする。
前記パターニングされたフォトレジストをマスクに用い
て絶縁膜２４を選択的にパターニングする。このとき、
前記絶縁膜２４は前記複数の不純物拡散領域２３と同じ
方向に形成され、各不純物拡散領域２３の半導体基板２
１上に残留するようにパターニングされる。そして、前
記絶縁膜２４をマスクとして前記半導体基板２１の全面
に熱酸化処理を施して、前記各不純物拡散領域２３の間
の半導体基板２１上にゲート絶縁膜２５を形成する。こ
こで、前記ゲート絶縁膜２５は、前記絶縁膜２４を含む
半導体基板２１の全面に絶縁膜を蒸着して形成してもよ
い。次いで、前記ゲート絶縁膜２５を含む半導体基板２
１の全面にポリシリコン層２６を形成する。
【００２０】図６（ｂ）に示すように、前記ポリシリコ
ン２６上にフォトレジスト（図示せず）を塗布した後、
露光及び現像工程でフォトレジストをパターニングす
る。次いで、パターニングされたフォトレジストをマス
クに用いて前記ポリシリコン２６を選択的にパターニン
グして複数個のゲートライン２６ａを形成する。この
際、前記複数のゲートライン２６ａは前記各不純物拡散
領域２３と直交する方向に延びるように形成され、かつ
互いに所定の間隙をあけて配置される。
ン２６上にフォトレジスト（図示せず）を塗布した後、
露光及び現像工程でフォトレジストをパターニングす
る。次いで、パターニングされたフォトレジストをマス
クに用いて前記ポリシリコン２６を選択的にパターニン
グして複数個のゲートライン２６ａを形成する。この
際、前記複数のゲートライン２６ａは前記各不純物拡散
領域２３と直交する方向に延びるように形成され、かつ
互いに所定の間隙をあけて配置される。
【００２１】
【発明の効果】請求項１の発明によれば、各不純物拡散
領域の幅を一定に維持して短チャネル効果を防止するた
め、セルのサイズを小さくすることができる。
領域の幅を一定に維持して短チャネル効果を防止するた
め、セルのサイズを小さくすることができる。
【００２２】
【００２３】請求項２の発明によれば、各不純物拡散領
域の基板上に絶縁膜を形成した後、絶縁膜をマスクとし
てゲート絶縁膜を形成することにより各不純物拡散領域
の幅を一定に維持しているため、短チャネル効果を防止
し、セルのサイズを小さくすることができる。
域の基板上に絶縁膜を形成した後、絶縁膜をマスクとし
てゲート絶縁膜を形成することにより各不純物拡散領域
の幅を一定に維持しているため、短チャネル効果を防止
し、セルのサイズを小さくすることができる。
【００２４】請求項３の発明によれば、ゲート絶縁膜を
熱酸化処理で形成することにより、セルのサイズを小さ
くすることができる。
熱酸化処理で形成することにより、セルのサイズを小さ
くすることができる。
【図１】 従来のマスクＲＯＭセルを示す斜視図。
【図２】 図１のマスクＲＯＭセルの製造方法を工程順
に示す断面図。
に示す断面図。
【図３】 図２の工程に引き続き行われる製造工程を示
す断面図。
す断面図。
【図４】 本発明の一実施形態に従うマスクＲＯＭセル
を示す斜視図。
を示す斜視図。
【図５】 図４のマスクＲＯＭセルの製造方法を工程順
に示す断面図。
に示す断面図。
【図６】 図５の工程に引き続き行われる製造工程を示
す断面図。
す断面図。
２１ ｐ型半導体基板 ２２ フォトレジスト ２３ 不純物拡散領域 ２４ 絶縁膜 ２５ ゲート絶縁膜 ２６ ポリシリコン ２６ａ ゲートライン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 H01L 27/112
Claims (3)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の表面内において、一方向に延びるよう
に形成され、かつ互いに所定の間隙をあけて配置された
複数の第２導電型の不純物拡散領域と、 前記各不純物拡散領域上に形成され、ＣＶＤ酸化膜或い
は窒化膜からなり、不純物拡散領域とほぼ同じ幅を有す
る絶縁膜と、 前記各絶縁膜間の半導体基板上に形成されるゲート絶縁
膜と、 前記ゲート絶縁膜及び絶縁膜上において、前記各不純物
拡散領域と直交する方向に延びるように形成され、かつ
互いに所定の間隙をあけて配置された複数の導電ライン
と、 を備えることを特徴とするマスクＲＯＭセル。 - 【請求項２】 第１導電型半導体基板を用意する段階
と、 前記半導体基板の表面内において、一方向に延び、かつ
互いに所定の間隙をあけて配置される複数の第２導電型
の不純物拡散領域を形成する段階と、 前記各不純物拡散領域上にＣＶＤ酸化膜或いは窒化膜か
らなり、不純物拡散領域とほぼ同じ幅を有する絶縁膜を
形成する段階と、 前記各絶縁膜間の半導体基板の表面にゲート絶縁膜を形
成する段階と、 前記ゲート絶縁膜及び絶縁膜上において、前記各不純物
拡散領域に直交する方向に延び、かつ互いに所定の間隙
をあけて配置される複数の導電ラインを形成する段階
と、 を備えることを特徴とするマスクＲＯＭセルの製造方
法。 - 【請求項３】 前記ゲート絶縁膜は熱酸化処理により
形成されることを特徴とする請求項２記載のマスクＲＯ
Ｍセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR79128/1997 | 1997-12-30 | ||
| KR1019970079128A KR100301801B1 (ko) | 1997-12-30 | 1997-12-30 | 마스크롬 셀의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11238812A JPH11238812A (ja) | 1999-08-31 |
| JP3113863B2 true JP3113863B2 (ja) | 2000-12-04 |
Family
ID=19530037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10348194A Expired - Fee Related JP3113863B2 (ja) | 1997-12-30 | 1998-12-08 | マスクｒｏｍセル及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6555881B2 (ja) |
| JP (1) | JP3113863B2 (ja) |
| KR (1) | KR100301801B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456581B1 (ko) * | 2002-02-08 | 2004-11-09 | 삼성전자주식회사 | 플랫 셀 마스크 롬 장치의 제조 방법 |
| US6720210B1 (en) * | 2002-10-17 | 2004-04-13 | Macronix International Co., Ltd | Mask ROM structure and manufacturing method thereof |
| US6806535B2 (en) * | 2003-01-22 | 2004-10-19 | Macronix International Co., Ltd. | Non-volatile memory and fabricating method thereof |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54121685A (en) * | 1978-03-14 | 1979-09-20 | Kyushu Nippon Electric | Ic and method of fabricating same |
| JPS601863A (ja) * | 1983-06-20 | 1985-01-08 | Nec Corp | 読み出し専用メモリ |
| US5308781A (en) * | 1990-05-21 | 1994-05-03 | Ricoh Company, Ltd. | Semiconductor memory device |
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