KR910000279B1 - 금속 산화물 반도체 전계효과 트랜지스터 및 이 트랜지스터의 소스 및 드레인 영역 형성방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명에 따라 제조된 MOSFET 디바이스의 단면도.
제2도는 여러가지 MOSFET 구조에 있어서 채널 위치에 대한 측방향 전계 강도의 그래프.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 바디 130 : 게이트 전극
본 발명은 전계효과 트랜지스터 디바이스에 관한 것으로 특히, 산화 게이트와 반도체 바디 사이의 접촉 경계부에서 감소된 전계 강도 레벨을 제공하는 서로 다르게 도핑된 표면과 부표면 구조를 갖는 상기 디바이스에 관한 것이다.
가장 유용하고 장점이 많은 전기적 디바이스중 하나가 전계효과 트랜지스터(FET)이다. 금속 산화물 반도체(MOS) 전계효과 디바이스를 사용하여 초 대규모 집적(VLSI)회로가 개발되었다. 이러한 소위 MOSFET 디바이스는 그 이름을 게이트 부근에 있는 디바이스의 구조로부터 따왔다. 게이트 전극은 전형적으로 산화 실리콘층에 의해 산화물 아래 있는 도핑된 반도체층과 절연된 금속층을 구비한다. 본 발명에서 주장되는 종래기술의 문제점은 산화 게이트 영역에서, 특히 디바이스의 드레인에 인접한 영역에서 열(hot) 전자 또는 활성 전자가 트랩핑(trapping)되는 것이다.
저렴한 비용과 개선된 성능은 앞으로 금속 산화물 반도체 디바이스를 소형화시키는데 원동력을 제공한다. 석판화(lithography) 및 에칭의 지속적인 진보는 디바이스 크기를 상당히 축소시킬 것이다. 그러나, 불행하게도, 현존 시스템과의 호환성과 같은 이유로 상기와 같은 디바이스에서 사용된 전원 공급 전압은 회로 밀도의 증가로 인해 감소시킬 수 없다. 이상적인 스케일링의 장애 결과로 인해, 디바이스내의 전계 강도 레벨은 기하학적인 거리 축소로써 증가된다. MOS 디바이스내의 높은 전계효과는 반송자 이동도 감소와 MOSFET 특히 n채널 MOSFET 또는 NMOSFET에서 채널 열전자 불안정성을 가져오게 된다. n채널 FET의 소스 영역에서 드레인 영역으로 이동하는 전자는 축방향 전계 성분으로부터 에너지를 얻는다. 이러한 전계 성분은 실리콘 반도체와 게이트 전극 아래의 실리콘 산화물 절연층 사이의 접촉부와 평행한다. 활성 전자는 실리콘/산화 실리콘 에너지 장벽을 넘어가려는 경향이 있어, 산화 게이트 절연체내로 트랩되거나 또는 아직 완전히 밝혀지지 않은 작용에 의해 바람직하지 못한 접촉 상태를 만든다.
채널 전류로부터 나오는 열 전자 또는 활성 전자는 반도체와 산화 게이트 사이의 장벽을 넘기 위한 충분한 에너지를 얻으려는 경향이 있으며, 그 결과 산화물내로 주입이 된다. 주입된 전자의 계속적인 트랩핑은 임계 전압 변이와 상호 콘덕턴스 저하와 같은 디바이스 불안정성을 일으키는 경향이 있다. 그래서, 상기와 같은 불안정성을 방지하기 위한 열 전자 방지 MOSFET가 고안되는 것이 아주 바람직한 것이다. 상기와 같은 불안정성은 초대 규모 집적회로에서 MOSFET 디바이스의 더이상의 축소화를 극히 제한하는 작용을 한다.
열 전자 현상 문제에 대한 개선은 산화 게이트의 두께를 증가시켜서 부분적으로 실행될 수 있지만, 이 방법은 게이트 제어 효과를 감소시켜 디바이스의 작동을 느리게 하기 때문에 바람직하지 못하다.
열 전자 문제는 확실히 바람직하지 못하며 실제로 MOSFET에 대한 최소 게이트 길이를 제한한다는 것을 알 수 있다. 연 전자 트랩핑 현상에 대해 절연체 특성을 개선할 수 있지만, 채널 열 전자 신뢰도를 개선하는데 있어서 최대의 노력은 FET 채널내에서 축방향 전계 강도를 감소시키는데 집중되었다. 이러한 노력은 계단형 소스/드레인 접합, 이중 확산 소스/드레인 영역 및 게이트 전극과 산화물에 인접한 산화물 측벽 스페이서를 포함한다. 이러한 모든 방법은 급작스럽지 않은 n+-p드레인-채널 전이를 만들어 측방향 전계 강도를 감소시킨다. 본 발명자들은 산화물 측벽 스페이서가 2볼트 정도까지 최대 안전 동작 전압을 증가시킬 수 있다는 것을 발견하였다. 스페이서 길이의 1000Å당 1.5볼트의 최대 이득을 얻는 것이 가능하다. 또한 열 전자 현상 문제를 경감시키는데 고려될 수 있는 어떤 방법 또는 구조도 본 VLSI 반도체 처리 단계와 또한 호환성이 있어야 한다는 사실을 알았다.
본 발명의 양호한 실시예에 있어서, 매입된 스페이서 및 표면 스페이서를 다같이 사용하여 상당히 불리한 전류-전압 현상 없이 실리콘/산화 실리콘 접촉 경계부로부터 떨어져 고밀도 전류를 흐르게 한다. 특히, 경미하게 도핑되어 매입된 n형 영역은 게이트 전극의 양측상의 소스 또는 드레인 영역(적합하게는 두 영역 모두)에 고전압 전계를 이용한 이온 주입에 의해 형성된다. 상기 n형 도핑 영역은 실리콘/산화 실리콘 경계로부터 간격을 두고 떨어져 하부에 놓인다. 상기 n형 도핑 영역은 고전압의 주입에 의해 형성된다. 비소와 같은 제2, 저농도 n-도펀트가 디바이스의 표면에 또한 주입이 된다. 상기 부가적인 표면 주입으로 보다 양호한 게이트 제어를 제공하며, 디바이스 전류-전압 특성을 개선시킨다.
다음에 게이트 전극의 양측상에 비등방성인 반응 이온 에칭과 같은 공정에 의해 산화 실리콘 스페이서가 형성된다. 다음 세번째 이온 주입 동작은 증가된 도펀트 농도로 수행이되지만, 이온 주입 전계 강도는 보다 낮은 상태에서 수행이 된다. 그러나, 보다 높은 도펀트 농도는 반도체를 더 깊이 침투하게 된다. 상기 공정의 결과로 인해, 보다 경미하게 도핑된 n 및 n-영역은 반도체 표면과 표면아래의 소스와 드레인으로부터 연장이 된다. 보다 높은 전류 밀도가 가장 쉽게 생기는 곳은 보다 깊은 소스와 드레인 연장부 사이에서이다. 이러한 것은 디바이스 전류-전압 특성에 나쁜 영향을 감소시키면서 게이트 전극의 부근에서 열 전자 생성을 감소시키게 한다. 그럼에도 불구하고, 측방향 전계 강도, 특히 산화 게이트 바로 아래의 전계 강도는 상당히 감소된다.
따라서, 본 발명의 목적은 열 전자 현상의 거의 나타나지 않는 MOSFET 디바이스의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 개선된 NMOSFET제조 공정을 제공하는데 있다.
본 발명의 다른 목적은 디바이스의 전류-전압 특성에 큰 영향을 미치지 않고 MOSFET 디바이스의 산화게이트 아래의 측방향 전계 강도를 감소시키는 방법을 제공하는데 있다.
본 발명의 다른 목적은 열 전자 현상을 악화시키지 않고 MOSFET회로 크기를 감소시키는 방법을 제공하는데 있다.
마지막으로, 본 발명의 목적은 한정되지는 않지만, 열 전자 현상이 상당히 완화된 MOSFET, 특히 NMOSFET 디바이스를 제공하는데 있다.
본 발명은 첨부된 도면을 참고로 기술된 다음 설명을 참고로 하면 보다 명백하게 이해될 수 있을 것이다.
제1도는 본 발명에 따른 NMOSFET소자를 도시한다. 본 발명의 목적을 실행하는데 이용된 특정한 처리 공정을 제외하고, 디바이스 제조는 종래의 방법으로 이루어진다. 제1도는 특히 기본적인 n-도프형 기판(99)을 표시한다. 종래의 공정에 따라서, 필드 산화물층(115)은 기판을 고온에서 산소에 노출시킴으로써 기판(99)상에서 성장되어, 산화 실리콘 절연층(115)을 형성한다. 상기 층은 칩 또는 웨이퍼상에서 활성 영역을 설정하기 위해 패턴화된 방식으로 에칭이 된다. 그 다음 P-도프형 웰(100)은 통상적으로 필드 산화물에 있는 활성영역 구멍을 통해 이온 주입하여 형성이 된다. 다음에 박막의 산화 실리콘층이 전체 기판에 걸쳐 성장이 된다. 상기 산화물층은 최종적으로 상술된 열 전자 트랩핑 현상이 발생되는 구조를 구비하는 산화 게이트(116)를 형성한다. 상기 박막의 산화물층상에, 폴리실리콘층이 증착 및 n-형 도펀트로 심하게 도핑되어 높은 전기 전도도를 나타내는 재질을 제공한다. 상기 층은 최종적으로 게이트 전극(130)을 형성한다. 교체로, 도핑된-폴리실리콘보다는 금속을 게이트 전극 재질로 사용할 수 있다. 하여튼 공정중의 이러한 단계에서 게이트 전극을 만들고 필요한 곳에 전극 상호 연결 패턴을 만들기 위해 일반적으로 마스크가 이용된다. 이들 패턴은 폴리실리콘 또는 활성 영역에서 전형적으로 얇은 산화물층을 남기는 금속 게이트 전극 재질을 선택적으로 제거하여 만들어진다.
반도체 제조 공정의 상기 단계에서, 제1도에 도시된 구조의 형성을 위해 특수한 공정 단계가 이용된다. 특히, 이때 본 공정에서 비소와 같은 낮은 농도의 n형 도펀트가 매입층에 증착된다. 상기 증착은 약 200KeV의 전압에서 이온 주입에 의해 이루어진다. 이것으로 실리콘/산화물 접촉부 아래 약 1000Å의 깊이에서 경미하게 도핑된 n-영역(103,104)(점선 사이)이 형성된다. 도핑된 n-영역(103,104)은 게이트 영역쪽으로 내측 연장되어 도시된 돌출부를 형성한다. 상기 돌출부는 매입된 채널 디바이스에서 열 전자 트랩핑 현상을 감소시키도록 제공된 것이다. 본 발명에 따라서, 제2도핑은 감소된 전위에서 행하여진다. 그래서, n-영역(105,106)은 비소와 같은 낮은 농도의 도펀트로 도핑함으로써 형성된다. 영역(103,104,105,106)은 필드 산화물(115)로부터 게이트 전극(130)의 좌측 및 우측 연부쪽으로 내측 연장되어야 한다. 상기 도핑은 소스 또는 드레인 영역의 제곱 센티미터당 약 1012내지 1014개의 도펀트 원자의 주입량으로 수행된다. 이와 반대로, 종래 기술의 도핑 공정 단계는 상당히 낮은 주입 전압에서 실행되며, 제1도에 도시된 계단형 매입 스페이서 구조를 만들지 않는다. 영역(103,104)은 영역(105,106) 형성전 또는 후에 형성이 될 수 있으나 우선 보다 깊은 주입을 수행하는 것이 가능한가를 알아야 한다.
이때 본 공정에서, 다른 산화 실리콘층이 웨이퍼 또는 칩의 기판상에 증착이 된다. 그러나 산화물층을 증착하기 위한 다른 방법과는 대조적으로, 본 공정 단계에서는 전형적으로 화학 증기 증착을 이용한다. 왜냐하면, 디바이스의 전체 표면을 덮을 수 있어야 하기 때문이다. 다음에 반응 이온 에칭 단계를 전형적으로 3가불화메탄(CHF3)의 분위기에서 실행하게 게이트 전극(130)의 양측상에서와 같이 급격한 수직 전이를 나타내는 영역을 제외하고는 상기 실리콘층의 대부분을 비등방성으로 에칭시킨다. 비등방성 에칭은 게이트 전극(10)의 양측상에 산화물 스페이서(117')를 남긴다는 점에 있어서 유리하다. 상기 이들 스페이서는 게이트 아래의 산화물/반도체 접촉부 부근에서, 특히 게이트와 디바이스 드레인 사이의 부근에서 발생되는 열 전자 현상을 완화시키는데 중요한 역할을 한다. 또한 스페이서(117')는 소스 및 드레인 영역의 이온 주입 또는 확산을 시키는 다음 공정 단계를 위해 자체 정렬 마스크의 형태를 제공한다.
본 발명에 따라서, 보다 높은 n+도핑을 활성 영역의 소스 및 드레인 영역에 인가한다. 전형적으로, 상기 제2도핑 공정 단계는 제곱 센티미터당 약 8×1015개의 도펀트 원자의 주입량으로 실행된다. 이것으로 제1도에서 영역(101,102)이 형성되며, 상기 영역은 전형적으로 약 1500 내지 4000Å사이의 깊이까지 연장이 된다. 스페이서(117')에 의해 발생된 마스킹 현상때문에 소스 및 드레인의 n 및 n-도핑된 소영역만이 영역(101,102)로부터 내부로 연장되어 남게 된다. 이들은 도시된 바와 같이 층(103,104,105,106)의 일부를 형성하는 돌출부이다. 전형적으로, 각 게이트측 스페이서(117')는 폭이 1.0 내지 0.2 미크론 사이이다. 따라서 보다 약하게 도핑된 소스 및 드레인 돌출부는 약 0.1 내지 0.2미크론 사이의 상응거리로 게이트쪽 내부로 연장된다.
본 발명에 따라서, 폴리실리콘 재질로 된 게이트 스페이서(117')를 이용하는 것이 가능하다. 본 실시예에서, 경미하게 도핑된 영역(103,104,105,106)은 종래의 전압 레벨 즉, 예를 들어 말하자면 90KeV에서 주입될 수 있다. 상기 실시예에서, 매입된 채널은 도핑된 폴리실리콘으로서 형성되거나 금속 스페이서는 도핑된 폴리실리콘 게이트를 통해 정전압으로 바이어스된다. 도핑된 폴리실리콘 스페이서를 사용하고저 하는 경우, 반응 이온 에칭을 이용하여 공정의 게이트 마스킹 부분에서 폴리실리콘을 제거한다.
본 발명에 있어서, 영역(105,106)은 적합하게는 제곱 센티미터당 약 1012개 내지 1014개의 도펀트 원자주입량으로 비소와 같은 도펀트로 경미하게 도핑된다. 영역(103,104)에서의 도펀트 주입량은 제곱 센티미터당 1013개 내지 1014의 도펀트 원자로 약간 강하게 도프된다. 그러나, 상기 주입량은 소스 영역(101)과 드레인 영역(102)에서 강한 도펀트 n+를 주입하기 전에 상기 영역에서 도펀트의 집중 상태를 만든다는 사실에 유의하여야 한다. 그럼에도 불구하고, 서로를 향해 돌출하여 연장된 소스와 드레인의 부분에서는 숄더 스페이서(117')에 의해 제공된 차폐 효과의 결과로 낮은 도펀트 농도가 유지된다. 보다 강한 N+도펀트 주입량은 전형적으로 제곱 센티미터당 약 8×1015도펀트 원자이다.
제2도는 여러가지 부표면 스페이서 형태에 의해 이루어지는 게이트 영역에서 측방향 전계에 대한 상대적 개선을 도시한다. 특히, 제2도는 채널 위치의 함수로서 전계 강도의 변화를 컴퓨터 묘사로 도시한 것이다. 전계 강도는 센티미터당 메가볼트로 측정이 되며, 채널 위치는 미크론으로 주어진다. 제2도는 또한 MOSFET 디바이스의 반도체 재질의 게이트 영역을 가로지르는 여러가지 디바이스 영역을 표시한다. 특히, 제2도는 소스영역으로부터 게이트 영역을 통해 드레인 영역까지를 변화를 도시하며, 게이트 전극의 양측상에 스페이서를 포함한다. 도시된 모든 경우에 있어서, 소스-드레인 전압과 소스-게이트 전압은 5.5볼트로 고정이 된다. 반도체 기판의 표면에서 종래의 비소 도핑형 스페이서가 사용된 경우, 측방향 전계는 게이트와 드레인 사이의 부근에서 센티미터당 약 0.21 메가볼트의 피크에 도달한다. 만약 본 발명의 하이브리드 스페이서 구조가 이용되는 경우 피크 전계 강도는 센티미터당 약 0.15메가볼트로 감소된다는 것을 알 수 있다. 그러나, 단지 매입된 스페이서만이 제공된 구조에서는 센티미터당 단지 약 0.12메가볼트의 최대 측방향 전계 강도가 나타나는 것을 알 수 있다. 그러나, 상기 디바이스는 게이트 제어 능력이 다소 부족하다. 상기 능력은 본 발명의 구조에 의해 회복된다. 하여튼, 측방향 전계 강도의 감소는 열 전자 현상을 제어하는데 상당히 바람직하다.
따라서, 상기한 바로부터, 본 발명의 방법 및 구조는 MOSFET 디바이스의 산화물층에서 열 전자가 트랩되는 문제에 대해 실제적인 해결 방법을 제공한다는 것을 알 수 있다. 그리고 또한 본 발명은 종래 공정의 방법론을 벗어나지 않고 소정의 구조적 주입을 변형하는 단순한 공정을 제공하는 것을 알 수 있다. 또한, 본 발명은 공급 전압의 강하 필요가 없이 현재 달성할 수 있는 것보다 훨씬 큰 고밀도화된 MOSFET의 축소를 할 수 있게 한다는 것을 알 수 있다. 따라서, 본 발명에 따라 제조된 디바이스는 현존 시스템으로 용이하게 실체화될 수 있다. 또한, 본 발명의 디바이스는 디바이스의 특성에 상당한 손상을 주지 않고 전압 스트레스에 보다 잘 견디는 것을 알 수 있다. 또한 일반적으로 소스 및 드레인 영역은 본 발명의 매입 채널 구조를 갖는 것이 바람직하지만, 이들 영역의 하나에서만 상기 구조를 갖는 것도 가능하다는 사실에 유의하여야 한다. 그러나 전류 흐름이 일방향성인 트랜지스터에서는 일반적으로 드레인 영역에만 상기 구조를 사용하는 것이 바람직하다.
본 발명은 특정의 양호한 실시예에 따라 상세히 설명되어 있지만, 본 기술에 숙련된 사람에 의해 여러가지 변형 및 수정이 가능하다. 따라서, 첨부된 청구범위는 본 발명의 사상과 범위에 해당하는 모든 변형 및 수정을 포함한다.
Claims (24)
- 금속 산화물 반도체 전계 효과 트랜지스터로서, 제1극성의 도펀트로 도핑된 반도체 바디(100)와 ; 상기 바디(100)의 일부에 배치된 절연층(116)과 ; 상기 반도체 바디(100)로부터 전기적으로 절연되기 위해 상기 절연층(116)상에 배치된 전기적 도전 게이트 전극(130)을 구비하며 ; 상기 반도체 바디(100)는 제2극성의 도펀트로 강하게 도핑된 소스 영역(101)과 상기 제2극성의 도펀트로 강하게 도핑된 드레인 영역(102)을 가지며, 상기소스 영역(101) 및 드레인 영역(102)은 상기 게이트 전극(130)의 양측상에서 특정 깊이로 상기 반도체 바디(100)에 배치되어 있으며 ; 상기 반도체 바디(100)는 상기 소스 영역(101) 및 드레인 영역(102)중 최소한 한 영역으로부터 연장되어 약하게 도핑된 제1돌출부(103)를 가지며, 상기 제1돌출부(103) 내의 도펀트는 제2극성의 도펀트이며, 상기 제1돌출부(103) 각각은 상기 반도체 바디의 표면 하부에 배치되어 상기 게이트 전극(130) 아래에 있는 영역쪽으로 연장이 되고, 상기 제1돌출부(103) 각각은 상기 반도체 바디(100)와 상기 절연층(116) 사이의 경계로부터 간격을 두고 떨어져 있으며 ; 상기 반도체 바디는 또한 상기 소스 영역(101) 및 드레인 영역(102)중의 최소한 어느 한 영역으로부터 연장되어 약하게 도핑된 제2돌출부(105)를 가지며, 상기 제2돌출부(105)의 상기 도펀트는 제2극성의 도펀트이며, 상기 제2돌출부(105) 각각은 상기 반도체 바디(100)의 표면에 인접하게 배치되어 상기 게이트 전극 아래의 영역쪽으로 연장이 되고 상기 제1돌출부(103)로부터 간격을 두고 떨어져 있는 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 게이트 전극(130)의 양측상에 측 스페이서(117')를 또한 포함하는 금속 산화물 반도체 전계효과 트랜지스터.
- 제2항에 있어서, 상기 스페이서(117')는 폭이 약 0.1 내지 0.2미크론 사이인 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 약하게 도핑된 돌출부(103,105)는 약 0.1 내지 0.2 미크론 사이의 거리로 강하게 도핑된 인접영역으로부터 외부쪽으로 연장된 금속 산화물 반도체 전계효과 트랜지스터.
- 제1항에 있어서, 상기 약하게 도핑된 제1돌출부(103)는 상기 산화물(116)과 반도체 바디(100) 사이의 접촉부에서 약 1000Å아래로 배치되는 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 강하게 도핑된 영역(101)은 상기 반도체바디(100)의 표면으로부터 약 1500 내지 4000Å의 깊이로 연장되는 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 제1극성의 도펀트는 p형 도펀트이며, 상기 제2극성의 도펀트는 n형 도펀트인 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 트랜지스터는 n채널 디바이스인 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 낮은 농도의 제1도펀트는 비소로 되어 있는 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 낮은 농도의 제2도펀트는 비소로 이루어지는 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 반도체 바디(100) 실리콘으로 이루어지는 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 반도체 바디는 p도핑된 웰을 포함하는 n형 도핑된 반도체 기판(99)으로 이루어져 있는 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 절연층(116)은 산화 실리콘으로 이루어지는 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 전기적 도전 게이트(130)는 금속으로 구성된 도핑된 그룹으로부터 선택된 재질 및 폴리실리콘으로 이루어진 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 강하게 도핑된 영역은 제곱 센티미터당 약 8×1015개 원자의 도펀트의 주입량으로 형성이 되는 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 약하게 도핑된 제1돌출부(103)는 제곱센티미터당 약 1012내지 1014개 사이의 도펀트 원자가 주입되어 형성되는 금속 산화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 약하게 도핑된 제2돌출부(105)는 제곱센티미터당 약 1012내지 1014개 사이의 도펀트 원자가 주입되어 형성되는 금속 산화물 반도체 전계 효과 트랜지스터.
- MOSFET 디바이스에서 소스 및 드레인 영역을 형성하는 방법으로서, (1) 반도체 바디의 표면 아래 일정한 거리에서 낮은 농도의 제1극성 도펀트를 주입하는 단계와; (2) 상기 반도체 바디의 표면에 인접하며 상기 반도체 표면 아래의 상기 일정한 거리에 주입된 도펀트 영역으로부터 간격을 두고 상기 제1극성의 농도와 동일한 농도의 제2도펀트를 주입하는 단계와; (3) 상기 반도체 바디에 소스 및 드레인을 형성하는 단계를 구비하며, 상기 소스 및 드레인 영역은 고농도의 제1극성 도펀트를 포함하여 상기 약하게 도핑된 영역을 포함하기 위해 상기 반도체 바디의 표면으로부터 아래쪽으로 연장되며 상기 강하게 도핑된 소스 및 드레인 영역으로부터 서로 대향하여 연장된 보다 약하게 도핑된 돌출부를 만들기 위해 수평으로 연장되는 MOSFET 디바이스의 소스 및 드레인 영역 형성방법.
- 제18항에 있어서, 상기 도펀트는 비소인 MOSFET 디바이스의 소스 및 드레인 영역 형성방법.
- 제18항에 있어서, 상기 (1) 단계는 상기 (2) 단계전에 실행되는 MOSFET 디바이스의 소스 및 드레인 영역 형성방법.
- 제18항에 있어서, 상기 (2) 단계는 상기 (1) 단계전에 실행되는 MOSFET 디바이스의 소스 및 드레인 영역 형성방법.
- 제18항에 있어서, 상기 (1) 단계는 제곱 센티미터당 약 1012개 내지 1014개 도펀트 원자의 주입량으로 실행되는 MOSFET 디바이스의 소스 및 드레인 영역 형성방법.
- 제22항에 있어서, 상기 (2) 단계는 제곱 센티미터당 약 1012개 내지 1014개 도펀트 원자의 주입량으로 실행되는 MOSFET 디바이스의 소스 및 드레인 영역 형성방법.
- 제22항에 있어서, 상기 (3) 단계는 제곱 센티미터당 약 1012개 내지 1014개 도펀트 원자 농도를 형성하는 MOSFET 디바이스의 소스 및 드레인 영역 형성방법.
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