JPS59119870A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59119870A JPS59119870A JP22839282A JP22839282A JPS59119870A JP S59119870 A JPS59119870 A JP S59119870A JP 22839282 A JP22839282 A JP 22839282A JP 22839282 A JP22839282 A JP 22839282A JP S59119870 A JPS59119870 A JP S59119870A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法、詳しくはチャネル長の
短いＭＩＳトランジスタの耐圧を改善する方法に関する
。
短いＭＩＳトランジスタの耐圧を改善する方法に関する
。
（２）技術の背景
ＭＩＳ型半導体装置の製造において、集積度を高めるべ
くチャネル長が２．５μｍ〜３．０μｍ程度に短いＭＩ
Ｓトランジスタが作られる。このとき、高いＳＤ耐圧を
要求されるＭＩＳトランジスタが必要になってくる。か
かるＭＩＳトランジスタの製造方法を第１図の断面図を
参照して説明すると、半導体基板１に酸化膜２を成長し
、その上に多結晶シリコン（ポリシリコン）ゲート３を
３μｍの長さに形成する。次いで全面に砒素（Ａｓ＾＋
）をイオン注入法によって低濃度に浅く注入する。なお
図において符号４を付した部分は砒素が拡散された領域
を示す。
くチャネル長が２．５μｍ〜３．０μｍ程度に短いＭＩ
Ｓトランジスタが作られる。このとき、高いＳＤ耐圧を
要求されるＭＩＳトランジスタが必要になってくる。か
かるＭＩＳトランジスタの製造方法を第１図の断面図を
参照して説明すると、半導体基板１に酸化膜２を成長し
、その上に多結晶シリコン（ポリシリコン）ゲート３を
３μｍの長さに形成する。次いで全面に砒素（Ａｓ＾＋
）をイオン注入法によって低濃度に浅く注入する。なお
図において符号４を付した部分は砒素が拡散された領域
を示す。
次いて全面にレジスト膜を塗布形成し、このレジスト膜
３′を第２図に示す如くパターニングし、それをマスク
にして燐（Ｐ＾＋）を先の砒素と比べ高濃度にイオン注
入する。なお図において、符号５を付した部分は砒素に
次いで燐がイオン注入された部分を、またＳ、Ｄはソー
ス、ドレインを示す。
３′を第２図に示す如くパターニングし、それをマスク
にして燐（Ｐ＾＋）を先の砒素と比べ高濃度にイオン注
入する。なお図において、符号５を付した部分は砒素に
次いで燐がイオン注入された部分を、またＳ、Ｄはソー
ス、ドレインを示す。
上記した方法はオフセット法またはＨ方式と呼称され、
図に矢印で示す部分の耐圧が向上される利点がある。な
お図においてＯＳで示す領域はオフセット部分と呼称さ
れ、このオフセット部によって上記の如くトランジスタ
の耐圧が向上される。
図に矢印で示す部分の耐圧が向上される利点がある。な
お図においてＯＳで示す領域はオフセット部分と呼称さ
れ、このオフセット部によって上記の如くトランジスタ
の耐圧が向上される。
（３）従来技術と問題点
上記の工程において、ゲート３の長さが前記の如く小で
あるために、レジスト膜４の形成におけるマスク位置合
せ精度の制御が難しく、レジスト膜４の幅に、従ってオ
フセット部の長さにバラツキが生じ、そのことはチャネ
ル長の短い図示のトランジスタの製造歩留りを低下させ
る問題がある。
あるために、レジスト膜４の形成におけるマスク位置合
せ精度の制御が難しく、レジスト膜４の幅に、従ってオ
フセット部の長さにバラツキが生じ、そのことはチャネ
ル長の短い図示のトランジスタの製造歩留りを低下させ
る問題がある。
（４）発明の目的
本発明は上記従来の問題に鑑み、チャネル長の短いトラ
ンジスタの耐圧を改善するオフセット方法において、オ
フセット部を精度良くかつバラツキなしに形成する方法
を提供することを目的とする。
ンジスタの耐圧を改善するオフセット方法において、オ
フセット部を精度良くかつバラツキなしに形成する方法
を提供することを目的とする。
（５）発明の構成
そしてこの目的は本発明によれば、半導体基板表面に形
成した絶縁膜上にゲート形成用金属膜を形成し、レジス
ト膜のパターンをマスクに前記金属膜をエッチングして
ゲートを形成する工程、前記レジスト膜は残して基板全
面に基板と反対導電型の不純物を基板面に対して斜方向
にイオン注入して導入する工程、該イオン注入工程の前
または後に前記反対導電型不純物を基板面に対し略垂直
にイオン注入により導入する工程を含むことを特徴とす
る半導体装置の製造方法を提供することによって達成さ
れる。
成した絶縁膜上にゲート形成用金属膜を形成し、レジス
ト膜のパターンをマスクに前記金属膜をエッチングして
ゲートを形成する工程、前記レジスト膜は残して基板全
面に基板と反対導電型の不純物を基板面に対して斜方向
にイオン注入して導入する工程、該イオン注入工程の前
または後に前記反対導電型不純物を基板面に対し略垂直
にイオン注入により導入する工程を含むことを特徴とす
る半導体装置の製造方法を提供することによって達成さ
れる。
（６）発明の実施例
以下本発明実施例を図面により詳述する。
第３図に本発明方法を実施する工程における半導体装置
要部の断面図が示される。先ず同図（ａ）に示される如
く、半導体（シリコン）基板１１上に酸化膜１２を成長
させ、次いで全面にゲートを形成するためのポリシリコ
ンを０．４μｍの膜厚に例えば化学気相成長法（ＣＶＤ
法）で成長し、その上にレジスト膜を０．８μｍの膜厚
に塗布形成し、ゲートを形成するためレジスト膜を図示
の如く３．０μｍの長さにパターニングしてマスクとな
るレジストパターン１４を形成する。このレジスト・パ
ターン１４をマスクにしてポリシリコン膜をエッチング
してゲート１３を形成する。次いで、レジストパターン
１４はそのまま残しておいて、砒素（Ａｓ＾＋）を１０
＾１＾１〜１０＾１＾２ｃｍ＾−＾２のドーズ量でイオ
ン注入法で注入して、Ａｓ＾＋注入領域１５を形成する
。なお前記のイオン注入において、実際には基板に対し
垂直ではなく、垂直線に対し約７°の角度に傾けて打ち
込まれる。これは結晶方位（１００）のシリコンでのチ
ャネリング効果を防止するためになされるものである。
要部の断面図が示される。先ず同図（ａ）に示される如
く、半導体（シリコン）基板１１上に酸化膜１２を成長
させ、次いで全面にゲートを形成するためのポリシリコ
ンを０．４μｍの膜厚に例えば化学気相成長法（ＣＶＤ
法）で成長し、その上にレジスト膜を０．８μｍの膜厚
に塗布形成し、ゲートを形成するためレジスト膜を図示
の如く３．０μｍの長さにパターニングしてマスクとな
るレジストパターン１４を形成する。このレジスト・パ
ターン１４をマスクにしてポリシリコン膜をエッチング
してゲート１３を形成する。次いで、レジストパターン
１４はそのまま残しておいて、砒素（Ａｓ＾＋）を１０
＾１＾１〜１０＾１＾２ｃｍ＾−＾２のドーズ量でイオ
ン注入法で注入して、Ａｓ＾＋注入領域１５を形成する
。なお前記のイオン注入において、実際には基板に対し
垂直ではなく、垂直線に対し約７°の角度に傾けて打ち
込まれる。これは結晶方位（１００）のシリコンでのチ
ャネリング効果を防止するためになされるものである。
次いで、レジストパターン１４はそのまま残しておき、
イオン注入装置の走査によって、基板に対し４５°の角
度で、再度Ａｓ＾＋をイオン注入法で、１０＾１＾５ｃ
ｍ＾−＾２のドーズ量で注入し、Ａｓ＾＋注入領域を符
号１６で示す如くに形成すると、第２図に示したものと
同じオフセット部１７が形成される。なおイオン注入装
置は前記した如くに微調整が可能であるので、４５°の
角度でのイオン注入は、制御性および再現性良く実施可
能である。
イオン注入装置の走査によって、基板に対し４５°の角
度で、再度Ａｓ＾＋をイオン注入法で、１０＾１＾５ｃ
ｍ＾−＾２のドーズ量で注入し、Ａｓ＾＋注入領域を符
号１６で示す如くに形成すると、第２図に示したものと
同じオフセット部１７が形成される。なおイオン注入装
置は前記した如くに微調整が可能であるので、４５°の
角度でのイオン注入は、制御性および再現性良く実施可
能である。
第３図（ｃ）は第３図（ｂ）のポリシリコンのゲート１
３（ゲート）とレジストパターン１４の詳細図である。
３（ゲート）とレジストパターン１４の詳細図である。
ポリシリコン膜の通常のエッチングは等方性エッチング
であるので、図示の如く０．３μｍ程度のエッチングの
まわりこみ（エッチングシフト）があり、レジストパタ
ーン１４の膜厚は前記の如く０．８μｍであったから、
オフセット部１７の長さは１．５μｍになり、しかも、
この長さは、イオン注入が前記の如く再現性よく高精度
で実施されるので、高精度に、バラツキなく再現性よく
設定可能である。
であるので、図示の如く０．３μｍ程度のエッチングの
まわりこみ（エッチングシフト）があり、レジストパタ
ーン１４の膜厚は前記の如く０．８μｍであったから、
オフセット部１７の長さは１．５μｍになり、しかも、
この長さは、イオン注入が前記の如く再現性よく高精度
で実施されるので、高精度に、バラツキなく再現性よく
設定可能である。
（７）発明の効果
以上詳細に説明した如く、本発明の方法によると、チャ
ネル長の短いＭＩＳトランジスタの耐圧が再現性よく改
善され、半導体装置の製造歩留りの向上に効果大であり
、例えば書込みに２０Ｖを越える高電圧が必要なＥＰＲ
ＯＭの周辺回路部も含めたＭＩＳトランジスタの短チャ
ネル化、従って高速化、高集積密度化を図ることも可能
である。また本発明の方法は上記の例に限定されるもの
ではなく、オフセット方式一般に適用可能である。更に
上記２つのイオン注入工程は前後関係を反対としてもよ
く、その場合、垂直イオン注入工程ではレジスト膜を除
去してしまっておいてもよい。
ネル長の短いＭＩＳトランジスタの耐圧が再現性よく改
善され、半導体装置の製造歩留りの向上に効果大であり
、例えば書込みに２０Ｖを越える高電圧が必要なＥＰＲ
ＯＭの周辺回路部も含めたＭＩＳトランジスタの短チャ
ネル化、従って高速化、高集積密度化を図ることも可能
である。また本発明の方法は上記の例に限定されるもの
ではなく、オフセット方式一般に適用可能である。更に
上記２つのイオン注入工程は前後関係を反対としてもよ
く、その場合、垂直イオン注入工程ではレジスト膜を除
去してしまっておいてもよい。
第１図と第２図は従来のオフセットトランジスタの製造
方法を実施する工程における同装置要部の断面図、第３
図は本発明の方法を実施する工程における半導体装置要
部の断面図である。 １１・・・シリコン基板、１２・・・酸化膜、１３・・
・ポリシリコンゲート、１４・・・レジストパターン、
１５、１６・・・Ａｓ＾＋拡散領域、１７・・・オフセ
ット部
方法を実施する工程における同装置要部の断面図、第３
図は本発明の方法を実施する工程における半導体装置要
部の断面図である。 １１・・・シリコン基板、１２・・・酸化膜、１３・・
・ポリシリコンゲート、１４・・・レジストパターン、
１５、１６・・・Ａｓ＾＋拡散領域、１７・・・オフセ
ット部
Claims (1)
- 半導体基板表面に形成した絶縁膜上にゲート形成用金属
膜を形成し、レジスト膜のパターンをマスクに前記金属
膜をエッチングしてゲートを形成する工程、前記レジス
ト膜は残して基板全面に基板と反対導電型の不純物を基
板面に対して斜方向にイオン注入して導入する工程、該
イオン注入工程の前のまたは後に前記反対導電型不純物
を基板面に対し略垂直にイオン注入により導入する工程
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22839282A JPS59119870A (ja) | 1982-12-27 | 1982-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22839282A JPS59119870A (ja) | 1982-12-27 | 1982-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59119870A true JPS59119870A (ja) | 1984-07-11 |
Family
ID=16875743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22839282A Pending JPS59119870A (ja) | 1982-12-27 | 1982-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119870A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59144175A (ja) * | 1983-02-07 | 1984-08-18 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| US5073514A (en) * | 1989-07-18 | 1991-12-17 | Sony Corporation | Method of manufacturing mis semiconductor device |
| US5223445A (en) * | 1990-05-30 | 1993-06-29 | Matsushita Electric Industrial Co., Ltd. | Large angle ion implantation method |
| US5270226A (en) * | 1989-04-03 | 1993-12-14 | Matsushita Electric Industrial Co., Ltd. | Manufacturing method for LDDFETS using oblique ion implantion technique |
| JPH06310528A (ja) * | 1993-12-24 | 1994-11-04 | Toshiba Corp | マスクｌｄｄ構造のｍｏｓ型半導体装置の製造方法 |
-
1982
- 1982-12-27 JP JP22839282A patent/JPS59119870A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59144175A (ja) * | 1983-02-07 | 1984-08-18 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| US5270226A (en) * | 1989-04-03 | 1993-12-14 | Matsushita Electric Industrial Co., Ltd. | Manufacturing method for LDDFETS using oblique ion implantion technique |
| US5073514A (en) * | 1989-07-18 | 1991-12-17 | Sony Corporation | Method of manufacturing mis semiconductor device |
| US5223445A (en) * | 1990-05-30 | 1993-06-29 | Matsushita Electric Industrial Co., Ltd. | Large angle ion implantation method |
| JPH06310528A (ja) * | 1993-12-24 | 1994-11-04 | Toshiba Corp | マスクｌｄｄ構造のｍｏｓ型半導体装置の製造方法 |
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