KR940002401B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1a-e도는 본 발명에 따른 수직전계필드를 감소시키는 반도체장치의 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 필드산화막
3 : 게이트 산화막 4 : 폴리실리콘
5 : LTO 6 : 부가산화막
7 : 소오스 및 드레인영역.
본 발명은 반도체장치의 제조방법에 관한 것으로 특히 LDD(Lightly Doped Drain)구조의 소자에 적용 할 수 있는 수직전계필드를 감소시키는 반도체장치의 제조방법에 관한 것이다.
현재, 반도체장치의 고집적화 추세에 따라 소자의 동작특성 및 신뢰성 향상을 위해 LDD,DDD(Double Diffused Drain) 및 DI-LDD(Double Implanted LDD) 구조가 보편화되어 사용되고 있다.
그러나 이러한 구조는 게이트 채널길이의 감소에 따른 수령필드의 영향을 줄이기 위해 최대필드를 게이트 밖에 생기도록 한 것으로 수직전자필드 감소에는 큰 영향을 줄 수 없어 현재 추세인 게이트가 얇아지는 게이트 산화막 소자에서 신뢰성 향상에 큰 장애를 주고 있다.
본 발명은 이와같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은, 게이트 양단에 부가산화막을 형성하고 부가산화막의 버드비크 형상을 이용하여 수직전계필드를 감소시키는 반도체방치의 제조방법을 제공하는 것이다.
이하, 본 발명을 첨부도면에 의하여 상세히 설명한다.
제1a-e도는 본 발명에 따른 재조공정도로서, 우선 제1a, b도에 도시한 바와 같이 필드산화막(2)으로 소자격리된 반도체기판(1)상에 게이트 산화막(3), 폴리실리콘(4), LTO(Low Temperature Oxide)(5)를 차례로 도포한 후, 제1c도와 같이 게이트 형성영역의 양단의 반도체기판(1)이 일정부분까지 노출되도록 LTO(5), 폴리실리콘(4), 게이트 산화막(3)을 제거한다.
그후, 제1d도에 도시한 바와같이 노출된 반도체기판(1)의 포면을 열산화하여 부가산화막(6)을 성장시킨 후, 제1e도와 같이 부가산화막(6)을 200Å 정도만 남도록 습식식각하고 불식식각하고 불순물을 이온주입하여 소오스 및 드레인 영역(7)을 형성하면 본 발명에 다른 수직전계필드를 감소시키는 반도체장치를 제조할 수 있게 된다.
본 발명에서는 일반적인 이온주입공정을 사용하도록 소오스 및 드레인영역(7)상의 식각으로 남은 부가산화막의 두께를 200Å 정도로 하였다. 또한, 부가산화막(6)의 습식식각으로 수평도핑을 LDD 구조와 유사하게 하여 최대전자필드를 게이트 밖으로 시프트되게 하였으며 게이트 양단의 높이를 높여 수직전자필드를 감소시켰다.
이상 설명한 바와같이, 본 발명에 따르면 수직전자필드를 감소시킴으로서 얇은 게이트 산화막 소자의 신뢰성을 높일 수 있으며, 동시에 수평전자필드의 감소가 가능하며 핫케리어(Hot Carrier) 효과등 쇼트채널(Short Channel) 효과방지에 매우 유용하다. 또한, 폴리실리콘의 도포후 LTO를 추가시켜 소오스 및 드레인형성을 위한 불순물 이온주입시 폴리실리콘 채널링(Polysilcon channeling) 방지 및 에치폴리실리콘의 원하지 않는 에치를 방지시켜줄 수도 있다.
Claims (2)
- 소자격리된 반도체기판상에 게이트 산화막, 폴리실리콘, LTO를 차례로 도포한 후 게이트 형성영역의 양단의 상기 반도체 기판의 일정영역까지 노출되도록 식각하는 공정과, 노출된 상기 반도체기판의 표면을 산화시켜 원하는 두께의 부가산화막을 형성시키는 공정과, 상기 부가산화막을 소정의 두께만 남기고 식각하고 불순물을 이온주입하여 소오스 및 드레인 영역을 형성시키는 공정으로 이루어진 반도체장치의 제조방법.
- 제1항에 있어서, 상기 부가산화막의 식각공정은 습식식각으로 200Å의 두께만 남기도록 함을 특징으로 하는 반도체장치의 제조방법.
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| KR920022554A (ko) | 1992-12-19 |
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