JPS58115861A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS58115861A JPS58115861A JP21212181A JP21212181A JPS58115861A JP S58115861 A JPS58115861 A JP S58115861A JP 21212181 A JP21212181 A JP 21212181A JP 21212181 A JP21212181 A JP 21212181A JP S58115861 A JPS58115861 A JP S58115861A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
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- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
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-
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、オフセット・ゲートを有するＭｉｌｌ電界効
果半導体装置及びその製造方法の改良に関する。
果半導体装置及びその製造方法の改良に関する。
従来、Ｍｉｓ電界効果半導体装置の高集積化、高速化の
為の一手段としてチャネル★を短くす、ることか行なわ
れている。
為の一手段としてチャネル★を短くす、ることか行なわ
れている。
しかしながら、実効チャネル長が２〔μ畷〕以下の短チ
ャネルＭＩＳ電界効果トンンジスタに於いて嬬ホット・
エレクトロン効果、即ち、ドレイン領域のチャネル側接
金近傍で発生した電子がゲート絶縁膜を介してゲート電
極に流れ込み、その際、電子がゲート絶縁膜にトラップ
され、それに依９トランジスタの％性が劣化し、結局、
それが鍔命を決定してしまう現象が発生する。
ャネルＭＩＳ電界効果トンンジスタに於いて嬬ホット・
エレクトロン効果、即ち、ドレイン領域のチャネル側接
金近傍で発生した電子がゲート絶縁膜を介してゲート電
極に流れ込み、その際、電子がゲート絶縁膜にトラップ
され、それに依９トランジスタの％性が劣化し、結局、
それが鍔命を決定してしまう現象が発生する。
そこで、仁のような欠点を解消する為、オフセット・ゲ
ート諷ＭＩＳ電界効果トランジスタが開発されたが、こ
れも、オフセット幅を大にするとトランジスタの相互コ
ンダクタンスが低下する。従って、そのオフセット幅線
極力小さくしなければならない。しかし、そのようにす
ると、ソース・ドレイン間のパンチ・スルー耐圧が低下
する。
ート諷ＭＩＳ電界効果トランジスタが開発されたが、こ
れも、オフセット幅を大にするとトランジスタの相互コ
ンダクタンスが低下する。従って、そのオフセット幅線
極力小さくしなければならない。しかし、そのようにす
ると、ソース・ドレイン間のパンチ・スルー耐圧が低下
する。
本発Ｆ１４は、オフセット幅を小さくしても、ソース・
ドレイン間のパンチ・スルー耐圧が低くならないような
Ｍｉｌｌ電界効呆半導体装置を提供するものでＴｏＬ以
下これｔ詳細に説明する。
ドレイン間のパンチ・スルー耐圧が低くならないような
Ｍｉｌｌ電界効呆半導体装置を提供するものでＴｏＬ以
下これｔ詳細に説明する。
第１図乃至ｔｓ４図は本発明一実施例を説明する１
為の工１ｌｌＩ所に於ける半導体装置の要部断面図
で６９、次に、これ等のＥｔ参照しつつ記述する。
為の工１ｌｌＩ所に於ける半導体装置の要部断面図
で６９、次に、これ等のＥｔ参照しつつ記述する。
蘂１図参照
（１） シ臘シリコン半導体基板１に通常の技術七遍用
してチャネル・・カット拡散領域（図示せず）、フィー
ルド絶縁膜（図示せず）、ゲート絶縁膜２を形成する。
してチャネル・・カット拡散領域（図示せず）、フィー
ルド絶縁膜（図示せず）、ゲート絶縁膜２を形成する。
ｖ４、所謂チャネル・ドーピングを行なうなどは任意で
ある。
ある。
（２）化学気相堆積法にて多結晶シリーン膜を厚さ例え
は４，０００ （１）程度に成長させ、これｔフォト・
リングラフィ技術にてバターニングしてゲー１ｌｆｓ、
その他電極・配線（図示せず）を形成する。
は４，０００ （１）程度に成長させ、これｔフォト・
リングラフィ技術にてバターニングしてゲー１ｌｆｓ、
その他電極・配線（図示せず）を形成する。
第２図参照
（３） 熱酸化法を適用し、ゲート電極５上に二酸化
シリコン絶縁膜４を形成する。
シリコン絶縁膜４を形成する。
（４再び化学気相堆積流上適用して多結晶シリコン膜５
を厚さ例えは４，０００ （１） ＠直に形成する。
を厚さ例えは４，０００ （１） ＠直に形成する。
＃！３図参照
（５） 方向性が強いエツチング法、例えば、リアク
ティブ・スパッタ・エツチング流上適用して多結晶シリ
コン膜５のエツチングを行なうとゲート電極墨の両側に
多結晶シリ；ン・ブロック ′（マスク部材） ５Ａが
残留し、他は除去される。
ティブ・スパッタ・エツチング流上適用して多結晶シリ
コン膜５のエツチングを行なうとゲート電極墨の両側に
多結晶シリ；ン・ブロック ′（マスク部材） ５Ａが
残留し、他は除去される。
（６） イオン注入法を適用し、砒素イオン或いは燐
イオンなど％履不純物イオンの注入を行ない、％＋瀝ソ
ース領域６及び％＋履トドレイン領域７形成する。これ
等領域６，７はブロック５Ａの存在に依りゲート電極６
との間には関Ｎ″を置いて形成される。
イオンなど％履不純物イオンの注入を行ない、％＋瀝ソ
ース領域６及び％＋履トドレイン領域７形成する。これ
等領域６，７はブロック５Ａの存在に依りゲート電極６
との間には関Ｎ″を置いて形成される。
第４−参照
（７）ブロック５Ａｔ除去してからイオン注入法にて細
索イオンを打ち込みｐ＋ Ｈオフセット用領域８．９を
形成する。ここで領域８，９に於けるｐ＋の意味は基板
１の不純物績度よシ高い＠度であって、ドーズ量にして
ｔｘｌｏ”（帽−２）程良である。
索イオンを打ち込みｐ＋ Ｈオフセット用領域８．９を
形成する。ここで領域８，９に於けるｐ＋の意味は基板
１の不純物績度よシ高い＠度であって、ドーズ量にして
ｔｘｌｏ”（帽−２）程良である。
（８） この後、通常の技法に依ル、絶縁属の形成、電
極コンタクト窓の形成、金属電極・配線の形成など上行
な９て完成する。
極コンタクト窓の形成、金属電極・配線の形成など上行
な９て完成する。
罰配し友ように基板１よル１ＡｌｋｊｉＥのオフセット
用領域８，９ｔ−形成すると、例えに、ドレイン領域７
のチャネル側に面し九部分とオフセット用領域９とで形
成される接合から延び出る空乏層の広がｈａ小さくなシ
、従りてパンチ・スルー耐圧は向上する。ｆｋｉ、ソー
ス領域６側のオフセット用領域８は特に設ける必要はな
いものであるが、製造工程上、それを設は食方が簡単で
ある。
用領域８，９ｔ−形成すると、例えに、ドレイン領域７
のチャネル側に面し九部分とオフセット用領域９とで形
成される接合から延び出る空乏層の広がｈａ小さくなシ
、従りてパンチ・スルー耐圧は向上する。ｆｋｉ、ソー
ス領域６側のオフセット用領域８は特に設ける必要はな
いものであるが、製造工程上、それを設は食方が簡単で
ある。
第５図乃至＃Ｉ７図は他の実施例を説明する為の１１！
喪所に於ける半導体装置の要部断面図でめル、次に、こ
れ勢の図を参照しつつ記述する。
喪所に於ける半導体装置の要部断面図でめル、次に、こ
れ勢の図を参照しつつ記述する。
第５図参照
（９） ｊ１１１シリコン半導体基板ＩＬＫチャネル
・カット拡散領域（図示せず）、フィールド絶縁膜（図
示せず）、ゲート絶縁膜１２、シリコン・ゲート電１ｉ
１３１″形成するまで嬬通常の技術を適用することかで
龜るｅｆＬ１４ａ多結晶シリーン膜をパターニングして
シリコン・ケー）電極１３ｔ−形成する際の二酸化シリ
コン・マスク膜であル。
・カット拡散領域（図示せず）、フィールド絶縁膜（図
示せず）、ゲート絶縁膜１２、シリコン・ゲート電１ｉ
１３１″形成するまで嬬通常の技術を適用することかで
龜るｅｆＬ１４ａ多結晶シリーン膜をパターニングして
シリコン・ケー）電極１３ｔ−形成する際の二酸化シリ
コン・マスク膜であル。
ｔＡＩＩ イオン注入法にて燐、砒素など鴨臘不純物
のイオンを打ち込んでＳ＋瀝ソース領域１５及び飾十臘
ドレイン領域１６１ｉｃ形成する。
のイオンを打ち込んでＳ＋瀝ソース領域１５及び飾十臘
ドレイン領域１６１ｉｃ形成する。
第６図参照
儀１） マＸり膜１４４除去することな（Ｈ１’ ＋
ＨＮ（ｈ液中に浸漬してシリコン・ゲー１１１３のサ
イド・エツチングを行ないゲート長を短かくする。
ＨＮ（ｈ液中に浸漬してシリコン・ゲー１１１３のサ
イド・エツチングを行ないゲート長を短かくする。
第７図参照
αコ マスク１ｉ１４１除去してからイオン注入法を適
用し、ａ素イオンを注入してＦ”ｌｌオフセット用領域
１７，１８１に形成する。この場合も１は基板１１の１
ｉＩＩＷＬよシ適宜高くする程度で−９、ソース領域１
５、ドレイン領域１６がコンペンセイトされてｐｍ化さ
れるなどの惧れは全くない。
用し、ａ素イオンを注入してＦ”ｌｌオフセット用領域
１７，１８１に形成する。この場合も１は基板１１の１
ｉＩＩＷＬよシ適宜高くする程度で−９、ソース領域１
５、ドレイン領域１６がコンペンセイトされてｐｍ化さ
れるなどの惧れは全くない。
以上の説明で判るように１本発明に依れは、Ｍｉｓ電界
効呆半導体装置に於いて、少なくともドレイン領域とゲ
ート電極直下のチャネル領域との閾に空領域を設定し、
そこに基板と同導電渥で且つ高濃度でめるオフセット用
領域【形成することに依９ドレイン領域のチャネル側界
面から延びでる空乏層の拡が９を抑制できるので、オフ
セット＋ （少なくしてもパンチ・スルーを生ず
る惧れは極めて少なくなる。そして、オフセット用領域
の形成は技術上の困難は何もなく、容易に実施すること
ができる。
効呆半導体装置に於いて、少なくともドレイン領域とゲ
ート電極直下のチャネル領域との閾に空領域を設定し、
そこに基板と同導電渥で且つ高濃度でめるオフセット用
領域【形成することに依９ドレイン領域のチャネル側界
面から延びでる空乏層の拡が９を抑制できるので、オフ
セット＋ （少なくしてもパンチ・スルーを生ず
る惧れは極めて少なくなる。そして、オフセット用領域
の形成は技術上の困難は何もなく、容易に実施すること
ができる。
第１図乃至第４図は本発明一実施例を説明する為の工ｉ
ｉ＊所に於ける半導体装置の要部断面図、第５図乃至第
７図は他の実積例を説明する為の１楊要所に於ける半導
体装置の要部断面図である。 図に於いて、１は基板、２はゲート絶縁膜、５はゲート
電極、４は絶縁膜、６はソース領域、７紘ドレイン領域
、８．９はオフセット用領域である。 特許出願人冨士通株式会社 代層人弁理士玉蟲久五部 （外６名） 第１図 第２図 第３図 第４図 第５図 第６図
ｉ＊所に於ける半導体装置の要部断面図、第５図乃至第
７図は他の実積例を説明する為の１楊要所に於ける半導
体装置の要部断面図である。 図に於いて、１は基板、２はゲート絶縁膜、５はゲート
電極、４は絶縁膜、６はソース領域、７紘ドレイン領域
、８．９はオフセット用領域である。 特許出願人冨士通株式会社 代層人弁理士玉蟲久五部 （外６名） 第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 １、少なくと４ドレイン領域とゲート電極直下のチャネ
ル領域との間に基板と同導電臘且り高濃度であるオフセ
ット用領域を備えてなることｅａｔとする半導体装置。 ２半導体基板上にゲート絶縁属を形成し、次に、ゲニト
電極を形成し、次に、咳ゲート電極の少なくともドレイ
ン側にマスク部材を形成し、次に、前記ゲート電極及び
マスク部材をマスクとしてソース領域及びドレイン領域
を形成し、次に、前記マスク部材を除去しそれに依って
得られる少なくともドレイン領域と前記ゲート電極直下
のチャネル領域との間の空領域に対し前記基板と同導電
騰且つｉ１６嫌鼠でめるオフセット用領域を形成する工
＠Ａが含まれてなることｔ−特徴とする半導体装置の製
造方法。 ４半導体基板上にゲート絶縁ｌＩ！會形成し、次に、ゲ
ート電極を形成し、次に、咳ゲート電極をマスクにして
ソース領域及びドレイン領域を形成し、次に、前記ゲー
ト電極の少なくともドレイン側の一部會除去して該ゲー
ト電極直下のチャネル領域と少なくともドレイン領域と
の間に空領域を形成し、次に、骸空領域に前記基板と同
導電瀝且つ為濃度であるオフセット用領域を形成する工
程が含まれてなることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21212181A JPS58115861A (ja) | 1981-12-29 | 1981-12-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21212181A JPS58115861A (ja) | 1981-12-29 | 1981-12-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58115861A true JPS58115861A (ja) | 1983-07-09 |
Family
ID=16617221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21212181A Pending JPS58115861A (ja) | 1981-12-29 | 1981-12-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115861A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114272A (ja) * | 1985-11-14 | 1987-05-26 | Toshiba Corp | 半導体装置の製造方法 |
| US5031008A (en) * | 1989-03-10 | 1991-07-09 | Kabushiki Kaisha Toshiba | MOSFET transistor |
-
1981
- 1981-12-29 JP JP21212181A patent/JPS58115861A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114272A (ja) * | 1985-11-14 | 1987-05-26 | Toshiba Corp | 半導体装置の製造方法 |
| US5031008A (en) * | 1989-03-10 | 1991-07-09 | Kabushiki Kaisha Toshiba | MOSFET transistor |
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