KR0135029B1 - 자기 정렬된 홈구조의 채널을 가진 mos 소자 및 제조방법 - Google Patents

자기 정렬된 홈구조의 채널을 가진 mos 소자 및 제조방법

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Abstract

집적회로의 집적도가 증가함에 따라 채널의 길이가 짧아지는 금속 산화물 반도체 소자에서 발생하는 문제점인 짧은 채널효과, 소스와 드레인의 저항증가, 금속배선에 의한 접합파괴 및 일렉트로 마이그레이션 등에 의한 소자의 신뢰성 저하를 방지하기 위한 것으로서, 게이트 전극과 소스 및 드레인 사이에 홈형태의 또다른 게이트 전극을 형성하여 이 홈의 깊이만큼의 소스 및 드레인의 접합깊이를 확보함으로써 이와 같은 문제점들을 극복한다.
이러한 홈구조의 게이트 전극 아래에 소정 농도의 불순물을 주입하면, 이 불순물의 농도를 조절함으로써 문턱전압이나 누설전류와 같은 전기적 특성을 조절하는 것이 가능해 진다.

Description

자기 정렬된 홈구조의 채널을 가진 MOS 소자 및 제조방법
제1도는 종래 MOS 소자의 구조 단면도.
제2도는 본 발명의 홈구조의 채널을 가진 MOS 소자의 구조 단면도.
제3도의 (a)∼(d)는 본 발명에서 제안한 구조를 구현하기 위한 공정 순서도.
제4도는 본 발명에서 제안한 구조의 변형 실시예 도시도.
제5도는 본 발명에서 제안한 구조의 또다른 변형 실시예 도시도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2,5,6,9,12 : 실리콘 산화막
3 : 실리콘 질화막 4,14 : 제 1 게이트 전극(다결정 실리콘)
7 : 소스/드레인 8 : 제 2 게이트 전극
[산업상 이용분야]
본 발명은 금속 산화물 반도체 소자(Metal Oxide Semiconductor Device : 이하 MOS 소자라 함), 특히 소스/드레인 가장자리에 자기정렬된 홈구조가 형성되어 있는 MOS 소자에 관한 것이다.
[발명의 배경]
제1도에 나타낸 것은 종래 MOS 소자이다.
이러한 종래 MOS 소자는 집적회로의 집적도가 높아짐에 따라 MOS 소자의 채널길이가 짧아져야 하며, 비례축소법칙(scaling rule)에 따라 소스/드레인 영역의 접합깊이도 얕아져야 한다.
그런데 채널길이가 짧아지면 펀치쓰루(punch-through)등에 의해 누설전류가 증가하게 된다.
이러한 누설전류를 억제하려면 소스/드레인의 접합깊이를 얕게 하여야 한다.
그러나, 접합깊이를 얕게 하면 소스/드레인 저항이 증가하게 되며, 금속배선 공정시 A1 등의 금속이 스파이크 모양으로 실리콘 기판으로 침투하는 스파이킹에 의한 접합파괴 및 일렉트로 마이그레이션(electromigration)에 의하여 소자의 신뢰성이 떨어진다.
이러한 문제점은 짧은 채널효과(short channel effect)를 개선하기 위해 이미 제안되어 있는 LDD(lightly doped drain) 구조, 즉 소스/드레인의 채널과 접하는 가장자리에 소스/드레인 영역보다 낮은 농도의 불순물을 주입한 구조에서도 제거되지 않는다.
[발명의 요약]
본 발명의 목적은 서브-마이크론(sub-micron) 영역의 짧은 채널을 가지는 MOS 소자에서 나타나는 짧은 채널효과(short channel effect)와 소스/드레인의 저항증가를 방지하기 위한 것이다.
본 발명의 또다른 목적은 채널길이가 짧은 MOS 소자에서 금속배선(Metalization)에 의한 접합파괴 및 일렉트로 마이그레이션으로 인한 소자의 신뢰성 저하를 막기 위한 것이다.
[양호한 실시예의 설명]
이러한 목적을 달성하기 위해 본 발명이 제안하는 MOS 소자의 단면도를 제 2 도에 도시한다.
제2도에서 A는 채널영역으로서 기판(1)과 반대도전형의 불순물이 있다.
이 채널영역 A와 소스/드레인(7) 사이에는 제 2 다결정 실리콘(8)이 각각 형성되어 있다.
제 2 다결정 실리콘(8) 아래에는 채널영역 A보다 높은 농도의 불순물이 주입된 영역 B가 형성되어 있는데, 이러한 홈구조에 의해 드레인 부근에서 형성되는 전기장이 채널영역으로 침투하는 것을 방지하여 짧은 채널효과를 억제할 수 있다.
또한 소스/드레인 가장자리에 형성된 홈에 의하여 유효채널 길이가 증가하며 홈 깊이에 의해 종래 MOS 소자의 구조에 비하여 소스/드레인 영역의 접합깊이를 보다 깊게 할 수 있다.
따라서 본 발명에 따른 구조를 갖는 MOS 소자에 있어서는 소스/드레인 저항을 줄이고 금속배선에 의한 접합 스파이크나 일렉트로 마이그레이션에 의한 신뢰성의 저하를 억제할 수 있다.
이제, 본 발명 MOS 소자를 제조하는 공정흐름에 대해 제3도를 참조로 설명한다.
제3도에 나타낸 제조과정은 표면채널이 n형인 MOS 소자를 예로 든 것이다.
표면채널 p형 소자인 경우에는 이와 반대되는 형의 불순물 이온을 가질 것이다.
제3도의 (a)에 나타낸 바와 같이, 웰(well) 형성 및 활성영역 공정이 완료된 기판(1) 위에 게이트 절연막으로 실리콘 산화막(2)을 성장(혹은 증착)시킨 후 다결정 실리콘 막(4)을 증착하고 게이트 형상을 정의한다.
이는 기존의 MOS 소자 제조과정과 동일하다.
제3도의 (b)는 게이트 주변에 실리콘 질화막을 형성하는 것을 나타낸 것이다.
제3도의 (a)를 형성한 후 다결정 실리콘을 열산화시키거나 화학적 기상 증착(CVD)에 의하여 산화막을 증착시켜 다결정 실리콘 주변에 얇은 산화막(5)을 형성한다.
실리콘 질화막을 증착하고 비등방적 반응성 이온식각(RIE:reactive ion etching)을 사용하여 실리콘 질화막(3)을 다결정 실리콘 측벽에만 남도록 식각한다.
고온로를 사용하여 소스/드레인이 형성될 영역과 다결정 실리콘(5)위에 열산화막(6)을 형성시킨다.
제3도의 (c)는 소스/드레인 가장자리에 홈을 형성한 것을 나타낸 것이다.
다결정 실리콘 측벽에 있는 실리콘 질화막(30)을 건식 식각법 혹은 습식 식각법을 사용하여 제거한 후 실리콘 질화막 밑에 남겨진 얇은 산화막을 건식 식각법으로 제거한다.
계속해서 소스/드레인 가장자리에 노출된 실리콘층을 건식 식각법 혹은 습식 식각법을 사용하여 일정 깊이(30㎚∼300㎚)만큼 제거한다. 이때 소스/드레인 영역은 산화막(6)에 의해 보호된다.
따라서, 이러한 홈구조의 형성은 별도의 마스크 공정을 거칠 필요가 없으며, 기존의 마스크와 동일한 개수의 마스크를 사용하여도 충분히 제조가 가능한 것이다.
제3도의 (d)는 제3도의 (a)에서 나타낸 다결정 실리콘(4)의 측벽에 또다른 다결정 실리콘막(8)을 형성시킨 것을 나타낸다. 제3도의 (c)공정이 끝난 뒤 문턱전압 조절을 위한 이온주입을 하고(이 공정은 실리콘 산화막(9) 성장 후에도 할 수 있음) 게이트 절연막으로 사용될 실리콘 산화막(9)을 고온로에서 열성장시킨다.
그리고 난 후, 다결정 실리콘막을 증착한 다음 반응성 이온식각법으로 다결정 실리콘막을 식각하여 이미 형성되어 있는 다결정 실리콘(4)의 측벽에 새로운 다결정 실리콘막(8)을 형성시킨다.
이후의 공정은 종래의 MOS 소자 제조과정과 동일하다.
다만 다결정 실리콘을 사용한 게이트 전극을 형성할 때 측벽에 남겨진 다결정 실리콘에도 전압이 인가되도록 접촉홀(contact hole)을 형성할 때 이 다결정 실리콘막들을 연결하여야 한다.
이러한 제조과정을 거쳐 제조된 MOS 소자의 구조는 제2도의 구조와 동일하다.
본 발명에 의한 표면채널(surface channel) n형 MOS 소자의 경우 불순물의 농도분포로 채널영역 A의 불순물 농도는 웰 농도와 동일한 p-을, 소스/드레인 가장자리의 홈에 있는 채널영역 B의 불순물 농도는 채널영역 A보다 상대적으로 높은 Po(문턱전압 조절을 위한 이온주입과정에서 형성됨)를 갖는다.
물론 소스/드레인 영역의 불순물 농도는 p+이다.
도면 제4도와 제5도는 본 발명에 의한 MOS 소자의 응용구조로서, 채널의 불순물 농도분포를 변화시킨 것이다.
제4도는 채널영역 A와 B 모두 웰 농도보다 상대적으로 높은 Po의 농도분포를 가진 것이다.
제5도는 채널영역 A에는 웰과 동일한 p-, 채널영역 B에는 웰보다 상대적으로 높은 po을 가지면서 기판 내부에 Po층을 형성한 것이다.
물론 표면채널(surface channel) p형 MOS 소자의 불순물 분포는 표면 채널 n형 MOS소자의 반대형으로 형성하면 된다.
이들의 분포는 제2도, 제4도, 제5도에서 괄호안에 나타내었다.
본 발명에 의한 자기정렬된 홈구조의 채널을 가진 MOS 소자구조는 소스/드레인 가장자리의 홈에 의하여 확산층이 MOS소자의 채널로 침투하는 것을 억제할 수 있으므로 동일한 마스크를 사용하여 제조된 종래의 MOS소자보다 유효채널 길이가 늘어나며, 드레인 부근에서 형성되는 전기장이 채널영역으로 침투하는 것을 방지하여 짧은 채널효과를 억제할 수 있으며, 펀치쓰루(punch-through)에 의한 전류누설, 드레인에 의한 장벽저하(DIBL:drain induced barrier liwering)등에 의한 전류누설을 억제할 수 있다.
또한 소스/드레인 가장자리에 형성된 홈에 의하여 종래의 MOS 소자 구조에 비하여 소스/드레인 영역의 접합깊이를 보다 깊게 할 수 있으므로 소스/드레인 저항을 줄일 뿐만 아니라, 금속배선에 의한 접합파괴나 일렉트로 마이그레이션에 의한 신뢰성 저하를 억제할 수 있다.

Claims (8)

  1. 제 1 소정 농도의 제 1 도전형 채널영역(A)을 갖춘 기판(1)과, 이 채널영역을 사이에 두고 상기 기판(1)상에 형성된 상기 제 1 도전형과 반대 도전형인 제 2 도전형의 소스 및 드레인 영역(7)과, 상기 채널영역 위에 형성된 게이트 절연막과, 이 게이트 절연막 위에 형성된 제 1 게이트 전극(4)을 구비하는 금속 산화물 반도체 소자에 있어서, 상기 제 1 게이트 전극(4)이 상기 소스 및 드레인 영역(7)과 근접하는 부분에는 제 2 게이트 전극(8)이 자기정렬법(Self-Align method)을 이용하여 홈형태로 형성되고, 상기 제 2 게이트 전극(8)이 상기 기판과 접하는 부분에는 게이트 산화막(9)이 형성되어 있으며, 이 게이트 산화막(9) 아래에는 상기 제 1 소정 농도와는 다른 제 2 소정 농도의 제 1 전도형 채널(B)이 형성되어 있는 것을 특징으로 하는 금속 산화물 반도체 소자.
  2. 제1항에 있어서, 상기 자기정렬법을 이용한 홈형태에는 각진 형태나, 각이 없는 둥근형태 또는 임의의 다각형 등의 모양이 포함되는 것을 특징으로 하는 금속 산화물 반도체 소자.
  3. 제1항에 있어서, 상기 제 1 소정 농도는 상기 제 2 소정 농도보다 더 낮고, 상기 제 1 도전형은 n형인 것을 특징으로 하는 금속 산화물 반도체 소자.
  4. 제1항에 있어서, 상기 제 1 소정 농도와 상기 제 2 소정 농도는 상기 기판의 농도보다 높으며, 상기 제 1 도전형은 n형인 것을 특징으로 하는 금속 산화물 반도체 소자.
  5. 제1항에 있어서, 상기 제 1 소정 농도는 상기 제 2 소정 농도보다 더 낮고, 상기 제 1 도전형은 p형인 것을 특징으로 하는 금속 산화물 반도체 소자.
  6. 제1항에 있어서, 상기 제 1 소정 농도와 상기 제 2 소정 농도는 상기 기판의 농도보다 높으며, 상기 제 1 도전형은 p형인 것을 특징으로 하는 금속 산화물 반도체 소자.
  7. 제3항 내지 제6항 중 어느 한 항에 있어서, 상기 채널영역(A) 아래에는 상기 제 2 소정 농도의 상기 제 1 도전형의 불순물이 도핑되어 있는 것을 특징으로 하는 금속 산화물 반도체 소자.
  8. 홈구조의 금속 산화물 반도체 소자를 제조하는 방법으로서, 가) 제 1 도전형의 실리콘 기판(1) 상에 활성영역을 정의한 다음, 게이트 산화막(2)을 성장시키고 제 1 게이트 전극(4)을 패턴형성하는 단계.
    나) 상기 패턴형성된 제 1 게이트 전극의 양쪽에 실리콘 질화막 등의 절연막(3)을 비등방성 식각법으로 형성시키는 단계.
    다) 상기 나)단계를 실행한 표면에 실리콘 산화막을 열산화 하는 단계.
    라) 상기 절연막(3)을 식각법으로 제거한 다음 실리콘 기판을 일정 깊이만큼 식각하여 홈형태를 만드는 단계.
    마) 상기 홈형태에 상기 제 1 도전형의 불순물 이온을 주입하는 단계.
    바) 실리콘 산화막(9)을 상기 홈형태위에 형성시킨 다음 제 2 게이트 전극(8)을 상기 실리콘 산화막(9) 위에 패턴형성하는 단계.
    사) 소스/드레인 영역(6)에 상기 제 1 도전형과는 반대 도전형의 불순물을 주입하는 단계로 이루어진 홈구조의 금속 산화물 반도체 소자 제조방법.
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