KR100268979B1 - 반도체 셸로우 접합형성 방법과 셸로우소스 및 드레인 영역을 갖는 전계효과트랜지스터 제조방법 - Google Patents

반도체 셸로우 접합형성 방법과 셸로우소스 및 드레인 영역을 갖는 전계효과트랜지스터 제조방법 Download PDF

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Abstract

개선된 브레이크다운 및 리키지 특성으로 셸로우 소스 및 드레인 영역을 갖는 MOS 전계 효과 트랜지스터를 제조하는 방법은, 표면으로 부터 절연되는 게이트의 각 표면에 있는 실리콘의 몸체 표면을 따라 금속 규화물의 층을 형성하는 단계를 포함한다. 소정의 도전형인 고농도 불순물은 상기 금속 규화물층으로만 주입된다. 상기 낮은 농도의 불순물은 상기 금속 규화물 층을 통해서 금속 규화물 층 바로 밑의 몸체로 주입된다. 상기 몸체는 금속 규화물 층으로 부터 상기 몸체로 불순물을 확산시켜 접합을 형성하는 온도로 아닐된다.

Description

반도체 셸로우 접합 형성 방법과 셸로우 소스 및 드레인 영역을 갖는 전계 효과 트랜지스터 제조방법
제1도 내지 제5도는 본 발명의 방법에 따라 다수의 단계로 형성된 MOS 전계 효과 트랜지스터에 대한 상기 다수의 단계에서의 횡단면도.
제6도는 종래 기술 및 본 발명의 방법에 의해서 제조된 여러 트랜지스터에 대한 접합 전류 대 접합 바이어스를 도시하는 그래프.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 트랜지스터 12 : 절연 영역
30 : 금속 규화물층 32 : 캠핑층
38 : 소스 및 드레인 영역 40 : 높게 도핑된 영역
42 : 경사진 도전 영역
본 발명은 셸로우 접합 전계 효과 트랜지스터를 형성하는 방법에 관한 것으로, 특히 누설 및 브레이크다운 특성이 개선되는 셸로우(shallow) 접합 형성방법에 관한 것이다.
미세한 금속-산화물-반도체(MOS) 전계 효과 트랜지스터(MOSFET)를 제조할 때, 트랜지스터에 극히 얕은(50nm 이하의 깊이) 소스/드레인 영역(접합부)을 제공하는 것이 바람직하다. 상기 셸로우 접합부는 작은 누설 전류에서 더 낮은 박막 및 접촉 저항을 갖는다. 규화물로된 셸로우 접합은 확산 박막 저항은 물론이고 금속 대 확산 저항도 낮추는 것을 알게 되었고 소량이 필요하므로 이온 주입으로 인한 기판 손상을 제거할 수 있는 정도의 전위를 갖는다. 이제까지 셸로우 규화물로된 접합은 단결정 실리콘 기판 표면을 따라 코발트, 티타늄 텅스텐, 탄탈륨 또는 몰리브덴의 규화물과 같은 금속 규화물 층을 형성하여 형성되었다. 상기 규화물층은 이온 주입에 의해 요구된 전도도의 불순물로 도핑된다. 그 다음 상기 소자는 가열되고 도판트가 상기 규화물층으로부터 기판으로 확산되어 셸로우 접합이 형성된다. 이러한 공정은 미합중국 특허 제 4,788,160 호(1988년 11월 29일자, 알.에이취, 해브맨 등) 및 미합중국 특허 제 4,816,425 호(1989년 3월 28일자, 해브맨)에 기술되어 있다.
많은 양의 주입물(전형적으로 5×1015불순물/㎠)을 낮은 에너지로 주입하는 것은 도판트를 규화물에 전체적으로 주입하기 위해 사용된다. 그 다음 상기 도판트가 기판으로 확산되기 때문에, 기판에는 주입으로 인한 손상이 없지만 완전히 어닐링(anneal)되어야 한다.
그러나, 기판내에서 주입 손상이 없음에도 불구하고, 외부 확산된 접합부의 누설 특성 및 브레이크다운 특성은 종종 만족스럽지 못하다. 특히 상기 처리가 저온 처리와 함께 사용될때 상기된 바는 사실이다. 예를들어, 가공되지 않은 규화물/실리콘 기판 인터페이스와 관련하여 상기 규화물로부터의 불충분한 외부 확산은 규화물 스파이킹(spiking)을 야기시키고, 낮은 품질의 누설 결합부를 가진 쇼트키 다이오드를 형성한다. 이외에, 높은 도핑레벨 및 극히 얕은 접합 깊이에서, 터널링을 통한 소프트 브레이크다운 위험성이 증가된다.
몇몇의 이러한 문제점을 극복하기 위해 시도된 공지된 한가지 기술은 외부 확산을 촉진시키기 위해 열 사이클을 증가시키는 것이다. 그러나, 도판트를 규화물로부터 실리콘으로 확산시키기 위해 필요한 어닐링 사이클 동안에 상기 규화물은 열적으로 안정되어야 한다. 그렇지 않으면 매우 빈번히 상기 규화물이 뭉쳐져서, 인터페이스 거칠기가 증가된다. 이것은 바람직하지 않은 규화물 스파이킹을 촉진시킨다. 또한, 다른 처리 규제 및 소자 설계로 말미암아 사용될 수 있는 열 사이클이 제한된다.
또다른 공지된 기술은 규화물을 통해서 실리콘쪽으로 도판트 테일(tail)의 주입이다. 이 기술은, 양호한 접합을 형성하기 위해서 규화물로부터 외부 확산에 의해 공급되어야 하는 도판트 량을 감소시킨다. 그러나, 이 기술은 주입 테일이 규화물 두께의 변화에 매우 민감하기 때문에 제어하기에 매우 어렵다. 또한, 상기 기술은 채널링으로 인해 규화물 형태에 크게 의존한다. 이 기술의 또다른 단점은 주입 피크(peak) 농도 및 주입 테일 농도가 상호 관련된다는 것이다. 따라서, 규화물로부터 외부확산에 필요한 도판트의 양(즉, 주입 피크)과 규화물/실리콘 기판 인터페이스에서의 도판트 양(즉, 주입 피크)은 독립적으로 최적화될 수 없다.
공지된 또다른 기술에서는 규화물/실리콘 기판 인터페이스 근처에 주입 피크를 가지는 것이다. 이러한 기술은 이온-빔 믹싱 효과를 최대화시켜서 더 부드러운 인터페이스를 발생시키고 따라서 규화물 스파이킹 위험을 감소시킨다. 그러나, 이 기술의 단점은 접합중 결정 손상 및 금속 규화물로 부터 실리콘 기판으로 큰 금속 연쇄효과(knock-on)이다. 또한, 상기 접합은 주입 상태에서 발생되는 노력과 손상을 제거하기 위해 요구되는 광범위한 어닐링으로 인해 상당히 깊다. 이것으로 인해 이 기술은 비교적 깊은 접합(150nm 이상)으로 제한된다.
또다른 공지된 기술은 규화물을 통하여 주입을 깊게 하는 것이다. 이 기술에서, 상기 도판트의 전체 양은 높은 에너지로 규화물을 통해 실리콘으로 주입된다. 따라서 이 기술은 깊은 접합에만 제한되며 많은 양의 주입과 같이, 기판에 심한 결정 손상을 가져온다. 또한, 주입 손상을 제거하기 위해 광범위한 어닐링이 요구된다.
본 발명은 개선된 접합 특성을 제공하는, 금속 규화물로부터의 확산에 의해 제 1 도전형의 단결정 실리콘의 몸체(기판)에 셸로우 접합을 제조하는 방법에 관한 것이다. 이것은 금속 규화물의 층이 실리콘 몸체의 표면을 따라서 형성되는 방법에 의해서 수행된다. 금속 규화물층은 상기 제 1 도전형에 반대인 제 2 도전형의 불순물로 도핑된다. 제 2 도전형의 불순물 이온은 금속 규화물층을 통해서 상기 몸체로 들어간다. 그후, 규화물층내의 불순물은 규화물층으로부터 실리콘 몸체로 확산되어 접합을 형성하게 된다.
또다른 특징에 따라서, 본 발명은 셸로우 소스 및 드레인 영역을 갖는 전계 효과 트랜지스터를 제조하는 방법에 관한 것이다. 상기 방법은 표면으로부터 절연되는 하나의 도전형 게이트를 제 1 도전형의 단결정 실리콘의 몸체 표면에 형성하는 단계, 게이트의 각 측면에서 몸체 표면을 따라 금속 규화물의 층을 형성하는 단계, 금속 규화물층을 제 1 도전형과 반대인 제 2 도전형의 불순물로 도핑하는 단계, 금속 규화물 층을 통해서 상기 몸체로 제 2 도전형의 불순물 이온을 삽입하는 단계, 및 금속 규화물 층으로부터 상기 몸체로 불순물을 확산시켜 소스 및 드레인 영역을 형성하는 단계를 포함한다.
본 발명은 첨부 도면으로 취해진 다음 상세한 설명으로부터 보다 잘 이해될 것이다.
제1도에서, 본 발명의 방법에 따라 셸로우 접합(즉, 소스 및 드레인 영역에 대해서)이 형성될 금속-산화물-반도체(MOS) 전계 효과 트랜지스터(FET)(10)(또한 MOSFET로 공지됨)의 초기 구조에 대한 횡단면도가 도시된다. 트랜지스터(10)는 약 1×1016불순물/㎤의 불순물 농도를 갖는 단결정 실리콘의 몸체(기판)(12)와 표면(14)에서 시작된다. n-채널 MOSFET(10)(또한 절연된 게이트 전계 효과 트랜지스터(IGFET)로 명명됨)에 대해서, 상기 몸체(12)는 P도전형이며 소스 및 드레인 영역은 n 도전형이다. 트랜지스터(10)가 형성되는 표면(14)의 일부를 에워싸는 마스킹층(16)이 표면(14)상에 놓인다. 마스킹 층(16)은 일반적으로 단일의 실리콘 질화물 또는 실리콘 이산화물 위에 놓이는 실리콘 질화물이다. 실리콘 이산화물의 이격된 절연 영역(18)은 표면(14)에서 마스킹층(16)의 각 측면에 형성된다. 상기 절연 영역은 실리콘 이산화물을 형성하기 위해 산화 분위기에서 몸체(12)를 가열하여 형성된다.
제 2도에서, 트랜지스터(10)를 만드는 다음 단계를 도시하는 트랜지스터(10)의 횡 단면도가 도시되어 있다. 상기 마스킹층(16)은 적당한 에천트로 제거된다. 그후 몸체(12)는 절연영역(18) 사이의 표면(14)상에 실리콘 이산화물의 얇은 게이트 유전체층(20)을 형성하기 위해 산화 분위기에서 가열된다. 그 다음 도핑된 폴리실리콘의 게이트(22)는 절연영역(18) 사이 표면(14) 일부상에 있는 게이트 유전체층(20)상에 형성된다. 상기 게이트(22)는 게이트 유전체층(20) 및 절연영역(18)의 전체 표면상에 폴리실리콘층을 증착시키며, n 도전형의 인과 같은 소정의 도전형 불순물로 폴리실리콘층을 도핑함으로써 형성된다. 실리콘 이산화물, 실리콘 질화물 또는 그 둘의 조합으로 된 마스킹 층(24)은 게이트(22)를 형성하는 폴리실리콘층의 일부 위에 형성된다. 폴리실리콘층의 나머지 부분은 적당한 에천트로 제거되고 게이트(22)를 남긴다.
실리콘 이산화물 또는 실리콘 질화물로 이루어진 측벽 스페이서(26)는 게이트의 측면을 따라서 형성될 수 있다. 상기 스페이서는 게이트(22) 및 게이트(22)의 각각의 측면상 게이트 유전체 층(20)상에 하나의 재료층을 증착시킴으로써 달성된다. 상기 재료층은 몸체(12)의 표면(14)에 실질적으로 수직으로 에칭하는 비등방성 에칭에 의해 에칭된다. 상기 비등방성 에칭은 측벽 스페이서(26)를 제외하고는 모든 층을 제거한다. 또한, 게이트(22)의 각 측면에서 몸체 표면(14) 위의 게이트 유전체 층(20)의 일부는 에칭에 의해 제거되어 표면(14)이 드러나게 된다.
코발트, 티타늄, 텅스텐, 탄탈륨 또는 몰리브덴과 같은 적당한 금속층(28)은 측벽 스페이서(26)와 절연영역(18) 사이의 노출된 몸체 표면(14) 위에 증착된다. 이것은 전체 소자상에 금속을 선택적으로 증착하거나 코팅하고 포토리소그래피 및 에칭에 의해 게이트(22) 및 절연영역(18)으로부터 금속을 제거함으로써 수행된다. 그리고나서 상기 소자는, 측벽 스페이서(26)와 절연영역(18) 사이의 몸체 표면(14)을 따라서 금속 규화물층(30)을 형성하기 위해서 몸체(12)의 실리콘과 금속층(28)이 반응하도록, 사용되는 금속에 따라서 약 700~800℃의 적당한 온도로 가열된다. 상기 가열 단계는, 약 50nm의 두께를 갖는 금속 규화물 층(30)을 형성하기 위해서, 사용되는 금속에 따라서 약 30초 정도 수행된다. 필요하면, 금속층(28)의 과잉 금속이 적당한 에천트로 제거될 수 있다. 그러나, 금속 규화물층(30)에 상기 과잉 금속을 남김으로써, 금속 규화물층(30)에 양호한 접촉이 제공된다.
제 3도에 있어서, 본 발명의 방법의 다음 단계동안 트랜지스터(10)의 횡단면도가 도시된다. 실리콘 이산화물이나 실리콘 질화물의 얇은 캡핑(capping) 층(32)이 절연영역(18), 금속 규화물층(30) 및 게이트(22) 상에 증착된다. 그리고나서 금속 규화물층(30)은 트랜지스터(10)의 소스 및 드레인 영역을 형성하도록 소정의 도전형을 갖는 높은 불순물 농도로 도핑된다. 화살표(34)로 표시된 바와같이, 이것은 이온 주입에 의해서 수행된다. 상기 이온 주입은 약 20keV의 비교적 낮은 주입 에너지에서, 비소와 같은 약 5×1015불순물/㎠인 높은 농도의 소정의 불순물로 행해진다. 낮은 에너지는 상기 불순물이 금속 규화물 층에만 주입되고 몸체(12)로는 투입되지 않도록 하기 위해 사용된다.
제 4도에서, 본 발명의 방법의 다음 단계동안 트랜지스터(10)의 횡단면도가 도시된다. 화살표(36)에 의해 표시된 바와같이, 금속 규화물층(30)에 주입된 것과 같은 불순물 이온이 금속층(28)과 금속 규화물층(30)을 통해서 금속 규화물층(30) 바로 하부인 몸체(12)영역으로 주입된다. 상기 주입은, 3×1014불순물/㎠ 양의 비소같이 작은 불순물 양이며, 사용 범위는 1×1014- 1×1015불순물/㎠이다. 그러나, 상기 주입은 금속 규화물층(30)을 통해서 투과되도록 약 150keV의 높은 에너지에서 행해진다.
제 5도에서, 본 발명의 방법의 최종 단계를 도시하는 트랜지스터(10)의 횡단면도가 도시된다. 몸체(12)는, 금속 규화물층(30)으로부터 몸체(12)로 불순물을 확산시키기 위해 약 5분동안 약 900℃의 온도로 가열하여 어닐링 된다. 이것은 몸체(12)내에 소스 및 드레인 영역(38)을 형성한다. 각각의 소스 및 드레인 영역(38)은 금속 규화물층(30)으로부터 불순물 주입에 의해 형성된 금속 규화물층(30)에 인접한 얕고, 높게 도핑된 영역(40)을 갖는다. 높게 도핑된 영역(40) 하부에 적은 양의 주입물에 의해 형성된 경사진 도전영역(42)이 놓인다. 상기 몸체(12)를 어닐링하는동안, 상기 캡핑층(32)은 금속 규화물층(30)으로부터 대기로 불순물의 외부 확산을 방지한다. 트랜지스터(10)는 소스 및 드레인 영역(38)과 게이트(22)를 접촉(도시되지 않음)시킴으로써 완성된다. n 채널 트랜지스터(10)에 대하여, 드레인 및 소스 영역(38)은 모두 n 도전성이고 몸체(12)는 p 도전성이다. 따라서, 각각의 드레인 및 소스 영역(38)은 그 외부 에지(38a)에서 몸체(12)와 p-n 접합을 형성한다.
본 발명의 방법에서, 작은 양의 주입물은 몸체(12)의 표면에서 결정 손상을 방지하기에 충분히 작지만, 접합을 형성하기에는 충분히 높다. 이것은 금속 규화물층(30)과 몸체(12)쪽으로 많은 양의 불순물을 확산하는 단계동안 규화물 스파이킹 및 쇼트키 다이오드 형성을 억제한다. 또한, 소스/드레인 영역(38)의 경사진 영역(42)은 개선된 접합 특성을 제공한다. 또한, 금속 규화물층(30) 및 몸체(12)의 인터페이스 거칠기와 외부확산 상태에 따라서, 주입 파라메타는 많은 양의 주입물과 관계없이 최적화될 수 있다. 게다가, 상기 작은 양의 주입물은 금속 규화물층(30)을 통해서는 물론, 절연영역(18)의 에지를 통해서도 침투되어 절연 영역(18)의 에지하에서 도핑된 영역(44)을 가진 영역(38)을 형성하게 된다. 이것은 영역 접합 누설을 감소시키고 소프트 브레이크다운을 억제시킬뿐 아니라 접합부(38) 주변에서 누설 특성을 개선시킨다. 따라서, 본 발명의 방법은, 누설 특성을 개선하고 브레이크다운 특성을 억제시키는 셸로우 소스 및 드레인 영역을 제공한다.
제 6도에서, 종래 기술의 방법을 사용하여 조립된 다수의 트랜지스터와 본 발명의 방법을 사용하여 제조된 트랜지스터에 대해 가로 좌표상의 접합 바이어스(볼트) 대 세로 좌표상의 접합 전류(암페어)의 그래프가 도시된다. 파선(a)은 낮은 에너지(20keV)에서 많은 양의 비소(5×1015주입물/㎠)를 코발트 규화물 층에 주입하고 그후 2분동안 900℃에서 실리콘 몸체로 비소를 외부확산 시킴으로써 제조된 트랜지스터의 특성을 도시한다. 이러한 트랜지스터는 높은 누설 전류를 갖음을 알 수 있다. 이것은 주로 불충분한 외부확산에 의해 규화물 스파이킹을 발생시킨다.
점-파선(b)은 높은 에너지(150 keV)에서 많은 양의 비소(5×1015불순물/㎠)를 금속 규화물층을 통해 완전히 주입하고 2분동안 900℃에서 어닐링함으로써 제조된 트랜지스터의 특성을 도시한다. 이것은, 이온 주입에 의해 발생된 실리콘 몸체의 결정 손상으로 인해 높은 누설 전류를 발생시킨다.
점선(c)은, 어닐링 단계의 온도 사이클이 40분동안 800℃ 에서 그 다음 5분동안 900℃로 증가되는 것을 제외하고는 선(a)에 대한 특성과 유사한 방식으로 제조되는 트랜지스터의 특성을 도시한다. 이것은 약 +5볼트까지 리버스 누설을 개선시키지만, 약 +5 볼트 이상에서 바람직하지 않게 높아지며 증가되는 누설을 특징으로 한다.
실선(d)은 규화물층을 제공하고, 20 Kev의 낮은 주입 에너지로 5×1015불순물/㎠ 농도의 비소를 상기 규화물에 도핑하고, 150 Kev의 높은 에너지로 3×1015불순물/㎠ 농도의 비소를 상기 규화물층을 통해 실리콘 몸체에 삽입하고, 상기 몸체를 5분 동안 900℃의 온도로 가열하여 상기 금속 규화물층과 절연 영역의 에지로부터 몸체로 불순물을 확산시켜 접합을 형성하는 본 발명에 따라 조립된 트랜지스터의 특성을 도시한다. 리버스 접합 누설은 전체 전압 범위에서 상당히 줄어들며 소프트 브레이크다운의 증거가 없음을 알 수 있다. 본 발명의 이러한 방법은 셸로우 소스 및 드레인 영역을 갖는 MOS 전계 효과 트랜지스터에 개선된 p-n 접합 특성을 제공한다. 순방향-바이어스 영역(0에서 -2V)에서, 선 b) 및 c)는 선 d) 및 a)와 일치한다.
본 발명의 특정 실시예가 본 발명의 일반적인 원리를 단순히 예시하는 것에 불과하다는 것을 알 수 있다. 여러가지 변경이 설명된 원리와 일치할 수 있다. 예를들어, 절연영역(18)은 몸체(12)의 표면(14)을 산화시키는 방법이 아닌 다른 방법에 의해 형성될 수 있다. 또한, 소스 및 드레인 접합(38)을 형성하기 위해 사용된 불순물은 소정의 도전형에 따라 변동될 수 있다. 또한, 불순물 농도 및 이온주입에 사용되는 에너지는 소정의 불순물 농도 및 이온 주입 깊이에 의존하여 어느 정도 변동될 수 있다.

Claims (31)

  1. 제 1 도전형을 갖는 실리콘 몸체에서 상기 몸체의 표면에 셸로우 접합을 형성하는 방법에 있어서, 상기 몸체의 표면을 따라 금속 규화물 층을 형성하는 단계; 상기 금속 규화물을 제 1 도전형의 불순물과 반대인 제 2 도전형의 불순물로 도핑하는 단계; 상기 금속 규화물 층을 통해서 상기 몸체로 제 2 도전형의 불순물 이온을 삽입하는 단계; 상기 금속 규화물 층과 절연 영역의 에지로부터 상기 몸체로 불순물 이온을 확산시켜 접합을 형성하는 단계를 포함하는 것을 특징으로 하는 셸로우 접합 형성방법.
  2. 제1항에 있어서, 상기 금속 규화물은 하나의 도전형 불순물 이온을 금속 규화물층에만 주입하여 도핑되는 것을 특징으로 하는 셸로우 접합 형성방법.
  3. 제2항에 있어서, 상기 금속 규화물 층은 약 5×1015불순물/㎠의 농도 및 약 20kev의 에너지로 도핑되는 것을 특징으로 하는 셸로우 접합 형성방법.
  4. 제2항에 있어서, 상기 이온은 이온 주입에 의해 금속 규화물 층을 통해서 상기 몸체로 삽입되는 것을 특징으로 하는 셸로우 접합 형성방법.
  5. 제4항에 있어서, 상기 금속 규화물 층을 통해서 상기 몸체에 주입되는 이온 농도는 금속 규화물 층으로 주입되는 불순물 농도 보다 낮으며 더 높은 에너지로 이온 주입이 수행되는 것을 특징으로 하는 셸로우 접합 형성방법.
  6. 제5항에 있어서, 상기 금속 규화물 층을 통해서 상기 몸체로 주입되는 이온의 농도는 약 3×1014불순물/㎠ 이며 약 150Kev의 에너지로 이온 주입되는 것을 특징으로 하는 셸로우 접합 형성방법.
  7. 제6항에 있어서, 상기 금속 규화물 층은 약 5×1015불순물/㎠의 농도 및 약 20kev의 에너지로 도핑되는 것을 특징으로 하는 셸로우 접합 형성방법.
  8. 제5항에 있어서, 상기 금속 규화물 층은 상기 몸체의 표면상에 금속층을 증착시키고 규화물을 형성하는 온도로 상기 몸체를 가열하여 형성되는 것을 특징으로 하는 셸로우 접합 형성방법.
  9. 제8항에 있어서, 상기 불순물은 상기 몸체를 가열함으로써 상기 금속 규화물로부터 상기 몸체로 확산되는 것을 특징으로 하는 셸로우 접합 형성방법.
  10. 제9항에 있어서, 상기 몸체는 불순물을 상기 금속 규화물로부터 상기 몸체로 확산시키기 위해 약 5분동안 약 900℃ 의 온도로 가열되는 것을 특징으로 하는 셸로우 접합 형성방법.
  11. 셸로우 소스 및 드레인 영역을 갖는 전계효과 트랜지스터 제조 방법에 있어서, 제 1 도전형의 단결정 실리콘 몸체의 표면상에 표면으로부터 절연된 도전성 게이트를 형성하는 단계; 상기 게이트 각 측면에서 몸체의 표면을 따라서 금속 규화물 층을 형성하는 단계; 상기 금속 규화물 층을, 제 1 도전형의 불순물과 반대인 제 2 도전형의 불순물로 도핑하는 단계; 상기 금속 규화물 층을 통해서 상기 몸체로 제 2 도전형의 불순물 이온을 삽입하는 단계; 및 상기 금속 규화물 층과 절연 영역의 에지로부터 상기 몸체로 불순물 이온을 확산시켜 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  12. 제11항에 있어서, 상기 금속 규화물 층은 하나의 도전형의 불순물 이온을 금속 규화물 층에만 주입하여 도핑되는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  13. 제12항에 있어서, 상기 금속 규화물 층은 약 5×1015불순물/㎠ 의 농도 및 20kev의 에너지로 도핑되는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  14. 제12항에 있어서, 상기 이온은 이온 주입에 의해서 금속 규화물 층을 통해 상기 몸체로 삽입되는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  15. 제14항에 있어서, 상기 금속 규화물 층을 통해서 상기 몸체로 주입된 이온의 농도는 금속 규화물 층에 주입된 불순물의 농도보다 낮으며 더 높은 에너지에서 이온 주입이 수행되는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  16. 제15항에 있어서, 상기 금속 규화물 층을 통해 상기 몸체로 주입된 이온의 농도는 약 3×1014불순물/㎠이며 약 150kev의 에너지로 이온 주입이 수행되는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  17. 제15항에 있어서, 상기 금속 규화물 층은 상기 몸체의 표면에 금속 층을 증착하고 규화물을 형성하는 온도로 상기 몸체를 가열하여 형성되는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  18. 제16항에 있어서, 상기 불순물은 상기 몸체를 가열함으로써 상기 금속 규화물층으로부터 상기 몸체로 확산되는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  19. 제18항에 있어서, 상기 몸체는 불순물을 상기 금속 규화물층으로부터 상기 몸체로 확산하기 위하여 약 5분동안 약 900℃ 의 온도로 가열되는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  20. 제11항에 있어서, 상기 금속 규화물 층을 형성하기 전에, 실리콘 이산화물의 측벽 스페이서가 게이트의 측면을 따라서 형성되며, 금속 규화물 층은 측벽 스페이서에 인접하여 형성되는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  21. 셸로우 소스 및 드레인 영역을 갖는 전계 효과 트랜지스터 제조 방법에 있어서, 제 1 도전형 단결정 실리콘의 몸체 표면을 따라서 실리콘 이산화물의 이격된 절연 영역을 형성하는 단계; 상기 절연 영역사이 몸체 표면의 적어도 일부에 얇은 게이트 유전체층을 형성하는 단계; 절연 영역으로부터 이격되어 게이트 유전체 층 상에 도전성 폴리실리콘 게이트를 형성하는 단계; 각각의 게이트 측면과 인접 절연 영역 사이 몸체의 표면을 따라 분리된 금속 규화물층을 형성하는 단계; 상기 금속 규화물 층을, 제 1 도전형과 반대인 제 2 도전형의 불순물로 도핑하는 단계; 각각의 금속 규화물 층을 통해서 상기 몸체로 제 2 도전형의 불순물 이온을 삽입하는 단계; 및 상기 금속 규화물 층과 절연 영역의 에지로부터 상기 몸체로 불순물 이온을 확산시켜 소스 및 드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  22. 제21항에 있어서, 상기 금속 규화물 층은 하나의 도전형 이온을 상기 금속 규화물층에만 주입함으로써 도핑되는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  23. 제22항에 있어서, 상기 이온은 이온주입에 의해서 상기 금속 규화물 층을 통하여 상기 몸체로 삽입되는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  24. 제23항에 있어서, 상기 금속 규화물 층을 통해서 상기 몸체로 주입되는 이온의 농도는 상기 금속 규화물 층에 주입되는 이온의 농도 보다 낮은 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  25. 제24항에 있어서, 상기 금속 규화물 층에 주입된 이온 농도는 약 5×1015불순물/㎠이며 약 20kev의 에너지로 이온 주입되며, 상기 금속 규화물 층을 통해서 상기 몸체로 주입된 이온의 농도는 약 3×1014불순물/㎠ 이며 약 150kev의 에너지로 이온 주입되는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  26. 제23항에 있어서, 상기 금속 규화물 층은, 규화물을 형성하기 위해서 상기 몸체의 표면에 금속 층을 증착하고 상기 몸체를 가열함으로써 형성되는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  27. 제26항에 있어서, 상기 불순물은 상기 몸체를 가열함으로써 상기 금속 규화물 층으로부터 상기 몸체로 확산되는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  28. 제27항에 있어서, 상기 금속 규화물 층을 형성하기 전에, 측벽 스페이서는 각각의 게이트 측면을 따라서 형성되며, 상기 금속 규화물 층은 상기 측벽 스페이서와 상기 절연 영역사이에 형성되는 것을 특징으로 하는 전계 효과 트랜지스터 제조방법.
  29. 제1항의 방법에 의해 제조된 전계 효과 트랜지스터.
  30. 제11항의 방법에 의해 제조된 전계 효과 트랜지스터.
  31. 제21항의 방법에 의해 제조된 전계 효과 트랜지스터.
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