JPH07101677B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に関し、特にゲート電極
の不純物分布を改善するものである。
〔発明の技術的背景〕 MOS型半導体装置の製造工程においてゲート電極を形成
する場合、第３図に示すように、まずシリコン基板１表
面にゲート酸化膜２を形成した後、全面に多結晶シリコ
ン膜３を堆積する。次に、多結晶シリコン膜３に不純
物、例えばボロンを導入しp+型化して低抵抗化を図る。
従来、多結晶シリコン膜にボロンを導入する方法として
は、第４図〜第６図に示すようなものが知られている。
第４図に示す方法は、第３図に示すような基板１上にゲ
ート酸化膜２を介して多結晶シリコン膜３を堆積したウ
ェハ４と板状のBN5とをウェハ支持台６上に交互に並べ
て、BNからの固相拡散により多結晶シリコン膜３中にボ
ロンを導入するものである。
また、第５図に示す方法は、ウェハ４をウェハ支持台６
上に並べ、BCl3を雰囲気として用いた気相拡散により多
結晶シリコン膜中にボロンを導入するものである。
また、第６図に示す方法は、多結晶シリコン膜３にB+を
イオン注入してボロンを導入した後、拡散・活性化させ
るものである。
〔背景技術の問題点〕
しかし、上述した従来の方法は、いずれも問題がある。
まず、BNからの固相拡散による場合、多結晶シリコン膜
３中でボロンを均一に分布させるためには、900〜1000
℃で90〜120分程度の熱処理が必要となる。しかし、微
細なMOSトランジスタに用いられるゲート酸化膜２の膜
厚は150〜100Åと薄く、またボロンの拡散係数が大きい
ため、上記のような高温・長時間の熱処理を行なうと、
ボロンはゲート酸化膜２を越えて基板１内部まで拡散し
てしまう。この結果、ゲート酸化膜２の耐圧の低下、形
成されるトランジスタのしきい値電圧の変動をもたら
す。したがって、BNからの固相拡散による方法ではゲー
ト酸化膜２の薄い微細なトランジスタを形成することは
困難である。
また、BCl3を雰囲気として用いた気相拡散による方法で
も、BNからの固相拡散の場合と同様な条件が用いられる
ため、上述したのと同様な問題が生じる。
一方、B+のイオン注入による方法では、ボロンの射程が
長いこと、及びチャネリングを起こし易いことから、イ
オン注入によるボロン濃度のピークを多結晶シリコン膜
３の深部に設定することはできない。このため、例えば
多結晶シリコン膜３の膜厚が4000Åの場合、B+の加速エ
ネルギーを40keV程度に設定して、ボロン濃度のピーク
を多結晶シリコン膜３表面から1300Å程度としている。
この場合、多結晶シリコン膜３中のボロン濃度を均一に
するためには、950℃で２時間以上のアニールを必要と
する。このように長時間のアニールを行なうと、やはり
ボロンがゲート酸化膜２を越えて基板１内部へも拡散
し、ゲート酸化膜２の耐圧低下、トランジスタしきい値
電圧の変動を引き起こす。
〔発明の目的〕
本発明は上記欠点を解消するためになされたものであ
り、多結晶シリコン膜に不純物を導入する際、不純物が
ゲート酸化膜を越えて基板内部へ拡散するのを防止し、
しかも多結晶シリコン膜内での不純物分布を均一化する
ことができ、ゲート酸化膜の耐圧低下やトランジスタの
しきい値電圧の変動のない高信頼性の半導体装置を製造
し得る方法を提供しようとするものである。
〔発明の概要〕
本発明の半導体装置の製造方法は、半導体基板表面にゲ
ート絶縁膜を形成する工程と、全面に多結晶シリコン膜
を形成する工程と、該多結晶シリコン膜の表面近傍に所
定導電型の第１の不純物を導入する工程と、第１の不純
物よりも質量の大きい第２の不純物をイオン注入した
後、低温で短時間のアニールを行うことにより、前記多
結晶シリコン膜中で第１の不純物を均一に再分布させる
工程とを具備したことを特徴とするものである。
また、本発明の半導体装置の製造方法は、半導体基板表
面にゲート絶縁膜を形成する工程と、全面に多結晶シリ
コン膜を形成する工程と、該多結晶シリコン膜の表面近
傍に第１の不純物としてＢ又はBF2を導入する工程と、
前記多結晶シリコン膜をパターニングしてゲート電極を
形成する工程と、該ゲート電極に第１の不純物よりも質
量の大きい第２の不純物としてAsをイオン注入した後、
低温で短時間のアニールを行うことにより、前記ゲート
電極中で第１の不純物を均一に再分布させる工程とを具
備したことを特徴とするものである。
このような方法によれば、多結晶シリコン膜を所定導電
型にするために、その表面近傍に第１の不純物を導入し
た後、第１の不純物よりも質量の大きい第２の不純物を
イオン注入することにより、第１の不純物が第２の不純
物の運動エネルギーを受けて均一に再分布する。このた
め、多結晶シリコン膜の表面近傍に第１の不純物を導入
する時の熱処理は短時間で十分である。したがって、第
１の不純物がゲート酸化膜を越えて基板内部まで拡散す
ることはなく、ゲート酸化膜の耐圧低下、トランジスタ
のしきい値電圧の変動を防止することができる。なお、
本発明において、第１の不純物を導入する多結晶シリコ
ン膜の表面近傍とは、所定の膜厚及び熱処理条件で第１
の不純物がゲート絶縁膜を突抜けることのない深さを意
味する。
〔発明の実施例〕
以下、本発明方法の実施例を図面を参照して説明する。
まず、シリコン基板11表面にゲート酸化膜12を形成し、
更に全面に膜厚4000Åの多結晶シリコン膜13を堆積し
た。次に、BCl3雰囲気中に800℃で20分間放置すること
により多結晶シリコン膜13の表面から約1500Åの深さま
でボロンを高濃度に含む領域14を形成した（第１図
（ａ）図示）。次に、As+を加速エネルギー40keV、ドー
ズ量２×1015cm-2の条件でイオン注入した（同図（ｂ）
図示）。その後、低温で短時間のアニールを行ない、ボ
ロンを活性化させた。この多結晶シリコン膜13の広がり
抵抗は200Ω／□であった。
比較のために、多結晶シリコン膜にB+を加速エネルギー
35keV、ドーズ量１×1016cm-2の条件でイオン注入した
後、950℃で90分間アニールを行なうという従来の方法
により多結晶シリコン膜を低抵抗化した。
上記実施例の方法及び従来の方法により導入された不純
物の濃度分布をそれぞれ第７図及び第８図に示す。
第７図から明らかなように、上記実施例の方法では多結
晶シリコン膜中のボロンの濃度分布はほぼ均一になって
いる。そして、上記のような低温・短時間の熱処理で多
結晶シリコン膜中のボロンの濃度分布を均一化できる結
果、シリコン基板内部へのボロンの拡散も抑えられてい
ることがわかる。したがって、本発明方法では、ゲート
酸化膜の耐圧の低下、トランジスタのしきい値電圧の変
動を防止できる。なお、第７図にはAsの濃度分布も示し
ているが、多結晶シリコン膜の深さ方向全域にわたって
Ｂ濃度はAs濃度よりも高くなつており、多結晶シリコン
膜は完全にp+型化されている。
一方、第８図から明らかなように、従来の方法では高温
・長時間の熱処理が必要であるので、ゲート酸化膜を越
えてシリコン基板内部へのボロンの拡散が起こってい
る。したがって、従来の方法ではゲート酸化膜の耐圧の
低下やトランジスタのしきい値電圧の変動が生じる。
なお、上記実施例では第１図（ａ）の工程で多結晶シリ
コン膜13にボロンを導入する際、気相拡散法を用いた
が、これに限らず固相拡散法又はイオン注入法を用いて
もよい。例えば、B+を加速エネルギー35keV、ドーズ量
１×1016cm-2でイオン注入し、N2雰囲気中、950℃で30
分間アニールしてボロンの活性化を行なった場合、多結
晶シリコン膜の広がり抵抗は210Ω／□となり、多結晶
シリコン膜中のボロンの濃度分布は第７図と同様になっ
た。
また、上記実施例では、多結晶シリコン膜にボロン（第
１の不純物）を導入した後、イオン注入する第２の不純
物としてAsを用いたが、第２の不純物はボロンよりも質
量の大きい原子や分子であれば、上記実施例と同様の効
果を得ることができる。例えば、Asの代りにSiを用いて
もよい。このように第２の不純物としてSiを用いた場
合、上記実施例の場合と異なり、AsによるＢの補償が起
こらず、より低抵抗のp+型多結晶シリコン膜を形成する
ことが可能である。
また、上記実施例ではゲート電極形成前に第２の不純物
（As）のイオン注入を行なったが、本発明方法をNMOSの
製造に適用する場合には、ゲート電極形成後に第２の不
純物としてAsをイオン注入してもよい。この場合、第２
図に示すように、まずｐ型シリコン基板21表面にフィー
ルド酸化膜22を形成した後、ゲート酸化膜23を形成す
る。次に、全面に多結晶シリコン膜を堆積した後、その
表面近傍にボロンを導入し、ボロンを高濃度に含む領域
25を形成する。次いで、多結晶シリコン膜をパターニン
グしてゲート電極24を形成した後、As+をイオン注入す
る。このAsイオンはゲート電極24中のボロンの濃度分布
を均一化する第２の不純物として用いられるとともに、
ソース、ドレイン形成用の不純物としても用いられる。
このような方法により極めて容易にNMOSの信頼性を向上
させることができる。
更に、以上の説明ではゲート電極となる多結晶シリコン
膜にボロンを導入してp+型化する場合について述べた
が、本発明方法はn+型多結晶シリコン膜の形成にも同様
に適用できることは勿論である。
〔発明の効果〕
以上詳述した如く本発明方法によれば、多結晶シリコン
膜に不純物を導入する際、不純物がゲート酸化膜を越え
て基板内部へ拡散するのを防止し、しかも多結晶シリコ
ン膜内での不純物分布を均一化することができ、ゲート
酸化膜の耐圧低下やトランジスタのしきい値電圧の変動
のない高信頼性の半導体装置を製造できるものである。
【図面の簡単な説明】
第１図（ａ）及び（ｂ）は本発明の実施例における多結
晶シリコン膜への不純物の導入方法を示す断面図、第２
図は本発明の他の実施例におけるMOSトランジスタの製
造方法を示す断面図、第３図はシリコン基板上にゲート
酸化膜及び多結晶シリコン膜を順次形成した状態を示す
断面図、第４図〜第６図はそれぞれ従来の多結晶シリコ
ン膜への不純物の導入方法を示す説明図、第７図は実施
例の方法を用いた場合の不純物の濃度分布を示す特性
図、第８図は従来の方法を用いた場合の不純物の濃度分
布を示す特性図である。 11……シリコン基板、12……ゲート酸化膜、13……多結
晶シリコン膜、14……ボロンを高濃度に含む領域、21…
…ｐ型シリコン基板、22……フィールド酸化膜、23……
ゲート酸化膜、24……ゲート電極、25……ボロンを高濃
度に含む領域。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】半導体基板表面にゲート絶縁膜を形成する
    工程と、全面に多結晶シリコン膜を形成する工程と、該
    多結晶シリコン膜の表面近傍に所定導電型の第１の不純
    物を導入する工程と、第１の不純物よりも質量の大きい
    第２の不純物をイオン注入した後、低温で短時間のアニ
    ールを行うことにより、前記多結晶シリコン膜中で第１
    の不純物を均一に再分布させる工程とを具備したことを
    特徴とする半導体装置の製造方法。
  2. 【請求項２】第１の不純物がＢ又はBF2であり、第２の
    不純物がAsであることを特徴とする特許請求の範囲第１
    項記載の半導体装置の製造方法。
  3. 【請求項３】第１の不純物がＢであり、第２の不純物が
    Siであることを特徴とする特許請求の範囲第１項記載の
    半導体装置の製造方法。
  4. 【請求項４】半導体基板表面にゲート絶縁膜を形成する
    工程と、全面に多結晶シリコン膜を形成する工程と、該
    多結晶シリコン膜の表面近傍に第１の不純物としてＢ又
    はBF2を導入する工程と、前記多結晶シリコン膜をパタ
    ーニングしてゲート電極を形成する工程と、該ゲート電
    極に第１の不純物よりも質量の大きい第２の不純物とし
    てAsをイオン注入した後、低温で短時間のアニールを行
    うことにより、前記ゲート電極中で第１の不純物を均一
    に再分布させる工程とを具備したことを特徴とする半導
    体装置の製造方法。
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