KR20060059327A - 실리콘 광소자 제조방법 및 이에 의해 제조된 실리콘광소자 및 이를 적용한 화상 입력 및/또는 출력장치 - Google Patents

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Abstract

실리콘에 기반을 둔 n형 또는 p형의 기판을 준비하는 단계와; 기판 일면의 적어도 한 부위를 원하는 미소 캐버티 길이를 가지는 미소 결함 굴곡을 형성하기 위한 소정 깊이의 폴리실리콘으로 만드는 단계와; 폴리실리콘이 형성된 기판의 면을 산화시켜 기판과 그 위에 실리콘 산화층이 있는 구조로 만들어, 실리콘 산화층 형성 과정에서, 폴리실리콘과 기판을 이루는 물질의 산화율 차이에 기인하여 실리콘 산화층과 기판 사이의 계면에 원하는 미소 캐버티 길이를 가지는 미소 결함 굴곡을 형성하는 단계와; 실리콘 산화층의 폴리실리콘이 형성되어 있던 부위를 식각하여, 실리콘 산화층 형성 과정에서 실리콘 산화층과 기판 사이의 계면에 형성된 미소 결함 굴곡을 노출시키는 단계와; 노출된 미소 결합 굴곡 부분을 기판과 반대형으로 도핑하여 도핑 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

실리콘 광소자 제조방법 및 이에 의해 제조된 실리콘 광소자 및 이를 적용한 화상 입력 및/또는 출력장치{Silicon optoelectronic device manufacturing method and Silicon optoelectronic device manufactured by thereof and Image input and/or output apparatus applied it}
도 1 내지 도 7은 본 발명의 일 실시예에 따른 실리콘 광소자 제조 공정을 보여준다.
도 8a는 비정질 실리콘을 형성하지 않고, 결정질 실리콘을 바로 산화시켜 실리콘 산화층을 형성할 때의 SiO2/Si 계면의 AFM 이미지를 보여준다.
도 8b는 비정질 실리콘을 500Å 깊이로 형성했을 때의 SiO2/Si 계면의 AFM 이미지를 보여준다.
도 8c는 비정질 실리콘을 2000Å 깊이로 형성했을 때의 SiO2/Si 계면의 AFM 이미지를 보여준다.
도 9는 미소 결함 굴곡에서의 미소 캐버티 길이 즉, 미소 결함간의 간격의 정의를 보여준다.
도 10은 미소 결함 굴곡 부분 및 극도로 얕게 도핑된 도핑 영역의 p-n 접합 부위의 양자 구조를 보여준다.
도 11은 도 1 내지 도 7의 제조 공정에 따라 복수 파장의 광을 발광 및/또는 수광하도록 제조된 실리콘 광소자의 일 실리콘 광소자 부분을 개략적으로 보여준다.
도 12는 본 발명의 일 실시예에 따른 화상 입력 및/또는 출력장치를 개략적으로 보인 평면도이다.
도 13은 화상 입력 및 출력 측면에서의 본 발명에 따른 화상 입력 및/또는 출력장치의 일 실시예를 개략적으로 보인 평면도이다.
도 14a 및 도 14b는 화상 입력 및 출력 측면에서의 본 발명에 따른 화상 입력 및/또는 출력장치의 다른 실시예를 개략적으로 보여준다.
도 15는 본 발명에 따른 화상 입력 및/또는 출력장치가 디지털 텔레비전으로 사용되는 실시예를 보여준다.
<도면의 주요부분에 대한 부호의 설명>
1...기판 13,23,33...비정질 실리콘
15,25,35...폴리실리콘 40...실리콘 산화층
51,53,55...미소 결함 굴곡 71,73,75...도핑 영역
81,85...전극 200...실리콘 광소자
250...실리콘 광소자 패널 Ⅰ,Ⅱ,Ⅲ...실리콘 광소자 부분
본 발명은 실리콘 광소자 제조 방법 및 이에 의해 제조된 실리콘 광소자 및 이를 적용한 화상 입력 및/또는 출력장치에 관한 것이다.
실리콘 반도체 기판에는 논리 소자, 연산 소자 및 드라이브 소자 등을 높은 신뢰성을 가지고 고집적도로 집적할 수 있으며, 실리콘의 가격이 싸기 때문에 화합물 반도체에 비해 훨씬 저가로, 고집적 회로를 실현할 수 있는 이점이 있다. 따라서, 대부분의 집적 회로는 실리콘(Si)을 기본 재료로 사용하고 있다.
상기와 같은 실리콘이 가지는 이점을 충분히 살려, 집적 회로와의 제조 공정 상의 호환성 및 저가의 광전자 디바이스를 구현할 수 있도록, 실리콘에 기반을 둔 발광 소자를 만들려는 연구가 꾸준히 진행되고 있다.
본 출원인은, 한국특허출원 2002-1431호(2002년 1월 10일, "실리콘 광소자 및 이를 적용한 발광 디바이스 장치) 등에 실리콘에 기반을 둔 기판에 그 p-n 접합 부위에 양자 구조가 형성되도록 극도로 얕게 도핑된 도핑 영역을 갖는 실리콘 광소자를 제안한 바 있다. 상기 출원 2002-1431호에 제안된 실리콘 광소자에서는, 파장 선택성을 높이는 표면 굴곡(미소 결함:microdefect) 형상의 주기가 특수한 산화 조건과 확산 공정동안 자연적으로(self assembled) 형성되었다. 따라서, 미소 결함의 균일한(uniform) 구현 및 재현성에 많은 어려움이 있었다.
상기 출원 2002-1431호에도 언급되어 있는 바와 같이, 극도로 얕은(ultra shallow) 확산에 의해 형성된 양자 구조를 통해 수광 및/또는 발광 특성을 가지는 실리콘 광소자의 파장은 표면에 형성된 미소 결함의 주기 즉, 미소 캐버티 길이(microcavity length)에 의해 결정된다. 따라서, 원하는 파장대역을 선택하기 위해 서는 미소 결함이 특정 주기를 갖고 반복적으로 배열되어야 한다.
본 발명은 상기한 바와 같은 점을 감안하여 안출된 것으로, 미소 캐버티의 길이를 제어하여 파장 선택성을 높일 수 있는 실리콘 광소자 제조 방법 및 이에 의해 제조된 실리콘 광소자 및 이를 적용한 화상 입력 및/또는 출력장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 실리콘 광소자 제조방법은, 실리콘에 기반을 둔 n형 또는 p형의 기판을 준비하는 단계와; 상기 기판 일면의 적어도 한 부위를 원하는 미소 캐버티 길이를 가지는 미소 결함 굴곡을 형성하기 위한 소정 깊이의 폴리실리콘으로 만드는 단계와; 상기 폴리실리콘이 형성된 기판의 면을 산화시켜 기판과 그 위에 실리콘 산화층이 있는 구조로 만들어, 상기 실리콘 산화층 형성 과정에서, 폴리실리콘과 상기 기판을 이루는 물질의 산화율 차이에 기인하여 상기 실리콘 산화층과 기판 사이의 계면에 원하는 미소 캐버티 길이를 가지는 미소 결함 굴곡을 형성하는 단계와; 상기 실리콘 산화층의 상기 폴리실리콘이 형성되어 있던 부위를 식각하여, 상기 실리콘 산화층 형성 과정에서 상기 실리콘 산화층과 기판 사이의 계면에 형성된 미소 결함 굴곡을 노출시키는 단계와; 상기 노출된 미소 결합 굴곡 부분을 상기 기판과 반대형으로 도핑하여 도핑 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 폴리실리콘을 만드는 과정은, 상기 기판 상의 소정 부위에 사 전 비정질화 시키는 물질을 원하는 깊이까지 주입하여 비정질 실리콘을 만드는 단계와; 고온 공정에 의해 상기 비정질 실리콘을 폴리실리콘으로 만드는 단계;를 포함한다.
상기 사전 비정질화 물질은 실리콘 이온이나 불활성 원소일 수 있다.
상기 폴리실리콘을 만드는 과정을 복수 회 반복하여, 상기 기판 상의 복수의 부위에 서로 다른 깊이를 가지는 복수의 폴리실리콘을 형성하고, 산화 공정에 의해 서로 다른 주기를 가지는 복수의 미소 결함 굴곡을 형성하며, 이후의 식각 공정 및 도핑 공정에 의해 서로 다른 파장의 광을 발광 및/또는 수광하도록 된 복수의 실리콘 광소자 부분을 가지는 실리콘 광소자를 제조할 수 있다.
여기서, 상기 복수의 폴리실리콘 그룹을 상기 기판 상에 2차원 어레이로 형성하며, 이후의 산화 공정, 식각 공정 및 도핑 공정에 의해 복수 파장의 광을 발광 및/또는 수광하도록 된 실리콘 광소자의 2차원 어레이를 형성할 수 있다.
상기 산화 공정은 산소와 염소가스 분위기 하에서 행해질 수 있다.
상기 도핑 영역에 전기적으로 연결 가능하게 전극 패턴을 형성하는 단계;를 더 포함할 수 있다.
상기 도핑 영역은, 상기 기판과의 p-n 접합 부위에서 양자 구속 효과에 의해 광전 변환 효과를 나타내는 양자 구조를 가지도록 형성될 수 있다.
상기 도핑 영역은 도판트의 비평형 확산에 의해 형성될 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 실리콘 광소자는 상기한 특징들 중 적어도 어느 하나를 포함하는 방법으로 제조될 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 화상 입력 및/또는 출력장치는, 실리콘에 기반을 둔 n형 또는 p형의 기판에 화상을 입력 및/또는 출력할 수 있는 실리콘 광소자가 이차원 어레이로 배열되어 이루어진 실리콘 광소자 패널;을 구비하며, 상기한 실리콘 광소자를 구비하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하면서 본 발명에 따른 실리콘 광소자 제조방법 및 그에 의해 제조된 실리콘 광소자의 바람직한 실시예를 상세히 설명한다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 실리콘 광소자 제조 공정을 보여준다.
도 1을 참조하면, 먼저, 실리콘에 기반을 둔 n형 또는 p형의 기판(1)을 준비한다. 상기 기판(1)은 실리콘(Si)을 포함하는 소정의 반도체 물질 예컨대, Si, SiC 또는 다이아몬드로 이루어지고, n형으로 도핑되어 있다. 상기 기판(1)으로는 실리콘에 바탕을 둔 웨이퍼를 사용할 수 있다.
다음으로, 도 2a 내지 도 2e에 도시한 공정에 따라, 상기 기판(1) 표면의 소정 부위를 폴리실리콘으로 만든다. 도 2a 내지 도 2c에서는 예컨대, R, G, B 광의 발광 및/또는 수광을 실현할 수 있는 서로 다른 주기의 미소 결함 굴곡을 얻을 수 있도록 서로 다른 깊이의 폴리실리콘을 세 영역에 형성하는 실시예를 보여준다.
도 2a를 참조하면, 기판(1) 상에 제1폴리실리콘(도 2e의 15)을 형성하고자 하는 소정 부위가 오픈된 포토레지스트 층(11)을 형성한다. 도 2a 내지 도 2c에 보여진 구조의 포토레지스트층(11)(21)(31)은 기판(1) 상에 포토레지스트층을 형성한 다음, 폴리실리콘을 형성하고자 하는 부위에 해당하는 포토레지스트층 부분을 식각 하여 형성될 수 있다.
다음으로, 포토레지스트층(11)의 오픈된 개구를 통해 상기 기판(1) 상의 소정 부위에 그 부위를 사전 비정질화(Si preamorphization)시키는 물질(이하, 사전 비정질화 물질)을 소정 깊이까지 주입하여, 기판(1)의 표면으로부터 소정 깊이까지 제1비정질 실리콘(13)을 만든다. 그런 다음, 상기 포토레지스트층(11)을 제거한다. 비정질 실리콘을 만드는 공정에 있어서, 사전 비정질화 물질은 임플란트 방식에 의해 주입될 수 있다. 이때, 임플란트 시간 또는 파워를 조절하면, 사전 비정질화 물질이 임플란트되는 깊이를 제어할 수 있어, 원하는 깊이로 사전 비정질화 물질을 주입할 수 있다.
다음으로, 도 2b를 참조하면, 제1비정질 실리콘(13)이 형성된 기판(1) 상에 제2폴리실리콘(도 2e의 25)을 형성하고자 하는 소정 부위가 오픈된 포토레지스트 층(21)을 형성한다. 이때, 포토레지스트층(21)의 오픈된 개구는 제1폴리실리콘(15)을 형성하고자 하는 부위에 형성된 제1비정질실리콘(13)과는 이격된다.
다음으로, 포토레지스트층(21)의 오픈된 개구를 통해 상기 기판(1) 상의 소정 부위에 사전 비정질화 물질을 주입하여, 제2비정질 실리콘(23)을 만든다. 이때, 제2비정질 실리콘(23)은 제1비정질 실리콘(13)과는 다른 깊이 즉, 다른 두께로 형성된다. 도 2b에서는, 제2비정질 실리콘(23)이 제1비정질 실리콘(13)보다 깊게 형성되는 예를 보여준다. 상기 제2비정질 실리콘(23)을 만든 다음 포토레지스트층(21)은 제거된다.
다음으로, 도 2c를 참조하면, 제1 및 제2비정질 실리콘(13)(23)이 형성된 기 판(1) 상에 제3폴리실리콘(도 2e의 35)을 형성하고자 하는 소정 부위가 오픈된 포토레지스트층(31)을 형성한다. 이때, 포토레지스트층(31)의 오픈된 개구는 제1 및 제2폴리실리콘(15)(25)을 형성하고자 하는 부위에 형성된 제1 및 제2비정질실리콘(13)(23)과는 이격되게 위치된다.
다음으로, 포토레지스트층(31)의 오픈된 개구를 통해 상기 기판(1) 상의 소정 부위에 사전 비정질화 물질을 주입하여, 제3비정질 실리콘(33)을 만든다. 이때, 제3비정질 실리콘(33)은 제1 및 제2비정질 실리콘(23)와는 다른 깊이 즉, 다른 두께로 형성된다. 도 2c에서는, 제3비정질 실리콘(33)이 제1 및 제2비정질 실리콘(13)(23)보다 깊게 형성되는 예를 보여준다. 상기 제3비정질 실리콘(33)을 만든 다음 포토레지스트층(21)은 제거된다.
상기와 같이 제3비정질 실리콘(33)을 만든 다음 포토레지스트층(31)을 제거하면, 도 2d에 보여진 바와 같은 기판(1)의 소정 부위에 서로 이격되게 기판(1)의 표면으로부터 서로 다른 깊이까지 제1 내지 제3비정질 실리콘(13)(23)(33)이 형성된 구조가 얻어진다.
상기 제1 내지 제3비정질 실리콘(13)(23)(33)을 서로 다른 두께로 형성하기 위해 사전 비정질화 물질을 주입하는 임플란트 시간 또는 파워 등을 다르게 한다.
다음으로, 제1 내지 제3비정질 실리콘(13)(23)(33)이 형성된 기판(1)을 퍼니스(furnace)에 넣고, 퍼니스 온도를 고온 예컨대, 대략 1150℃로 올려준다. 도 2e를 참조하면, 이러한 고온 공정에 의해 제1 내지 제3비정질 실리콘(13)(23)(33)은 제1 내지 제3폴리실리콘(15)(25)(35)으로 바뀌게 된다. 따라서, 서로 다른 깊이를 가지는 제1 내지 제3폴리실리콘(15)(25)(35)이 얻어진다.
상기와 같이 비정질 실리콘을 형성한 다음, 고온 공정을 진행하면, 비정질 실리콘이 폴리실리콘으로 바뀌게 된다. 여기서, 상기 사전 비정질화 물질은, Si2+ 또는 Si3+ 등의 실리콘 이온(Si+)이나 불활성 원소가 될 수 있다.
제1 내지 제3폴리실리콘(15)(25)(35)의 두께는 후속의 산화 공정에 의해 얻어지는 미소 결함 굴곡이 발광 및/또는 수광하고자 하는 광의 파장에 대응되는 주기의 미소 결함을 형성하는데 적합하도록 정해진다.
다음으로, 도 3에 도시된 바와 같이, 산화 공정 예컨대, 건식 산화(dry oxidation) 공정을 진행하여, 도 4에 도시된 바와 같이, 상기 제1 내지 제3폴리실리콘(15)(25)(35)이 형성된 기판(1)의 면을 산화시켜 기판(1)과 그 위에 실리콘 산화층(SiO2:40)이 있는 구조로 만든다.
산화 공정은 산소(O2)와 염소(Cl2) 가스 분위기하에서 건식 산화 공정에 의해 행해질 수 있다. 이때의 건식 산화 공정은 고온 예컨대, 대략 1150℃정도의 고온에서 행해질 수 있다. 건식 산화 공정은 장시간 즉, 수 내지 수십 시간에 걸쳐 이루어진다. 여기서, 산화 공정은 습식 산화 공정에 의해 이루어질 수도 있다.
산화 공정을 위한 진공 챔버에는 그 진공 챔버내의 압력을 맞추기 위해 기본적으로 질소(N2) 가스가 주입된다. 이 진공 챔버내의 압력은, 산소(O2)와 질소(N 2) 가스가 주가 되어 맞추게 된다. 염소(Cl2) 가스는 산소(O2) 가스에 비해 작은 비율 예컨대, 약 5% 정도 포함될 수 있다.
산화 공정은, 적어도 제1 내지 제3폴리실리콘(15)(25)(35) 중 중간 깊이를 갖는 제2폴리실리콘(25)과 기판(1)과의 경계를 지난 지점까지 실리콘 산화층(40)으로 될 때까지 진행하는 것이 바람직하다. 산화 공정은, 제1 내지 제3폴리실리콘(15)(25)(35) 중 가장 큰 깊이를 갖는 제3폴리실리콘(35)과 기판(1)과의 경계 또는 그 경계를 지난 지점까지 실리콘 산화층(40)으로 될 때까지 진행할 수 있다.
이러한 실리콘 산화층(40) 형성 과정에서, 폴리실리콘과 기판(1)을 이루는 물질 예컨대, 결정질 실리콘의 산화율이 서로 다르기 때문에, 폴리실리콘의 깊이에 따라 실리콘 산화층(40)과 기판(1) 사이의 경계에 형성되는 미소 결함 굴곡의 미소 캐버티 길이가 서로 다르게 된다.
도 8a는 비정질 실리콘을 형성하지 않고, 결정질 실리콘을 바로 산화시켜 실리콘 산화층을 형성할 때의 실리콘 산화층과 기판에 해당하는 실리콘층의 계면(이하, SiO2/Si 계면)의 AFM 이미지를 보여준다. 도 8b는 비정질 실리콘을 500Å 깊이로 형성했을 때의 SiO2/Si 계면의 AFM 이미지를 보여준다. 도 8c는 비정질 실리콘을 2000Å 깊이로 형성했을 때의 SiO2/Si 계면의 AFM 이미지를 보여준다.
도 8a 내지 도 8c의 결과는 다음의 조건하에서 얻어진 결과이다. 세가지 샘플(즉, 실리콘 웨이퍼 자체, 500Å의 비정질 실리콘이 형성된 실리콘 웨이퍼, 2000Å의 비정질 실리콘이 형성된 실리콘 웨이퍼)를 산소(O2) 2500 sccm, 질소(N2) 4500 sccm 및 염소(Cl2) 20sccm 가스 분위기 하에서 650 Torr의 공정 압력, 17시간의 산화 시간의 산화 조건하에서 산화시켰다. 이 산화시킨 세 가지 종류의 샘플을 실리콘 팁(Si tip)을 이용하는 AFM을 사용하여, 90μm×90μm의 스캔 범위에서 스캔하였다. 여기서, 도 8b 및 도 8c의 샘플은 실리콘 웨이퍼위에 비정질 실리콘을 각각 500Å과 2000Å 형성후, 퍼니스에 넣어 고온공정에 의해 폴리실리콘으로 만든 뒤 산화공정을 진행한 것이다. 이때, 별도의 시간을 할애하여 폴리실리콘을 만든 것은 아니며, 산화공정을 위해 퍼니스 온도를 1150도까지 올리는 과정에서 자연스럽게 비정질 실리콘이 폴리실리콘으로 변형된 것이다.
도 8a 내지 도 8c의 경우, 미소 캐버티 길이는 각각 대략 4.5μm, 대략 5μm, 대략 7μm이었다. 본 실험결과에서는 미소 캐버티 길이가 수 마이크로미터였으나 그 길이는 비정질 실리콘 깊이 및 형성조건에 따라 나노미터 단위로 줄어들 수 있다. 미소 캐버티 길이는, 도 9에 도시된 바와 같이, 미소 결함 굴곡의 골에서 피크(peak)까지를 미소 결함 높이라 할 때, 미소 결함 높이의 절반이되는 위치에서의 미소 결함간의 간격으로 측정하였다.
도 8a와 도 8b 및 도 8c를 비교한 바로부터 알 수 있는 바와 같이, 폴리실리콘을 형성한 경우가 폴리실리콘을 형성하지 않은 경우에 비해, 산화층 형성시, 실리콘 산화층과 실리콘 층 사이의 계면에 형성되는 큰 미소 캐버티 길이를 갖는 미소 결함 굴곡이 형성되게 된다.
또한, 도 8b 및 도 8c를 비교한 바로부터 알 수 있는 바와 같이, 폴리실리콘 과 결정질 실리콘의 산화율 차이로 인해, 폴리실리콘을 깊게 형성할수록 큰 미소 캐버티 길이를 갖는 미소 결함 굴곡이 형성되게 된다.
따라서, R, G 및 B 광을 각각 발광 및/또는 수광할 수 있는 미소 캐버티 길이를 갖는 미소 결함 굴곡을 형성하고자 하는 경우에는, R 광을 발광 및/또는 수광하도록 미소 결함 굴곡을 형성하고자 하는 위치에 폴리실리콘을 가장 깊게 형성하고, B 광을 발광 및/또는 수광하도록 미소 결함 굴곡을 형성하고자 하는 위치에 폴리 실리콘을 가장 얕게 형성한다.
도 2a 내지 도 2d에서는, 상기 제1 내지 제3비정질 실리콘(13)(23)(33)에 각각 대응하는 위치에 예를 들어, B, G 및 R 광을 각각 발광 및/또는 수광할 수 있는 주기의 미소 결함 굴곡을 형성하도록, 사전 비정질화 물질을, 가장 얕은 깊이까지 주입하여 제1비정질 실리콘(13)을 형성하고, 중간 깊이까지 주입하여 제2비정질 실리콘(33)을 형성하고, 가장 깊은 깊이까지 주입하여 제3비정질 실리콘(33)을 형성한 예를 보여준다. 이 경우, 제1비정질 실리콘(13) 영역에 형성되는 제1폴리실리콘(15)이 가장 같은 깊이로 형성되고, 이에 의해 R, G, B 중 파장이 제일 짧은 B 광의 파장에 대응하는 작은 주기를 갖는 미소 결함 굴곡을 형성할 수 있게 된다. 제2비정질 실리콘(23) 영역에 형성되는 제2폴리실리콘(25)은 중간 깊이로 형성되고, 이에 의해 G 광의 파장에 대응하는 중간 주기를 갖는 미소 결함 굴곡을 형성할 수 있게 된다. 제3비정질 실리콘(33) 영역에 형성되는 제3폴리실리콘(35)은, 가장 깊은 깊이로 형성되고 이에 의해, 파장이 가장 긴 R 광의 파장에 대응하는 큰 주기를 갖는 미소 결함 굴곡을 형성할 수 있게 된다.
여기서, 실리콘 광소자를 2차원 어레이로 형성하고자 하는 경우에는, 상기와 같이 서로 다른 깊이를 가지는 제1 내지 제3비정질 실리콘(13)(23)(33)의 그룹은 실리콘 광소자의 2차원 어레이에 대응되게 2차원 어레이 구조로 형성된다. 이때, 제1 내지 제3비정질 실리콘(13)(23)(33) 영역의 배치는 다양하게 변형될 수 있다. 이와 같이 제1 내지 제3비정질 실리콘(13)(23)(33) 영역을 2차원 어레이 구조로 형성하고, 고온 공정에 의해 이를 폴리실리콘으로 만든 다음, 후술하는 산화 공정, 식각 공정, 도핑 공정 및 전극 패터닝 공정 등을 진행하면, 예컨대, 화소 단위로 칼라 화상신호에 해당하는 광을 입력 및/또는 출력할 수 있는 패널이 얻어질 수 있다.
여기서, 염소가스는 건식 산화 공정 동안 산화율을 증가시킨다. 즉, 염소가스는 산화층(즉, 실리콘 산화층(40))과 기판(1)에 해당하는 실리콘층의 계면에서 반응(reaction)이나 산화체(oxidant)의 확산을 촉진시킨다. 또한, 상기 염소가스는 산화층에 나트륨의 오염을 트래핑(trapping) 및 중화(neutralization)시키며, 실리콘 층으로부터 금속성 불순물(metallic impurities) 및 적층 단층(stacking faults)을 제거(gettering)한다. 임계 농도(threshold concentration)를 넘어선 염소의 존재는, 가스상태의 산화 산출물(gaseous oxidation products)의 축적에 기인하여 산화층과 실리콘층 사이의 부가적인 상(additional phases)의 형성(formation)을 이끌고, 이에 의해 산화층과 실리콘층의 계면(SiO2/Si)을 보다 거칠게 한다.
따라서, 상기와 같은 염소가스의 존재는 실리콘 산화층(40)과 기판(1)에 해당하는 실리콘층 사이의 계면을 보다 거칠게 형성되도록 하여, 보다 확실한 미소 결함 굴곡을 얻을 수 있도록 하며, 양질의 실리콘 산화층(40)의 형성을 가능하게 한다.
상기와 같은 공정을 통해 서로 다른 깊이를 갖는 제1 내지 제3폴리실리콘(15)(25)(35)을 형성하고, 산화 과정을 통해 기판(1)의 일정 두께를 산화시켜, 기판(1)과 실리콘 산화층(40) 구조로 만들면, 도 4의 확대 부분에서 보여준 바와 같이, 제1 내지 제3폴리실리콘(15)(25)(35)이 형성되어 있던 부위에 해당하는 실리콘 산화층(40)과 기판(1)의 계면(이하, SiO2/Si 계면)에는 제1 내지 제3미소 결함 굴곡(51)(53)(55)이 형성된다.
이때, 제1 내지 제3폴리실리콘(15)(25)(35)의 깊이가 서로 다르기 때문에, 폴리실리콘과 단결정질 실리콘의 산화율 차이로 인해, 제1 내지 제3미소 결함 굴곡(51)(53)(55)의 미소 결함 주기 즉, 미소 캐버티 길이가 서로 다르게 형성된다.
제1미소 결함 굴곡(51) 영역의 미소 결함은 예를 들어, B 파장영역의 광을 발광 및/또는 수광할 수 있는 주기로 형성될 수 있다. 제2미소 결함 굴곡(53) 영역의 미소 결함은 예를 들어, G 파장영역의 광을 발광 및/또는 수광할 수 있는 주기로 형성될 수 있다. 제3미소 결함 굴곡(55) 영역의 미소 결함은 예를 들어, R 파장영역의 광을 발광 및/또는 수광할 수 있는 주기로 형성될 수 있다.
상기와 같은 산화 공정을 진행한 다음, 도 5a 및 도 5b에 도시된 바와 같이 식각 공정에 의해 실리콘 산화층(40)의 제1 내지 제3폴리실리콘(15)(25)(35)이 형성되어 있던 부위를 식각하여, 상기 실리콘 산화층(40) 형성과정에서 실리콘 산화층(40)과 기판(1) 사이의 계면에 형성된 제1 내지 제3미소 결함 굴곡(15)(25)(35) 영역을 노출시킨다. 도 5a 및 도 5b에서는 제1 내지 제3미소 결함 굴곡(15)(25)(35)이 나타나도록 과장되게 표현하였다.
도 5a를 참조하면, 실리콘 산화층(40) 상에 포토레지스트층(60)을 형성한 다음, 제1 내지 제3폴리실리콘(15)(25)(35)이 형성되어 있던 부위에 해당하는 실리콘 산화층(40)이 노출되도록 포토레지스트층(60)을 패터닝한다. 그런 다음 식각 공정을 진행하여, 노출된 실리콘 산화층(40) 부분을 식각한 후, 포토레지스트층(60)을 제거한다. 이에 의해, 도 5b에 도시된 바와 같은 실리콘 산화층(40)의 제1 내지 제3폴리실리콘(15)(25)(35)이 형성되어 있던 부위가 제거되어 얻어진 개구(40a)(40b)(40c)를 가지는 실리콘 산화층(40) 패턴이 얻어진다.
다음으로, 도 6을 참조하면, 실리콘 산화층(40) 패턴을 마스크로 하여, 제1 내지 제3미소 결함 굴곡 영역(51)(53)(55)을 상기 기판(1)과 반대형으로 극도로 얕은 깊이 예컨대, 10∼20nm 깊이로 도핑하여 제1 내지 제3도핑 영역(71)(73)(75)을 형성한다.
소정의 도판트 예컨대, 붕소(boron) 또는 인(phosphorous)을 상기 실리콘 산화층(40) 패턴의 개구(40a)(40b)(40c)를 통하여 기판(1) 내로 예컨대, 비평형 확산 공정에 의해 주입시키면, 제1 내지 제3미소 결함 굴곡(51)(53)(55)의 결을 따라 기판(1)과 반대형 예컨대, p+형으로 극도로 얕게 도핑되고, 이에 의해 기판(1)과의 p-n 접합 부위에 양자 구조를 갖는 제1 내지 제3도핑 영역(71)(73)(75)이 얻어진다. 도 6의 확대 부분은, 제1도핑 영역(71)의 기판(1)과의 p-n 접합 부위를 확대하여 보여준다. 도 6에서는 제1 내지 제3미소 결함 굴곡(15)(25)(35) 및 제1 내지 제3도핑 영역(71)(73)(75)이 나타나도록 과장되게 표현하였다. 도 10은 미소 결함 굴곡 부분 및 극도로 얕게 도핑된 도핑 영역의 p-n 접합 부위의 양자 구조를 보여준다.
기판(1)과의 p-n 접합 부위에 양자 구조를 가지는 극도로 얕은 도핑 영역을 형성하기 위해 비평형 확산 공정만이 이용되는 것은 아니며, 원하는 얕은 깊이의 도핑 영역을 형성할 수만 있다면, 예컨대, 임플란테이션 공정도 사용될 수 있다.
여기서, 상기 기판(1)은 p형으로 도핑되고, 상기 제1 내지 제3도핑 영역(71)(73)(75)은 n+형으로 도핑되는 것도 가능하다.
상기와 같이, 도핑 영역이 극도로 얕은 깊이로 형성되도록 도핑 공정을 제어하면, 도핑 영역의 기판(1)과의 경계 부분 즉, p-n 접합 부위에 양자 우물(quantum well), 양자 점(quantum dot) 및 양자 선(quantum wire) 중 적어도 어느 하나로 된 양자 구조가 형성되어 양자구속효과에 의한 광전 변환 효과를 나타낼 수 있게 된다.
여기서, 상기 p-n 접합 부위에는 주로는 양자 우물이 형성되며, 양자 점이나 양자 선이 형성될 수도 있다. 또한, 상기 p-n 접합 부위에는 양자 우물, 양자 점, 양자 선 중 두 가지 이상이 복합된 양자 구조가 형성될 수 도 있다.
이와 같이, p-n 접합 부위는 서로 반대 형으로 도핑된 영역이 교대로 위치된 양자 구조를 가지는데, 우물과 배리어(barrier)는 도 10에 나타낸 바와 같이 예를 들어, 대략 2nm, 1nm 정도가 된다.
상기와 같이 미소 결함 굴곡의 결을 따라 p-n 접합 부위에 양자 구조를 형성하는 극도로 얕은 도핑은 확산 온도와 미소 결함 굴곡 구조에 의한 표면의 변형된 포텐셜(deformed potential)을 최적으로 제어함으로써 형성될 수 있다.
확산 공정 중 적정한 확산 온도 및 기판(1) 표면의 미소 결함 굴곡에 의한 변형된 포텐셜(deformed potential)에 의해 확산 프로파일(profile)의 두께가 예컨대, 10-20 nm로 조절될 수 있으며, 이와 같이 극도로 얕은 확산 프로파일에 의해 양자 구조가 생성되게 된다.
확산 기술 분야에서 알려진 바에 의하면, 실리콘 산화층(40)의 두께가 적정 두께(수천 Å)보다 두껍거나 저온이면, vacancy(빈자리)가 주로 도판트의 확산에 영향을 미쳐 확산이 깊이 일어나게 되며, 실리콘 산화층(40)의 두께가 적정 두께보다 얇거나 고온이면 실리콘 self-interstitial(자기 틈새)이 주로 도판트의 확산에 영향을 미쳐 확산이 깊이 일어나게 된다.
즉, 확산 메카니즘은 크게 self-interstitial에 의한 kick-out 메카니즘과 vacancy에 의한 vacancy 메카니즘으로 이루어져 있다. 상기 실리콘 산화층(40)은 확산에 영향을 미치는 실리콘 self-interstial을 제공하는 소스로서 작용한다. 실리콘 산화층(40)의 두께가 얇으면 self-interstitial에 의한 kick-out 메카니즘에 의한 확산이 주로 일어나고, 실리콘 산화층(40)이 두꺼우면 제공되는 self-interstitial의 양이 적어 vacancy 메카니즘에 의한 확산이 주로 일어난다. 이 둘 의 경우 모두 한쪽의 효과가 크게 나타나면 확산이 깊게 이루어진다.
그러나, 실리콘 산화층(40)을 Si self-interstitial 및 vacancy가 유사한 비율로 발생되는 적정 두께로 형성하면, Si self-interstitial과 vacancy가 서로 결합되어 도판트의 확산을 촉진하지 않게 되므로, 극도로 얕은 도핑이 가능해진다. 여기서, vacancy 및 self-interstitial과 관련한 물리적인 성질은 확산과 관련한 기술분야에서는 잘 알려져 있으므로, 보다 자세한 설명은 생략한다.
상기와 같이, vacancy와 Si self-interstitial이 도판트의 확산에 영향을 주지 않는 조건을 만족시키면, 수십 nm의 극도로 얕은 도핑 깊이를 구현할 수 있다.
이때, 상기와 같은 도핑 공정에 의해, 실리콘 산화층(40) 패턴의 개구(40a)(40b)(40c)를 통하여, 제1 내지 제3미소 결함 굴곡(51)(53)(55) 영역에 제1 내지 제3도핑영역(71)(73)(75)이 각각 형성되는데, 이때, 제1 내지 제3미소 결함 굴곡(51)(53)(55)이 서로 다른 주기로 형성되어 있으므로, 제1 내지 제3도핑 영역(71)(73)(75)의 전체 주기 예컨대, B, G, R 파장의 광을 각각 발광 및/또는 수광할 수 있는 주기로 형성되게 된다.
마지막으로, 도 7에 도시된 바와 같이, 상기와 같이 형성된 제1 내지 제3도핑 영역(71)(73)(75)에 전기적으로 연결 가능하게 기판(1)에 제1전극(81)의 패턴을 형성하면, 도 7에 도시된 바와 같은 서로 다른 세 파장의 광을 발광 및/또는 수광할 수 있는 3개의 실리콘 광소자 부분이 어레이된 실리콘 광소자 예컨대, B 용 제1실리콘 광소자 부분(Ⅰ), G용 제2실리콘 광소자 부분(Ⅱ) 및 R용 제3실리콘 광소자 부분(Ⅲ)을 가지는 실리콘 광소자가 얻어진다. 기판(1)의 저면에는 공통의 제2전극 (미도시)이 형성된다.
상기한 바와 같은 본 발명에 따른 실리콘 광소자 제조 방법에 따르면, 깊이가 서로 다른 제1 내지 제3폴리실리콘(15)(25)(35)을 형성한 다음 산화 공정을 진행하므로, 미소 캐버티 길이 제어가 용이하며, 한번의 산화 공정에 의해 B, G, R를 구현하기 위한 미소 캐버티를 가지는 미소 결함 굴곡을 형성할 수 있어, 한 웨이퍼에 동시에 R, G, B를 구현할 수 있다. 반면에, 상기 출원 2002-1431호에서와 같이, 산화 공정 조건을 제어하여 자연적으로 미소 결함 굴곡을 형성하는 경우에는, 미소 캐버티 길이 제어가 어려우며, R, G, B에 해당하는 미소 캐버티 길이를 갖는 미소 결함 굴곡을 각각 다른 웨이퍼에 형성해야 하며, R, G, B 구현을 위해 3회의 산화 공정을 따로따로 진행해야 한다. 따라서, 본 발명의 경우에 비해 산화 공정에 소요되는 시간이 대략적으로 3배가 더 들게 된다. 반면에, 본 발명은 장시간을 요하는 산화 공정 회수를 줄일 수 있어, 전체적인 공정 시간을 크게 단축할 수 있는 이점이 있다.
또한, 상기 2002-1431호에서와 같이 산화 공정 조건을 제어하여 자연적으로 미소 결함 굴곡을 형성하는 경우에는, 백색광을 구현하기 위해 R, G, B에 해당하는 샘플을 각각 준비하여 조립하여야 하는 반면에, 본 발명의 경우에는 따로 조립할 필요없이 한 웨이퍼 상에서 패턴 형태로 구현할 수 있다.
이상에서는, 예를 들어, R, G, B 광을 발광 및/또는 수광할 수 있으며 서로 인접되게 배치된 3개의 실리콘 광소자 부분 또는 그의 2차원 어레이 구조를 일련의 공정에 의해 기판(1)에 제조하는 과정에 대해 설명 및 도시하였는데, R, G, B용 실 리콘 광소자의 기판(1) 상에서의 배치는 다양하게 변형될 수 있다.
또한, 기판(1) 상에 단일 색광용 적어도 하나의 실리콘 광소자 또는 그 2차원 어레이 구조를 형성할 수도 있다. 이때, 기판(1)에 예컨대, R, G 또는 B 색광용 실리콘 광소자를 제조하는데, 원하는 색광에 대응되는 깊이로 폴리실리콘이 형성되도록, 사전 비정질화 물질의 주입 깊이를 조절하여 비정질 실리콘을 형성하면 된다.
기판(1)에 단일 색광용 적어도 하나의 실리콘 광소자 또는 그 2차원 어레이 구조를 형성하는 경우에는, 한 종류의 비정질 실리콘만을 만들면 되므로, 상기한 도 2a 내지 도 2e의 폴리실리콘을 만드는 공정 중, 도 2b 및 도 2c의 단계가 생략될 수 있다.
도 11은 도 1 내지 도 7의 제조 공정에 따라 복수 파장의 광을 발광 및/또는 수광하도록 제조된 실리콘 광소자의 일 실리콘 광소자 부분을 개략적으로 보여준다.
도 11을 참조하면, 제1전극(81)은 도핑 영역(71)(73)(75)이 형성된 기판(1)의 일면 상에 형성되고, 제2전극(85)은 기판(1)의 저면에 형성된다. 전술한 도면들에서와 동일 참조부호는 실질적으로 전술한 바와 같은 동일한 부재를 나타낸다. 도 8은 제1전극(81)을 불투명 금속 재질로 도핑 영역(71)(73)(75)의 외측에 컨택되도록 형성한 예를 보여준다. 상기 제1전극(81)은 ITO(Indium Tin Oxide)와 같은 투명 전극 재질을 사용하여 도핑 영역(71)(73)(75) 상에 전체적으로 형성될 수도 있다.
도 11에 도시된 본 발명에 따른 실리콘 광소자 부분에서, 도핑 영역 (71)(73)(75)은 상기한 산화 과정에서 소정 깊이를 갖는 폴리실리콘과 결정질 실리콘의 산화율 차이에 기인하여 소정 미소 캐버티 길이로 실리콘 산화층(40)과 기판(1)의 계면에 형성되고 식각에 의해 노출된 미소 결함 굴곡 영역을 극도로 얕게 도핑하여 형성된다.
상기 도핑 영역(71)(73)(75)의 기판(1)과의 p-n 접합 부위에 전자와 정공 쌍의 생성 및 소멸 결합이 일어날 수 있는 양자 구조가 형성되어 있으므로, 본 발명의 실리콘 광소자는 발광소자 및/또는 수광소자로서 사용될 수 있다.
즉, 상기 실리콘 광소자는 다음과 같이 발광소자로서 기능을 할 수 있다. 예를 들어, 상기 제1 및 제2전극(81)(85)을 통해 전원(전압 또는 전류)이 가해지면, 캐리어들 즉, 전자와 정공은 p-n 접합 부위의 양자 우물에 주입되고, 양자 우물내의 부 밴드 에너지(subband energy) 레벨을 통해 재결합(소멸 결합)된다. 이때, 캐리어들이 결합되는 상태에 따라 다양한 파장의 전장 발광(electro luminescence :EL)이 발생되며, 상기한 산화 공정에서 형성된 미소 결함 굴곡(51)(53)(55)의 미소 결함 주기인 미소 캐버티 길이(Microcavity length)에 의해 특정 파장대역의 광만이 증폭되어 출력될 수 있다. 발생되는 광량은 제1 및 제2전극(81)(85)을 통해 가해진 전원(전압 또는 전류)의 세기에 따라 가변된다.
또한, 상기 실리콘 광소자는 다음과 같이 수광소자로서 기능을 할 수 있다. 상기한 산화 공정에서 형성된 미소 결함 굴곡(51)(53)(55)의 미소 결함 주기에 의해 특정 파장대역의 광만이 입사되어 양자 우물 구조인 p-n 접합 부위에서 광자가 흡수되면, 전자와 정공은 그 p-n 접합 부위에 형성된 양자 우물내의 부 밴드 에너 지 레벨(subband energy level)로 각각 여기된다. 따라서, 외부 회로 예컨대, 부하 저항(미도시)이 연결되어 있으면 조사된 광량에 비례하는 전류가 출력된다.
이상에서 설명한 바와 같은 본 발명에 따른 실리콘 광소자는 극도로 얕게 도핑된 도핑 영역(71)(73)(75)의 p-n 접합 부위에서 전하분포 포텐셜의 국부적인 변화로 인하여 양자 구속 효과가 발생하며, 양자 우물내에 부밴드 에너지(subband energy) 레벨이 형성되어 있어, 높은 양자효율을 가진다.
상기한 바와 같은 본 발명에 따르면, 상기한 제1 내지 제3폴리실리콘(15)(25)(35)을 만드는 공정, 산화 공정을 진행하여, 실리콘 산화층(40)과 기판(1)의 계면에 예컨대, 청색 파장대역(B), 녹색 파장 대역(G) 및 적색 파장 대역(R)에 각각 대응하는 미소 캐버티 길이를 가지는 제1 내지 제3미소 결함 굴곡(51)(53)(55) 영역을 형성하고, 이후의 식각 공정 및 도핑 공정을 진행하면, 서로 다른 도핑 영역에서 적색, 녹색 및 청색광을 발광 및/또는 수광할 수 있는 실리콘 광소자를 형성할 수 있다.
이상에서는, 칼라 구현을 위해, 통상적으로, R, G, B의 광을 발광 및/또는 수광할 수 있는 광소자가 요구되는 점을 고려하여, R, G, B 파장용 실리콘 광소자를 제조하는 경우에 대해 설명 및 도시하였는데, 이는 예시일 뿐이다. 즉, 다양한 깊이를 가지는 다수의 폴리실리콘을 형성하고, 이후의 공정을 진행하여, 3가지 이상의 파장용 실리콘 광소자를 제조할 수도 있다.
상기한 바와 같은 본 발명에 따른 실리콘 광소자 제조 방법에 의하면, 기판(1) 표면에 원하는 미소 캐버티 길이를 가지는 미소 결함 굴곡을 형성할 수 있으므 로, 원하는 특정 파장대의 선택 및 증폭에 탁월한 효과를 가지는 실리콘 광소자를 제조할 수 있다.
이상에서 설명한 바와 같이, 기존 출원 2002-1431호 등에서의 실리콘 광소자의 경우에는 파장의 선택성을 높이는 미소 캐버티 길이가 공정 중에 자연적으로 형성되므로 제어가 쉽지 않았다. 기존 출원 2002-1431호에서와 같이 공정 동안에 자연적으로 형성되는 미소 캐버티(self assembled microcavity)의 경우에는, 각 파장에 해당하는 미소 캐버티가 혼재되어 있기 쉽고, 파장을 선택하기 위한 특정 공정 조건을 확립하는 것 자체가 매우 어려운 일이다.
하지만, 본 발명의 경우처럼, 사전 비정질화 물질의 주입 깊이를 제어하면서 소정 깊이까지 비정질 실리콘을 만들고, 이 비정질 실리콘을 고온 공정에 의해 폴리실리콘으로 만들면, 원하는 파장 대역에 대응하는 깊이를 가지는 폴리실리콘이 얻어지며, 산화 공정시 이 폴리실리콘과 결정질 실리콘의 산화율 차이에 의해 원하는 미소 캐버티 길이를 가지는 미소 결함 굴곡을 형성할 수 있어, 특정 파장대역의 실리콘 광소자 구현이 쉽고, 균일성(uniformity)과 재현성이 향상된다.
특히, 본원 발명에 따르면, 실리콘 광소자의 표면에 규칙적인 미소 결함이 형성된 미소 결함 굴곡을 형성할 수 있으므로, 특정 파장 대역의 광만을 필터링(filtering)하는 것이 가능하다. 또한, 상기와 같이 실리콘 광소자의 표면에 규칙적인 미소 결함을 형성하여, 기존의 평면이나 자연적으로 형성된 불규칙한 미소 결함 패턴을 가지는 구조에 비해, 특정 파장대역의 광을 증폭시키거나, 원하지 않는 파장을 감쇄시키는 것이 가능하다.
이하에서는, 본 발명에 따른 실리콘 광소자 어레이를 적용한 디바이스의 구체적인 일 실시예로서, 화상 입력 및/또는 출력장치에 대해 설명한다.
도 12는 본 발명의 일 실시예에 따른 화상 입력 및/또는 출력장치를 개략적으로 보인 평면도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 화상 입력 및/또는 출력장치는, n형 또는 p형의 실리콘에 기반을 둔 단일 기판(1)에 화상을 입력 및/또는 출력할 수 있는 실리콘 광소자(200)가 이차원 어레이로 배열되어 이루어진 실리콘 광소자 패널(250)을 구비한다. 여기서, 화상 출력은 화상 디스플레이, 화상 입력은 피사체를 촬상용 카메라로 촬영하여 전기적인 화상 신호가 생성하는 것과 실질적으로 동일한 의미이다.
상기 실리콘 광소자(200)는 예컨대, 도 1 내지 도 7의 제조 공정에 의해 제조된 B, G, R 광을 발광 및/또는 수광할 수 있도록 형성된 제1 내지 제3실리콘 광소자 부분(Ⅰ)(Ⅱ)(Ⅲ)을 포함한다.
상기 실리콘 광소자(200)의 각 실리콘 광소자 부분(Ⅰ)(Ⅱ)(Ⅲ)은 미소 결함 굴곡의 결을 따라 극도로 얕게 도핑 형성된 도핑 영역의 p-n 접합 부위에서 양자 구속효과에 의해 전자와 정공 쌍의 생성 및 소멸 결합이 일어나며, 미소 결함 굴곡의 미소 캐버티 길이에 의해 특정 파장 대역의 발광소자 및/또는 수광소자로서 기능을 하게 된다.
따라서, 단일 기판(1)에 일련의 반도체 제조공정을 통해 상기와 같은 실리콘 광소자(200) 이차원 어레이를 형성하여, 화상의 입력 및 출력이 가능한 실리콘 광 소자 패널(250)을 제조하는 것이 가능하다.
이때, 도 12에 도시된 바와 같은 본 발명에 따른 실리콘 광소자 패널(250)에서 각 화소(pixel: P)별 화상의 입력 및/또는 출력 동작이 이루어져, 2차원적으로 화상을 디스플레이 및/또는 피사체를 촬영하여 전기적인 화상 신호로 변환하는 것이 가능하도록 하기 위해, 전극이 실리콘 광소자 패널(250)의 베이스가 되는 기판(1)에 패터닝된다.
따라서, 실리콘 광소자(200)가 이차원 어레이로 배열되어 이루어진 실리콘 광소자 패널(250)을 이용하면, 칼라 화상을 2차원적으로 입력 및/또는 출력할 수 있다. 이때, 한 화소당 B, G, R용 제1 내지 제3실리콘 광소자 부분(Ⅰ)(Ⅱ)(Ⅲ)을 가지는 실리콘 광소자(200)가 위치된다.
실리콘에 기반을 둔 기판(1)에 상기와 같은 실리콘 광소자(200)의 이차원 어레이로 이루어진 실리콘 광소자 패널(250)에서 전극은 앞서 언급한 바와 같이, 각 화소(P)별 화상의 입력 및/또는 출력 동작이 가능하도록 기판(1)에 패터닝된다.
상기와 같은 실리콘 광소자 패널(250)을 이용하면, 별도의 칼라 필터 없이도 칼라 화상을 구현할 수 있다.
여기서, 보다 선명한 칼라 화상을 구현할 수 있도록 칼라 필터(미도시)를 상기 실리콘 광소자 패널(250)의 전면에 더 구비하는 것도 가능하다.
이상에서 설명한 바와 같이 칼라 화상을 입력 및/또는 출력할 수 있는 본 발명에 따른 화상 입력 및/또는 출력장치는, 화상의 입력과 출력 측면에서 다음과 같이 다양한 변형이 가능하다. 화상의 입력과 출력 측면에서의 본 발명에 따른 화상 입력 및/또는 출력장치의 다양한 변형은 화상의 입력 및/또는 출력을 제어하는 회로 구성의 변경에 기인한다.
즉, 본 발명에 따른 화상 입력 및/또는 출력장치는, 도 13에 도시된 바와 같이, 화상 입력과 화상 출력이 각각 교대로 배치된 화소(P)에서 이루어지도록 형성될 수 있다. 도 13에서 빗금친 화소는 화상 입력 화소 즉, 본 발명에 따른 실리콘 광소자(200)가 수광소자로서 사용되는 화소, 빗금치지 않은 화소는 화상 출력 화소 즉, 본 발명에 따른 실리콘 광소자(200)가 발광소자로서 사용되는 화소를 의미한다.
도 13에 보여진 바와 같이, 본 발명에 따른 화상 입력 및/또는 출력장치는 실리콘 광소자 패널(250) 내에서 화상 입력과 화상 출력이 서로 다른 실리콘 광소자(200)를 사용하여 이루어지도록 구성될 수 있다.
여기서, 화상 입력 화소와 화상 출력 화소의 배치는 다양하게 변형될 수 있다. 예를 들어, 실리콘 광소자 패널(250) 내에서 소정 영역에 위치된 화소들은 화상 입력 화소로 사용되고, 나머지 영역에 위치된 화소들은 화상 출력 화소로 사용될 수 있다.
또한, 실리콘 광소자(200)가 발광소자 및 수광소자로서 사용이 가능하기 때문에, 도 13에 예시한 바와 같은 화상 입력과 화상 출력이 서로 다른 실리콘 광소자(200)를 사용하여 이루어지도록 된 본 발명에 따른 화상 입력 및/또는 출력장치에서, 화상 입력 화소와 화상 출력 화소는 서로 변경될 수 있으며, 그 화상 입력 화소 및 화상 출력 화소의 개수의 변경도 가능하다. 이는 화상 입력 화소와 화상 출력 화소를 필요에 따라 바꿀 수 있도록 본 발명에 따른 화상 입력 및/또는 출력장치의 구동 및/또는 제어 회로 및 알고리즘을 구성함에 의해 실현될 수 있다.
또한, 본 발명에 따른 화상 입력 및/또는 출력장치는, 도 14a 및 도 14b에 도시된 바와 같이, 실리콘 광소자 패널(250) 내에서 화상 입력과 화상 출력이 동일 실리콘 광소자(200)를 통하여 시간차를 두고 이루어지도록 구성될 수도 있다. 도 14a는 본 발명에 따른 화상 입력 및/또는 출력장치의 실리콘 광소자 패널(250)에서 화상 입력이 이루어지는 상태, 도 14b는 본 발명에 따른 화상 입력 및/또는 출력장치의 실리콘 광소자 패널(250)에서 화상 출력이 이루어지는 상태를 보여준다.
본 발명에 따른 화상 입력 및/또는 출력장치는 상기한 실시예 이외에도 본 발명의 기술적 사상의 범위내에서 다양하게 변형 및 구체화 될 수 있다.
이상에서 설명한 바와 같은 본 발명에 따른 화상 입력 및/또는 출력장치는 화면내에 직접적으로 광 정보를 입력하는 것이 가능하므로, 예를 들어, 컴퓨터용 모니터, 텔레비전 특히, 디지털 텔레비전, 휴대 단말기 등의 화상 통신 및/또는 양방향 정보 전달이 가능한 기기에 화상 입력 및/또는 출력장치로 사용될 수 있다.
이때, 이상에서 설명한 바와 같은 본 발명에 따른 화상 입력 및/또는 출력장치는 단일 패널내에서 화상의 입력 및 출력이 이루어지므로, 이러한 본 발명에 따른 화상 입력 및/또는 출력장치를 이용하면, 화상 통신시 별도의 카메라가 불필요하다.
여기서, 상기 휴대 단말기는, 이동 전화, 개인 정보 단말기(PDA) 등 다양한 종류의 휴대 가능한 통신용 기기가 될 수 있다.
또한, 본 발명에 따른 화상 입력 및/또는 출력장치를 이용하면, 단일 패널내에서 화상의 입력 및 출력이 이루어지므로, 작업자의 정면 모습을 찍어 전송하는 것이 가능하므로, 생동감 있는 화상 통신이 가능하다.
이상에서는, 본 발명에 따른 화상 입력 및/또는 출력장치가 단일 기판(1)에 실리콘 광소자(200)가 이차원 어레이로 배열 형성되어 이루어진 단일의 실리콘 광소자 패널을 구비하는 것으로 설명 및 도시하였는데, 본 발명이 이에 한정되는 것은 아니다. 즉, 본 발명에 따른 화상 입력 및/또는 출력장치는 실리콘 광소자 패널을 복수 개 이상 조합하여 보다 대화면으로 구성될 수도 있다.
도 15는 상기한 바와 같은 본 발명에 따른 화상 입력 및/또는 출력장치가 디지털 텔레비전으로 사용되는 실시예를 보인 도면이다.
도 15에 도시된 바와 같이, 본 발명에 따른 화상 입력 및/또는 출력장치는 광무선 리모콘(350)을 이용하여, 화면(310)내에 정보를 입력하거나 메뉴의 선택이 가능하도록 마련된 디지털 텔레비전(300)에 사용될 수 있다. 상기 광무선 리모콘(350)은, 광 포인터와 같이 특정의 범위내에만 광을 조사할 수 있도록 마련된다. 광무선 리모콘(350)으로부터 화면(310)내의 특정 영역 예컨대, 소정 메뉴(330)에 정보 광신호가 조사되면, 그 특정 영역에 위치된 수광소자로서 기능을 하는 실리콘 광소자(200)는 이 광신호를 수신하며, 이 수신된 광신호에 따라 예를 들어, 디지털 텔레비전(310)의 채널을 바꾸거나, 인터넷 작업을 할 수 있다.
이외에도, 본 발명에 따른 화상 입력 및/또는 출력장치는 양방향 광 정보 전달이 요구되는 다양한 기기에 응용될 수 있다.
상기한 바와 같은 본 발명에 따른 실리콘 광소자 제조 방법에 따르면, 폴리실리콘과 실리콘과의 산화율 차이를 이용하여 원하는 특정 파장에 대응하는 미소 캐버티의 길이를 가지는 미소 결함 굴곡을 형성하도록, 서로 다른 깊이를 가지는 복수의 폴리실리콘을 형성한 다음 산화 공정을 진행하므로, 미소 캐버티 길이 제어가 용이하여, 파장 선택성이 높은 실리콘 광소자를 실현할 수 있다.
또한, 서로 다른 깊이로 폴리실리콘을 복수의 영역에 형성한 후, 산화 공정, 식각 공정 및 도핑 공정을 진행함으로써, 서로 인접된 영역에서 서로 다른 파장의 광을 발광 및/또는 수광할 수 있는 실리콘 광소자를 실현할 수 있다.
따라서, 미소 캐버티 길이 제어가 용이하며, 한번의 산화 공정에 의해 R, G, B를 구현하기 위한 미소 캐버티를 가지는 미소 결함 굴곡을 형성할 수 있어, 한 웨이퍼에 동시에 R, G, B를 구현할 수 있다.
또한, 이러한 실리콘 광소자를 적용하여 단일 패널내에서 화상을 디스플레이 및/또는 화상이나 광정보를 입력할 수 있는 화상 입력 및/또는 출력장치를 실현할 수 있다.

Claims (20)

  1. 실리콘에 기반을 둔 n형 또는 p형의 기판을 준비하는 단계와;
    상기 기판 일면의 적어도 한 부위를 원하는 미소 캐버티 길이를 가지는 미소 결함 굴곡을 형성하기 위한 소정 깊이의 폴리실리콘으로 만드는 단계와;
    상기 폴리실리콘이 형성된 기판의 면을 산화시켜 기판과 그 위에 실리콘 산화층이 있는 구조로 만들어, 상기 실리콘 산화층 형성 과정에서, 폴리실리콘과 상기 기판을 이루는 물질의 산화율 차이에 기인하여 상기 실리콘 산화층과 기판 사이의 계면에 원하는 미소 캐버티 길이를 가지는 미소 결함 굴곡을 형성하는 단계와;
    상기 실리콘 산화층의 상기 폴리실리콘이 형성되어 있던 부위를 식각하여, 상기 실리콘 산화층 형성 과정에서 상기 실리콘 산화층과 기판 사이의 계면에 형성된 미소 결함 굴곡을 노출시키는 단계와;
    상기 노출된 미소 결합 굴곡 부분을 상기 기판과 반대형으로 도핑하여 도핑 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 실리콘 광소자 제조방법.
  2. 제1항에 있어서, 상기 폴리실리콘을 만드는 과정은,
    상기 기판 상의 소정 부위에 사전 비정질화 시키는 물질을 원하는 깊이까지 주입하여 비정질 실리콘을 만드는 단계와;
    고온 공정에 의해 상기 비정질 실리콘을 폴리실리콘으로 만드는 단계;를 포함하는 것을 특징으로 하는 실리콘 광소자 제조방법.
  3. 제2항에 있어서, 상기 사전 비정질화 물질은 실리콘 이온이나 불활성 원소인 것을 특징으로 하는 실리콘 광소자 제조방법.
  4. 제2항에 있어서, 상기 폴리실리콘을 만드는 과정을 복수 회 반복하여, 상기 기판 상의 복수의 부위에 서로 다른 깊이를 가지는 복수의 폴리실리콘을 형성하고, 산화 공정에 의해 서로 다른 주기를 가지는 복수의 미소 결함 굴곡을 형성하며, 이후의 식각 공정 및 도핑 공정에 의해 서로 다른 파장의 광을 발광 및/또는 수광하도록 된 복수의 실리콘 광소자 부분을 가지는 실리콘 광소자를 제조하는 것을 특징으로 하는 실리콘 광소자 제조방법.
  5. 제4항에 있어서, 상기 복수의 폴리실리콘 그룹을 상기 기판 상에 2차원 어레이로 형성하며, 이후의 산화 공정, 식각 공정 및 도핑 공정에 의해 복수 파장의 광을 발광 및/또는 수광하도록 된 실리콘 광소자의 2차원 어레이를 형성하는 것을 특징으로 하는 실리콘 광소자 제조방법.
  6. 제4항에 있어서, 상기 사전 비정질화 물질은 실리콘 이온이나 불활성 원소인 것을 특징으로 하는 실리콘 광소자 제조방법.
  7. 제4항에 있어서, 상기 산화 공정은 산소와 염소가스 분위기 하에서 행해지는 것을 특징으로 하는 실리콘 광소자 제조방법.
  8. 제1항에 있어서, 상기 산화 공정은 산소와 염소가스 분위기 하에서 행해지는 것을 특징으로 하는 실리콘 광소자 제조방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 도핑 영역에 전기적으로 연결 가능하게 전극 패턴을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 실리콘 광소자 제조방법.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 도핑 영역은,
    상기 기판과의 p-n 접합 부위에서 양자 구속 효과에 의해 광전 변환 효과를 나타내는 양자 구조를 가지도록 형성되는 것을 특징으로 하는 실리콘 광소자 제조방법.
  11. 제10항에 있어서, 상기 도핑 영역은 도판트의 비평형 확산에 의해 형성되는 것을 특징으로 하는 실리콘 광소자 제조방법.
  12. 제1항 내지 제8항 중 어느 한 항의 방법으로 제조된 실리콘 광소자.
  13. 제12항에 있어서, 상기 도핑 영역은,
    상기 기판과의 p-n 접합 부위에서 양자 구속 효과에 의해 광전 변환 효과를 나타내는 양자 구조를 가지도록 형성되는 것을 특징으로 하는 실리콘 광소자.
  14. 제13항에 있어서, 상기 도핑 영역은 도판트의 비평형 확산에 의해 형성되는 것을 특징으로 하는 실리콘 광소자.
  15. 제12항에 있어서, 상기 도핑 영역에 전기적으로 연결 가능하게 형성된 전극 패턴;을 더 포함하는 것을 특징으로 하는 실리콘 광소자.
  16. 실리콘에 기반을 둔 n형 또는 p형의 기판에 화상을 입력 및/또는 출력할 수 있는 실리콘 광소자가 이차원 어레이로 배열되어 이루어진 실리콘 광소자 패널;을 구비하며,
    상기 실리콘 광소자는 청구항 12항의 실리콘 광소자인 것을 특징으로 하는 화상 입력 및/또는 출력장치.
  17. 제16항에 있어서, 상기 실리콘 광소자의 도핑 영역은,
    상기 기판과의 p-n 접합 부위에서 양자 구속 효과에 의해 광전 변환 효과를 나타내는 양자구조를 가지도록 형성되는 것을 특징으로 하는 화상 입력 및/또는 출력장치.
  18. 제17항에 있어서, 상기 도핑 영역은 도판트의 비평형 확산에 의해 형성되는 것을 특징으로 하는 화상 입력 및/또는 출력장치.
  19. 제16항에 있어서, 상기 기판에는 실리콘 광소자 패널로부터 각 화소별 화상의 입력 및/또는 출력 동작이 가능하도록 전극이 패터닝된 것을 특징으로 하는 화 상 입력 및/또는 출력장치.
  20. 제16항에 있어서, 상기 실리콘 광소자는, 서로 다른 파장의 광을 발광 및/또는 수광할 수 있는 복수의 실리콘 광소자 부분으로 이루어지며,
    상기 실리콘 광소자 패널에는 각 화소당 하나의 실리콘 광소자가 위치되는 것을 특징으로 하는 화상 입력 및/또는 출력장치.
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