KR930004725B1 - 반도체 장치의 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 장치의 제조방법

제1도는 본 발명의 한 실시예의 제조공정에 따라 제조된 PSD 트랜지스터의 단면적 구조를 표시하는 단면 구조도.

제2a도~제2j도는 제1도에 표시한 PSD 트랜지스터의 제조방법을 표시하는 제조공정 단면도.

제3도는 종래의 PSD 트랜지스터의 단면구조를 표시하는 단면구조도.

제4도는 종래의 모든 게이트오버랩의 LDD 트랜지스터의 단면구조를 표시하는 단면구조도.

제5도는 제4도에 표시하는 LDD 트랜지스터의 불순물 영역을 형성하는 공정을 설명한 제조공정 단면도.

제6도는 종래의 또다른 게이트오버랩타입의 LDD 트랜지스터의 단면구조를 표시하는 단면구조도.

제7a도, 제7b도는 제6도에 표시하는 트랜지스터의 주요한 제조공정을 표시하는 제조공정단면도.

제8a도 및 제8b도는 종래의 또다른 게이트 오버랩 타입의 LDD 트랜지스터의 단면구조 및 주요한 제조공정을 표시하는 제조공정 단면도 및 단면구조도.

* 도면의 주요부분에 대한 부호의 설명

1 : P형 실리콘 기판 3 : 소스영역

3a : 소스의 n⁺불순물 영역 3b : 소스의 n^-불순물 영역

4 : 드레인영역 4a : 드레인의 n⁺불순물 영역

4b : 드레인의 n^-불순물 영역 6 : 절연막

7 : 게이트 전극 8 : 게이트 산화막

16 : 소스전극용 도전층 17 : 드레인 전극용도전층

21 : 포토레지스트(도면중 동일부호는 동일 또는 상당부분을 표시한다.)

본 발명은 반도체장치의 제조방법에 관하여 특히 MIS형 반도체 장치의 소스 드레인구조의 개량에 관한 것이다. 반도체장치의 미세화구조의 진전에 수반하여 MOS(Metal Oxide Semiconductor) 트랜지스터에 있어서는 그 게이트길이가 1μm이하의 영역으로 들어왔다.

이같은 미세화구조에서는 게이트 길이의 축소에 수반하여 소스, 드레인영역의 확산깊이를 얕게하고 또는 게이트절연막을 얇게 하는 등의 방법으로 트랜지스터의 미세화에 수반하는 특성열화를 억제하고 구동능력의 향상을 달성하여 왔다.

그러나 MOS트랜지스터를 구동하는 전원전압을 저감되지 않고 종래 그대로 예를들면 5에서 일정하게 유지 되어왔다.

이 때문에 트랜지스터 등의 소자구조의 미세화에 의하여 소자내부의 전계가 증대하여 핫캐리어(hot carrier)에 의한 특정열화가 문제화되어 왔다.

특히 드레인영역 근방의 게이트전극 직하에서는 내부 전계의 집중이 생겨 핫캐리어가 게이트산화막증에 침입하여 트랩(trop) 준위나 계면준위를 발생시켜 트랜지스터의 스레시홀드전압의 변동이나 잔류이득의 열화를 일으키는 등의 문제가 생겼었다.

이같은 핫 일렉트론 현상을 완하시키는 수법의 하나로서 드레인영역의 불순물분포를 완만하게 하여 드레인영역 근방의 전계를 약화시키는 시도가 이루어지고 있다.

그 수법으로서 소스, 드레인확산층에 높은 농도의 비소와 낮은 농도의 인을 2중 확산한 소위 DDD(Double Diffused Drain)구조와 게이트전극 직하의 드레인영역부분에 저농도확산영역을 형성한 LDD(Lightly Doped Drain)구조가 있다.

이 양자를 비교하면 제조공정의 면으로는 DDD구조의 쪽이 간단하다.

한편 미세화에 수반하는 단(短)채널 효과의 억제나 핫 일렉트론내성, 리크전류 등의 전기 특성을 비교하면 LDD 구조쪽이 우수한 것이 알려져 있다.

이것은 예를 들어 IEEE, IEDM 87, pp714~717에 표시되어 있다.

또 일반적인 LDD구조는 이하에 표시하는 것과 같은 문제점을 내포하고 있어 이것에 대하여 개량형의 LDD구조가 고안되고 있다.

즉 일반적인 LDD구조에서는 드레인영역의 n^-불순물영역은 게이트전극의 사이드월 산화막의 하부영역에 형성되어 있다.

그리고 게이트전극의 직하영역에는 가로방향확산으로 퍼진 n^-불순물영역의 일부분만이 침입하고 있다.

이같은 구조는 드레인 근방에서 발생한 핫캐리어의 일부가 사이드월산화막중에 트랩되고 만다. 이것에 의하여 n^-불순물영역의 저항이 증대하여 전류 이득이 감소한다는 문제를 포함하고 있다. 그리고, 개량형의 LDD구조는 이 문제를 회피하기 위하여 n^-불순물영역을 게이트전극의 직하 영역에 파묻은 구조를 구성하고 있다.

한편 서브미크론 트랜지스터의 구조로서 소스 드레인영역에 폴리실리콘층을 사용한 PSD(Poly Sillicon Source Drain) 트랜지스터라 불리우는 구조가 제안되었다.

PSD트랜지스터에서는 소스 드레인영역을 그 상부에 형성된 폴리실리콘층으로부터의 불순물 확산으로 형성한다.

이같은 방법에서는 반도체기판중에 불순물의 확산깊이를 0.1μm정도로 매우 얕게 할 수가 있다. 다시금 소자분리 영역상에 연재시킨 폴리실리콘층을 이용하여 소스 드레인영역과의 콘택트를 이 소자 분리영역상에서 형성할 수가 있다.

이것에 의하여 트랜지스터의 평면점유면적을 축소할 수 있다는 특징을 가지고 있다.

여기에서 종래의 PSD트랜지스터의 구조에 관해 제3도를 사용하여 설명한다.

도시된 PSD트랜지스터는 예를들어 LEEE ELECTRON DEVICE LETTERS vol. EDL-7 No.5pp314~316, 1986에 표시되어 있다.

실리콘기판(1) 표면에는 소자분리용의 필드산화막(2)이 형성되어 있다.

또 실리콘기판(1) 표면에는 실리콘기판(1)과 반대의 도전형의 불순물이 첨가된 소스 드레인영역(3, 4)이 소정의 간격으로 형성되어 있다.

소스 드레인영역(3, 4)의 표면상에는 폴리실리콘층(5)이 필드산화막(2)의 상부까지 연재하고 있다.

소스 드레인영역(3, 4)의 사이에 위치하는 실리콘 기판(1) 표면상에는 게이트산화막(8)을 사이에 두고 게이트전극(7)이 형성되어 있다.

소스 드레인영역(3, 4)은 폴리실리콘층(5)에 첨가되었던 높은 농도의 비소와 낮은 농도의 인(P)이 확산되어 형성된 2중 확산구조, 소위 DDD구조를 가지고 있다.

그런데 상기한 것과 같이 단 채널트랜지스터에 있어서는 소스 드레인영역의 불순물분포는 DDD구조보다 LDD구조로 하는 쪽이 바람직스럽다.

다시금 드레인측의 n^-불순물영역이 게이트전극 직하에 파묻인 개량형의 LDD구조로하는 쪽이 보다 바람직스럽다.

이같은 배경에서 트랜지스터 특성이 우수하고 또한 미세화구조를 달성할 수 있는 MOS트랜지스터로서는 개량된 LDD구조를 가지는 PSD트랜지스터를 실현하는 것이 바람직스럽다. LDD구조를 가지는 PSD트랜지스터를 실현하기 위하여 종래에서 알려져 있는 기술을 적용하도록 하면 아래와 같은 여러가지의 결점이나 문제점이 있어 기존의 기술에서는 그 실현은 불가능하였다. 이하에 LDD구조에 관한 3개의 종래예에 관하여 그 특징점 및 문제점에 관하여 기술한다. 우선 제1의 종래예를 제4도 및 제5도를 사용하여 설명한다.

본 예는 예를들어 특개소 62-122170호 공보에 기재되어 있다.

제4도는 본 예에 의한 LDD MOS트랜지스터 단면구조도이다.

소스 드레인영역(3, 4)은 높은 농도의 n⁺불순물영역(3a, 4a)과 이것에 연이은 n^-불순물영역(3b, 4b)으로서 이루어지는 LDD구조를 가지고 있다.

이 LDD구조는 다음과 같이하여 형성된다.

제5도를 참조하여 게이트산화막(8) 및 게이트 전극(7)을 소정의 형상으로 패터닝한 후 실리콘 기판(1) 표면에 대하여 높은 농도의 비소를 채널링 이온주입한다.

채널링주입에서는 주입이온은 가로방향에는 거의 퍼지지 않는다.

다음에 이온입사각을 실리콘기판(1) 표면에 대하여 약 7°기울여서 낮은 농도의 인(P)을 랜덤이온 주입한다.

랜덤이온 주입에서는 게이트전극(7)의 직하영역에 약 0.05μm정도의 이온의 퍼짐이 생긴다. 이후 적당한 열처리를 실시하고 게이트전극(7) 직하에 낮은 농도의 n^-불순물층(3b, 4b)이 들어간 LDD구조를 구성하고 있다.

이 제1의 종래예에 있어서는 이온주입을 채널링 방향과 랜덤방향의 2회에 나누어 행하고 불순물 이온의 가로방향의 퍼짐의 차를 이용하여 LDD구조를 구성하는 것을 특징으로 하고 있다.

채널링을 생기게 하기 위하여는 실리콘기판 표면이 직접 노출하여 있을 필요가 있다.

예를들어 폴리실리콘이나 산화막들이 실리콘기판표면에 형성되어 있으면 실리콘기판 표면에 대하여 채널링방향에서 주입을 행하여도 폴리실리콘층 등의 퇴적층을 통과할 때에는 입사이온은 산란되고 말아 채널링은 생기지 않는다.

즉 PSD트랜지스터에서는 실리콘기판(1) 표면상에는 반듯이 폴리실리콘층이 존재하기 때문에 채널링 이온주입을 행할 수가 없다.

또 채널링온주입에서는 가로방향의 불순물이온의 확산을 무시할 수 있으나 깊이 방향에는 랜덤이온주입시의 수배이상의 깊이까지 불순물이온이 도달한다.

이 때문에 미세화구조의 트랜지스터에 요구되는 얕은 확산층을 실현하는 것이 곤난하다.

다시 낮은 농도확산층의 가로방향에의 확산은 랜덤이온주입시의 이온산란에 의한 2차적인 효과이며 깊이 방향과 가로방향의 퍼짐을 독립적으로 결정할 수가 없다.

다음에 제2의 종래예에 관하여 제6도 및 제7a도, 제7b도를 사용하여 설명한다.

본 예는 특개소 62-122273호 공보에 기재되어 있다.

제6도는 본 예에 표시되는 LDD MOS 트랜지스터의 단면구조를 표시하고 있다.

제6도를 참조하여 소스, 드레인영역(3, 4)은 높은 농도의 n⁺불순물영역(3a, 4a)과 낮은 농도의 n^-불순물영역(3b, 4b)으로 구성되는 LDD구조를 가지고 있다.

이 LDD구조는 제7a도 및 제7b도에 표시한 공정에 있어서 구성된다. 즉 제7a도에 표시하는 것과 같이 실리콘기판(1) 표면상에 형성된 폴리실리콘층(9)의 표면상에 소정의 형상으로 패터닝된 제2의 막(10) 및 레지스트(11)를 형성한다.

그리고 이 레지스트(11) 및 제2의 막(10)을 마스크로하여 실리콘기판(1) 표면에 불순물을 이온주입하여 낮은 농도의 n^-불순물영역(3b, 4b)을 형성한다.

다음에 제7b도에 표시하는 것과 같이 CVD(chemical Vapor Deposition) 산화막을 전면에 피착(被着)하고 반응성 이온에칭에서 이방성 에칭하여 제2의 막(10)의 측벽에 사이드월(12)을 형성한다.

그리고 이 사이드월이 형성된 제2의 막(10)을 마스크로하여 폴리실리콘층(9)을 에칭하여 게이트전극을 형성한다.

그후 게이트전극(7)을 마스크로하여 실리콘기판(1) 표면에 불순물을 이온주입하고 높은 농도의 n⁺불순물영역(3a, 4a)을 형성한다.

이 제2의 종래예에 있어서는 n^-불순물영역(3b, 4b) 형성을 위한 이온주입은 게이트산화막(8) 및 폴리실리콘층(9)을 통하여 행하여진다.

이것 때문에 게이트산화막(8)에 이온주입시의 대미지(damage)는 게이트산화막(8)의 트랩 준위를 많이 하고 절연내력을 열화시킨다.

따라서 신뢰성이 높은 트랜지스터를 실현하기 위하여는 이온주입대미지를 받은 게이트산화막을 사용하는 것은 피하는 것이 바람직스럽다.

다음에 제3의 종래예에 관하여 설명한다. 본 예는 특개소 62-145776호 공보에 기재되어 있다.

제8a도 및 제8b도는 본 예에 의한 LDD MOS트랜지스터의 주된 제조공정을 표시한 단면 구조도이다.

제8a도에 표시하는 것과같이 실리콘기판(1) 표면에 고농도불순물을 포함하는 산화막(13)이 소정의 형상으로 패터닝되어 형성된다. 더우기 산화막(13)의 구멍 트인 부분의 측벽에 저농도불순물을 포함하는 사이드월(14)을 형성한다.

그 다음 게이트산화막(15)을 형성한다.

다음에 제8b도에 표시하는 것과 같이 소정 형상의 게이트전극(7)을 형성한다.

그후 적당한 열처리를 실시하여 높은 농도의 불순물을 포함하는 산화막(13)과 낮은 농도의 불순물을 포함하는 사이드월(14)로서 불순물을 열확산시킨다.

이것에 의하여 동시에 높은 농도의 불순물영역(3a, 4a) 및 낮은 농도의 불순물영역(3b, 4b)으로서 이루어지는 LDD구조의 소스 드레인영역(3, 4)을 형성한다.

본 예에 있어서는 불순물영역의 형성에 열확산법을 사용하고 있다.

이것 때문에 저농도불순물영역(3b, 4b)의 게이트전극(7) 직하영역에 퍼짐은 2차적인 가로방향 확산으로 형성된다. 더욱 소스, 드레인영역(3, 4)의 불순물농도와 깊이 방향의 확산길이 및 가로방향의 확산길이와를 임의로 아울러 독립하여 제아할 수가 없다는 결점을 가지고 있다.

이와같이 종래의 기존의 방법을 사용하여 PSD트랜지스터의 개량형 LDD구조를 실현하는 것은 곤난하다.

본 발명은 상기와 같은 문제점을 해소하기 위하여 이루어진 것으로서 소위 PSD트랜지스터에 있어서 단 채널효과의 억제 작용의 우수한 신뢰성이 높은 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.

본 발명에 의한 반도체장치는 한쪽의 전극용 도전층이 다른 쪽의 전극용 도전층의 위에 실려올린 구조를 가지고 있어 주표면을 가지고 제1도전형의 불순물영역과 제2도전형의 불순물영역과를 포함하는 반도체기판과 제1도전형의 불순물영역의 표면상에 적층된 제1전극용도전층과 제2도전형의 불순물영역의 표면상에 적층된 제2전극용 도전층과 제1전극용 도전층과 제2전극용 도전층과의 사이에 형성되는 절연막과를 구비하고 있다.

제2전극용 도전층의 일부는 제1전극용 도전층의 표면상에 절연막을 사이에 두로 실려올린 구조를 가지고 있고 다시금 제1도전형의 불순물영역은 제1전극용도전층에 자기정합하는 상대적으로 높은 농도의 불순물영역과 높은 농도의 불순물영역에 연이어 제2전극용 도전층의 하부영역을 향하여 뻗은 상대적으로 낮은 농도의 불순물영역과를 구비하고 있다.

또,본 발명에 의한 반도체장치의 제조방법은 아래의 공정을 구비하고 있다.

a. 반도체기판상에 불순물을 포함하는 제1의 다결정실리콘층을 형성하는 공정

b. 제1의 다결정실리콘층을 에칭하여 반도체기판에 달하는 소정의 개구를 형성하는 공정

c. 소정의 개구의 저면과 내측면과 제1다결정실리콘층상에 제1의 절연막을 형성하는 공정

d. 제1의 절연막상에 레지스트를 도포하는 공정

e. 레지스트를 에칭하여 제1의 절연막중의 개구의 저면 및 측면에만 접하여 형성된 부분에 접하는 영역에만 레지스트를 잔여하는 공정

f. 레지스트를 마스크로하여 제1절연막을 에칭하여 적어도 제1의 다결정실리콘층과 레지스트와의 사이에 반도체기판표면에 달하는 관통부를 형성하는 공정

g. 관통부를 통하여 반도체기판중에 불순물을 도입하여 낮은 농도의 불순물영역을 형성하는 공정

h. 개구내에 형성된 레지스트 및 제1절연막의 일부를 제거하는 공정

i.제1다결정 실리콘층의 내부에 포함되는 불순물을 반도체기판중에 확산하여 높은 농도의 불순물영역을 형성하는 공정

j. 개구와 표면과 내측면 및 제1다결정실리콘층의 표면상에 제2절연막을 형성하는 공정

k. 제2절연막의 표면상에 제2다결정실리콘층을 형성하고 제2다결정실리콘층의 일부가 제1다결정실리콘층의 상부에 실려 올린형상으로 패터닝하는 공정

종래 불순물영역과 이것에 접속하는 배선층과는 층간 절연막중에 형성된 콘택트홀을 사이에 두고 직접 접속되어 있다.

이같은 접속방버은 불순물영역과 배선층과의 접촉저항을 저감하기 위하여 혹은 불순물영역과 콘택트홀과의 정합을 취하기 위하여 불순물영역의 확산폭에 여유폭을 예상하여 형성할 필요가 있었다. 본 발명에 의한 반도체장치는 불순물영역의 표면상에 직접 접촉하고 아울러 소자분리용 절연막상에까지 연재한 전극용 도전층을 구비하고 있다.

그리고 불순물영역과 배선층과의 접속은 소자분리용 절연막의 상부에서 전극용 도전층을 사이에 두고 행하여진다.

불순물영역은 전극용 도전층과 충분히 넓은 면적에서 접속되어 아울러 배선층과는 직접 접속되지 않는다.

따라서 불순물영역은 배선층과의 접속을 위한 여유폭을 생략할 수가 있다. 따라서 불순물영역의 확산폭을 미소화할 수가 있다. 더욱 제1전극용 도전층의 일부를 실어올린 구조로 하는 것에 의하여 유효도전단면적을 유지하면서 채널영역의 폭을 축소화할 수가 있다.

또 일반적으로 소자 구조의 미세화에 수반하여 채널길이의 축소화가 행하여져서 불순물영역 근방에서의 전계집중이 증대하여 이것에 수반하여 소위 쇼트채널효과의 발생이 큰 문제로 되어 있었다.

그러나 본 발명에 있어서 반도체장치는 불순물영역을 상대적으로 높은 농도의 불순물영역과 이것에 연이은 상대적으로 낮은 농도의 불순물영역과의 2중 구조로하여 불순물의 농도분포를 원만하게 형성하는 소위 LDD구조를 구성하고 있다.

따라서 채널길이의 축소화에 수반하는 전계 집중을 완화하여 이것에 의하여 쇼트채널효과의 발생을 억제하여 이것에 의하여 채널길이의 축소화를 실현시키고 있다.

이와같이 본 발명에 있어서 반도체장치는 불순물영역의 표면상에 형성한 전극용 도전층을 사용하여 배선층과의 접속을 도모하는 구조, 채널 영역상에 형성되는 게이트전극용 도전층을 전극용 도전층의 상부에 일부가 실려올려진 구조 및 소위 LDD구조를 가지는 불순물영역과를 겸비하는 것에 의하여 소위 쇼트채널효과등의 발생을 생기는 일없이 소자구조를 미세화할 수 있는 구조를 실현하고 있다.

또 본 발명에 의한 제조방법은 반도체기판상에 형성한 산화막의 일부를 에치백법과 선택적인 에칭제거법을 사용하여 개구에 반전시켜 이 개구를 이용하여 불순물을 반도체기판중에 도입하고 있다. 따라서 산화막의 막의 두께를 제어하는 것에 의하여 불순물영역의 폭을 제어할 수가 있어 미세한 가공에 적합하다.

더욱 불순물영역을 형성한후 그 상부에 제2전극용 도전층을 형성하기 위하여 불순물영역과 제2전극용 도전층의 일부가 중합된 위치관계를 용이하게 설정할 수가 있다.

[실시예]

이하 본 발명의 한 실시예에 관하여 도면을 사용하여 상세하게 설명한다. 제1도는 본 발명의 한 실시예의 제조방법에 의한 소위 PSD트랜지스터의 단면 구조를 표시하는 단면구조도이다.

제1도를 참조하여 실리콘기판(1)의 주표면의 소정영역에 소자분리용의 두꺼운 산화막으로 이루어지는 필드산화막(2)이 형성되어 있다. 더욱 필드산화막(2)에 둘러싸인 실리콘기판(1) 표면상에는 서로 간격을 둔 소스영역(3) 및 드레인영역(4)이 형성되어 있다.

소스영역(3) 및 드레인영역(4)은 상대적으로 높은 농도의 n⁺불순물영역(3a, 4a)과 상대적으로 저농도의 n^-불순물영역(3b, 4b)으로 이루어지는 소위 LDD구조를 구성하고 있다.

소스영역(3) 및 드레인영역(4)의 표면에는 폴리실리콘으로 이루어지는 소스 및 드레인전극용 도전층(16,17)이 형성되어 있다.

더욱 소스 및 드레인전극용 도전층(16, 17)에는 실리콘기판(1)과 반대의 도전형을 가지는 불순물이 1종류 혹은 복수의 종류 첨가되어 있다. 더욱 실리콘기판(1) 표면상에는 게이트산화막(8)을 사이에 두고 게이트전극(7)이 형성되어 있다.

게이트전극(7)은 그 일부가 절연막(6)을 사이에 두고 소스 및 드레인전극용 도전층(16, 17)의 상부에 걸친 구조를 가지고 있다.

또 게이트전극(7)의 게이트산화막(8)상에 위치하는 부분은 소스, 드레인영역(3, 4)의 n^-불순물영역(3b, 4b)의 일부를 뒤덮는 것과 같은 위치관계에서 구성되어 있다.

이와같이 제1도에 표시된 트랜지스터는 폴리실리콘으로 이루어지는 소스, 드레인 전극용 도전층(16, 17)을 구비한 소위 PSD트랜지스터구조와 더욱 소위 LDD구조와를 구비하고 있다.

그리고 PSD트랜지스터 구조에 의하여 구조적으로 트랜지스터의 축소화를 가능하게 하고 더욱 LDD구조에 의하여 축소화에 수반하는 쇼트채널효과의 발생을 억제하고 있다.

그리고 이 2개의 구조를 결합하는 것에 의하여 높은 신뢰성을 유지한 미세구조의 트랜지스터를 실현할 수가 있다.

다음에 제1도에 표시한 PSD트랜지스터의 제조공정에 관하여 도면을 사용하여 설명한다.

제2a도 내지 제 2j도는 상기의 PSD트랜지스터의 제조공정을 표시하는 제조공정 단면도이다. 우선 제2a도에 있어서 P형 실리콘기판(1)의 주표면의 소정영역에 LOCOS(Local Oxidation of Silicon)법을 사용하여 소자분리용의 필드산화막(2)을 형성한다.

다음에 제2b도에 표시하는 것과 같이 P형 실리콘기판(1) 표면 및 필드산화막(2)의 표면상에 CVD(Chemical Vapor Deposition)법을 사용하여 폴리실리콘층(18)을 퇴적한다.

더욱 폴리실리콘(18)내에 n형 불순물이온(19)을 이온주입한다.

n형 불순물이온으로서는 예를들어 인(P)이나 비소(As)등이 사용된다.

다음에 제2c도에 표시하는 것과 같이 포토리소그래피법 및 에칭법을 사용하여 폴리실리콘층(18)을 소정의 형상으로 패터닝하여 상기 반도체기판(1)에 도달하는 제1개구를 형성한다. 이것에 의하여 소스전극용 도전층(16)과 드레인 전극용 도전층(17)이 형성된다.

더우기 제2d도에 표시하는 것과 같이 실리콘기판(1)표면 및 소스, 드레인 전극용 도전층(16, 17)의 표면상에 CVD법을 사용하여 제1절연막이 실리콘산화막(20)을 퇴적한다.

이 실리콘산화막(20)의 막의 두께는 후 공정에 의하여 n^-불순물영역(3b, 4b)의 확산폭과 게이트전극(7)과의 오버랩영역의 규정에 있어서 중요하다. 이 막의 두께에 관하여는 후 공정에 있어서 설명한다.

더욱 제2e도에 표시하는 것과 같이 실리콘산화막(20)의 표면상에 포토레지스트(21)를 도포한다.

포토레지스트(21)는 그 표면이 평탄하게 되도록 두껍게 도포된다. 그후 제2f도에 표시하는 것과 같이 포토레지스트(21)를 에치백하여 실리콘산화막(20)의 표면을 노출시킨다.

이 에치백처리는 특히 소스전극요 도전층(16)과 드레인전극용 도전층(17)과의 사이에 위치하는 실리콘산화막(20)의 표면이 노출할 때까지 행하여진다.

그후 제2g도에 표시하는 것과 같이 에치백처리에 의하여 잔여한 포토레지스트(21)를 마스크층으로 하여 실리콘산화막(20)을 에칭제거하여 포토레지스트(21)와 소스 및 드레인전극용 도전층(16, 17)과의 사이에 실리콘기판(1) 표면에 달하는 제2개구(22)을 형성한다.

이 에칭은 불산계 용액을 사용한 웨트에칭 혹은 플라즈마에칭등이 사용된다.다시금 제2h도에 표시하는 것과 같이 포토레지스트(21) 및 소스, 드레인전극용 도전층(16, 17)을 마스크로하여 P형 실리콘기판(1) 표면에 n형 불순물이온(23)을 이온주입한다.

n형 불순물이온(23)은 포토레지스트(21)와 소스, 드레인전극용 도전층(16, 17)과의 사이에 형성되고, 이어 포토레지스터(21) 및 실리콘산화막(20)을 에칭 제거한다. 그리고 제 2j도에 표시하는 것과 같이 열산화법을 사용하여 실리콘기판(1) 표면상에 게이트산화막(8)을 형성하고 동시에 소스, 드레인전극용 도전층(16, 17)의 표면상에 게이트산화막(8)보다 막의 두께가 두꺼운 제2절연막(6)을 형성한다. 소스, 드레인전극용 도전층(16, 17)은 상기한 것과 같이 n형 불순물을 포함하고 있다.

이 불순물은 폴리실리콘으로 이루어지는 소스,드레인 전극용 도전층(16, 17)의 표면에서의 산화막 형성반응을 조장하는 작용이 있다. 따라서 동일한 열산화처리에 의하여 게이트산화막(8)은 상대적으로 두껍게 형성할 수가 있다.

다음에 열처리를 실시하고 소스, 드레인전극용도전층(16, 17)중에 포함되는 n형 불순물을 P형 실리콘기판(1)중에 열확산시킨다.

이 처리에 의하여 소스, 드레인영역(3, 4)을 형성하는 상대적으로 높은 농도의 n⁺불순물영역(3a, 4a)이 형성된다.

더욱 게이트산화막(8) 및 절연막(6)의 표면상에 폴리실리콘층을 퇴적한 후 포토리소그래피법 및 에칭법을 사용하여 소정의 형상으로 패터닝 공정에 의하여 게이트전극(7)이 형성된다.

게이트전극(7)과 n^-불순물영역(3b, 4b)과의 중첩영역은 소스, 드레인전극용 도전층(16, 17)의 제2개구에 형성되는 절연막(6)의 막의 두께에 의하여 규정된다. 다시말하면 이 중첩량은 절연막(6)의 막의 두께와 상기한 제2개구(22)의 폭과의 차에 의하여 규정된다.

따라서 상기의 제조방법에 의하여 형성되는 말하자면 게이트오버랩 타입의 LDD구조는 제2d도에서 표시한 공정으로 형성되는 제1절연막인 실리콘산화막(20)의 막의 두께와 제2j도에서 표시한 공정으로 형성되는 제2절연막(6)과의 막의 두께 차를 제어하는 것에 의하여 임의의 게이트오버랩 타입의 LDD구조를 형성할 수가 있다.

또한 제2j도에 표시한 공정후 다시 층간 절연막의 형성공정과 소스, 드레인전극용 도전층(16, 17)과 배선층과의 접속공정이 행하여진다.(여기에서는 도시를 생략하고 있다)

이와같이 본 발명에 의한 PSD트랜지스터의 제조방법에서는 소정의 막의 두께에 형성한 실리콘산화막을 에치백법과 다시 선택적인 에칭제거방법을 사용하여 개구에 반전시켜 이 개구를 이용하여 실리콘기판중에 불순물을 도입하고 있다. 이같은 방법을 사용하는 것에 의하여 불순물영역의 확산폭을 능동적으로 제어하는 것이 가능하게 된다.

더욱 그후 제2절연막(6) 및 게이트전극(7)의 제조공정에 의하여 용이하게 게이트 오버랩타입의 PSD트랜지스터 구조를 제조할 수 있다.

더욱 상기 실시예에 있어서는 트랜지스터구조가 P형 실리콘기판(1) 표면에 형성되는 경우에 관하여 설명 하였으나 이같은 트랜지스터 구조는 예를들어 실리콘기판상에 형성된 P형 웰 영역을 사용하여 형성하여도 무방하다.

다시금 상기 실시예에 있어서는 n채널 트랜지스터에 관하여 설명하였으나 P채널 트랜지스터에 대하여도 본 발명을 적용할 수 있음을 말할 것도 없다.

이상과 같이 본 발명에 의하면 불순물영역의 표면상에 형성한 전극용 도전층과 이 전극용도전층의 상부에 일부가 실려올린 게이트전극 구조와를 가지는 소위 PSD트랜지스터 구조에 더하여 다시금 높은 농도의 불순물영역과 낮은 농도의 불순물영역이 오프세트된 구조로서 이루어지는 소위 LDD구조와를 결합하여 구성된 트랜지스터 구조를 가지고 있다.

따라서 소자구조의 미세와에 수반하는 쇼트채널 효과등의 악영향이 생기는 일없이 소자구조를 미세화할 수 있는 반도체장치를 실현할 수 있다. 더욱이 본 발명의 반도체장치의 제조방법에 의하면 실리콘기판상에 형성되는 산화막의 일부를 반전시켜 형성한 개구를 이용하여 기판중에 불순물영역을 형성하고 다시 그후 게이트전극을 구성하도록한 공정을 사용하는 것에 의하여 소위 게이트오버랩 타입의 LDD트랜지스터를 용이하게 제조할 수가 있다.

Claims (10)

1. 반도체 기판(1)상에 제1폴리실리콘층(18)을 형성하되, 이 제1폴리실리콘층(18)은 상기 반도체 기판(1)에 접촉하여 통하는 부분을 갖도록 한 공정과 상기 제1폴리실리콘층(18)을 에칭하여 상기 반도체 기판(1)에 도달하는 소정의 제1개구를 형성하는 공정과, 상기 제1개구의 저면 및 내측면과 상기 제1플리실리콘층(18)상에 제1절연막(20)을 형성하는 공정과, 상기 제1절연막(20)상에 마스크층(21)을 형성하는 공정과, 상기 마스크층(21)을 에칭하여 상기 제2절연막(20)에 있는 상기 제1개구의 저면 및 적어고 측면을 덮는 일 부분만을 남게하는 공정과, 상기 남은 마스크층(21)을 사용하여 상기 제1절연막(20)을 에칭하여 상기 제1폴리실리콘층과 상기 마스크층사이에서 상기 반도체기판(1)에 도달하는 제2개구(22)를 형성하는 공정과, 상기 제2개구(22)를 통하여 상기 반도체기판(1)내로 분순물(23)을 주입하여 저농도의 불순물영역(3b, 4b)을 형성하는 공정과, 상기 제1개구에 형성된 상기 마스크층과 제1절연막을 제거하는 공정과, 상기 제1폴리실리콘층을 통하여 반도체기판(1)내로 불순물을 열확산하여 상기 제1폴리실리콘층의 에칭되지 않은 부분에 대응하는 고농도의 불순물 영역(3a, 4a)을 형성하는 공정과, 상기 제1개구의 저면 및 내측면과 상기 제1폴리실리콘의 표면에 제2절연막(6)을 형성하는 공정과, 상기 제2절연막(6)상에 제2폴리실리콘층(7)을 형성 및 패터닝하여 상기 제1폴리실리콘층 상에 일부분이 걸쳐 있도록 하는 공정을 포함하는 반도체 장치의 제조방법.
2. 제1항에 있어서 상기 저농도 불순물 영역(3b, 4b)의 형성공정은 상기 패터닝된 제1폴리신리콘층과 마스크층을 마스크로 사용하여 이온주입방식에 의해 수행되는 반도체장치의 제조방법.
3. 제1항에 있어서 상기 제1폴리실리콘층(18)은 도포된 폴리실리콘을 포함하고, 상기 고농도의 불순물 영역(3a, 4a)을 형성하는 공정은 상기 제1폴리실리콘층(18)에 함유된 불순물이 열처리를 통해 상기 반도체기판(1)으로 열확산됨에 의해 수행되는 반도체 장치의 제조방법.
4. 제1항에 있어서 상기 제2절연막(6)을 형성하는 공정은 열산화 공정에 의해 수행되는 반도체장치의 제조방법.
5. 제1항에 있어서 상기 제1절연막(20)은 상기 저농도의 불순물 영역(3b, 4b)이 상기 반도체기판(1)의 측방향에서 소정치의 폭을 갖도록 충분한 두께를 갖고, 그리고 후에 형성되는 제2절연막(6)의 두께보다 크게 형성된 반도체 장치의 제조방법.
6. 반도체기판(1)상에 소정물질의 제1층(18)을 형성하는 공정과, 상기 제1층(18)을 에칭하여 상기 반도체기판(1)에 도달하는 소정의 제1개구를 형성하는 공정과, 상기 제1개구의 저면 및 내측면과 상기 제1층(18)상에 소정 두께를 갖는 제2층(20)을 형성하는 공정과, 상기 제2층(20)상에 제3층(21)을 형성하는 공정과, 상기 제3층(21)을 에칭하여 상기 제1개구의 저면과 적어도 측면의 일부를 덮은 부분만을 남게하는 공정과,상기 제3층(21)을 마스크로 사용하여 상기 제2층(20)을 에칭하여 제2개구(22)를 형성하므로서 상기 제1층(18)과 제3층(21)사이에서 적어도 상기 반도체가판(1)에 도달하게하는 공정과,상기 제1층(18)과 제3층(21)사이에서 적어도 상기 반도체기판(1)에 불순물(23)을 주입하는 공정과,상기 제2개구(22)를 통하여 상기 반도체기판(1)에 불순물을 주입하여 소스 및 드레인 불순물 영역(3b, 4b)을 형성하는 공정과, 상기 제1개구에 형성된 상기 제3층(21)과 제2층(20)을 제거하는 공정과, 상기 제1개구의 저면 및 내측면과 상기 제1층(18)의 표면상에 절연막(6)을 형성하는 공정과, 상기 절연막(6)상에 게이트 전극(7)을 형성하는 공정을 포함하는 반도체 장치의 제조방법.
7. 제6항에 있어서, 상기 제2층(20)은 상기 소스 및 드레인 불순물영역(3b, 4b)이 상기 반도체판(1)의 측방향에서 소정치의 폭을 갖기에 충분한 두께를 갖고, 그리고 상기 절연막(6)의 두께는 게이트 중첩구조를 갖도록 상기 제1층(18)의 두께보다 작은 반도체장치의 제조방법.
8. 제6항에 있어서, 상기 제1층(18)은 도핑된 불순물을 함유하고, 상기 반도체 기판(1)에 불순물을 주입하는 공정은 저농도의 소스 및 드레인 불순물영역(3b, 4b)을 형성하며 제3층(21)과 제2층(20)을 제거하는 공정 이후에 상기 제1층(18)을 통하여 상기 반도체기판(1) 불순물을 열확산시켜 저농도의 소스 및 드레인 불순물 영역(3b, 4b)에 인접하는 고농도의 소스 및 드레인 불순물 영역(3a, 4a)을 형성하는 반도체 장치의 제조방법.
9. 제6항에 있어서, 상기 반도체기판(1)으로 불순물을 주입하는 공정은 상기 제1 및 제3층(18, 21)을 마스크로 사용하여 이온주입에 의해 수행되는 반도체 장치의 제조방법.
10. 제6항에 있어서, 상기 절연막(6)을 형성하는 공정은 열산화공정에 의해 수행되는 반도체 장치의 제조방법.

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