KR100485166B1 - 모스 트랜지스터 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 34
- 239000012535 impurity Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 150000002500 ions Chemical class 0.000 claims abstract description 6
- 238000005468 ion implantation Methods 0.000 claims abstract description 5
- 238000002955 isolation Methods 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- 238000002513 implantation Methods 0.000 claims description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 35
- 230000003071 parasitic effect Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
모스 트랜지스터 제조 방법에 관한 것으로, 그 목적은 종래 세 개의 게이트 전극을 가지는 모스 트랜지스터 구조가 가지는 단점들을 보완할 수 있는 새로운 구조의 모스 트랜지스터 제조 방법을 제공하는 데에 있다. 이를 위해 본 발명에서는 사이드월 게이트 내에 정공 또는 전자를 주입하는 것을 특징으로 한다. 즉, 본 발명에 따른 모스 트랜지스터 제조 방법은, 소자 분리막과 이온주입 웰이 형성된 반도체 기판 상에 제1절연막 및 주게이트를 순차 형성한 후 선택적으로 식각하여 소정폭으로 남기는 단계; 주게이트를 포함한 반도체 기판의 상부 전면에 게이트간 절연 및 사이드월게이트의 게이트절연막의 역할을 하는 제2절연막을 형성하는 단계; 주게이트의 측방에 사이드월 게이트를 형성하는 단계; 사이드월 게이트 상에 제3절연막을 형성하는 단계; 불순물 이온을 주입하여 사이드월 게이트외방의 반도체 기판 내에 소스 및 드레인을 형성하는 단계; 및 사이드월 게이트 내에 불순물을 주입하는 단계를 포함하여 이루어진다.
Description
본 발명은 모스 트랜지스터 제조 방법에 관한 것으로 더욱 상세하게는 세 개의 게이트 전극을 갖는 모스 트랜지스터의 제조 방법에 관한 것이다.
종래의 세 개의 게이트 전극을 갖는 모스 트랜지스터 구조는 1993년도에 발표된 H.Noda, F.Murai, 및 S.Kimura의 논문인 "반전층을 극히 얕은 소스/드레인으로 사용하는, 임계전압 조절된 0.1um 모스펫(MOSFET)" (IEDM Tech. Dig.,1993, pp.123~126) 에 자세히 언급되어 있다.
도 1은 종래 세개의 게이트 전극을 갖는 모스 트랜지스터 구조를 도식한 것으로 NMOS경우 P형 실리콘 기판(1) 위에 게이트 산화막(5)과 N형 불순물로 고농도 도우핑된 폴리 실리콘 주게이트(8)가 있으며 주게이트 양측벽에 N형 불순물로 고농도 도우핑된 폴리 실리콘 사이드월 게이트(7)가 존재한다.
사이드월 게이트(7)와 주게이트(8) 사이에는 절연을 위해 산화막(6)이 존재하며 각각의 사이드월 게이트(7)와 P형 실리콘 기판(1) 사이에도 게이트 산화막(5)이 존재한다.
사이드월 게이트(7) 외방의 반도체 기판(1) 내에는 소스(2) 및 드레인(3)이 형성되어 있다.
PMOS경우 불순물의 도전 타입(type)만 다르고 나머지는 모든 것이 동일하다.
이러한 구조의 사이드월 게이트에 일정한 전압을 걸어주면 사이드월 게이트 아래에 반전층이 형성되어 모스 트랜지스터의 소스/드레인 확장 영역(source/drain extention area)과 동일한 역할을 하게 되며 주게이트에 전압을 걸어주면 채널이 형성되어 드레인과 소스사이에 전류가 흐르게 된다.
이와 같이 사이드월 게이트를 가상 소스/드레인 확장 영역(virtual source/drain extension area)형성을 위해 사용함으로써 5~10 nm 정도의 소스/드레인 확장 영역 접합 깊이를 형성시킬 수 있어 모스트랜지스터의 드레인 전계가 채널쪽으로 침투하여 발생되는 문턱 전압 저하 현상과 드레인 유도 장벽저감(drain induced barrier lowering : DIBL) 등과 같은 짧은 채널 효과(short channel effect)를 효과적으로 개선시킬 수 있다.
그런데, 종래의 이온 주입공정으로 소스/드레인 확장 영역을 형성시키는 경우 후속 열공정에 의해, 주입된 불순물이 채널 영역으로 확산되기 때문에 게이트 길이가 0.06 ㎛ 이하인 경우 소스/드레인이 서로 붙어버려 사실상 모스 트랜지스터를 만들 수 없게 되며 게이트 길이가 0.06 ㎛ 이상인 경우도 소스/드레인 접합 깊이를 10 nm 이하로는 형성시킬 수 없기 때문에 짧은 채널 효과가 심하게 발생하는 문제점이 있다.
따라서 0.1 ㎛ 이하의 나노 트랜지스터의 소스/드레인 확장 영역 형성의 대안으로 사이드월 게이트를 사용한 가상 소스/드레인 확장 영역 구조가 관심을 받고 있는 상황이다.
그런데 종래의 세개의 게이트 전극을 갖는 모스 트랜지스터 구조의 경우 사이드월 게이트에 일정 전압을 걸어주기 위해서는 사이드월 게이트에 콘택을 형성해야 하는데 이것이 어려운 문제가 있으며, 사이드월 게이트 문턱전압 조정 목적으로 주입된 이온들이 후속 열공정을 거치면서 확산되어 주게이트 영역의 문턱전압에 영향을 줄 수도 있다.
뿐만 아니라 사이드월 게이트와 주게이트 사이, 사이드월 게이트와 바디 사이, 사이드월 게이트와 소스/드레인 사이에 추가적으로 기생커패시턴스가 생성되는데 이러한 기생커패시턴스에 의해 인가되는 사이드월 게이트 바이어스 전압의 전달 속도가 느려지게 되어 상대적으로 트랜지스터 성능(performance)이 떨어지게 된다.
또한 사이드월 게이트에 일정 전압을 계속 인가하여야 하기 때문에 추가적인 누설 전류가 발생하여 전력 소모가 증가하게 되고 사이드월 게이트와 주게이트 사이의 절연막의 열화문제 등이 발생할 수 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 종래 세 개의 게이트 전극을 가지는 모스 트랜지스터 구조가 가지는 단점들을 보완할 수 있는 새로운 구조의 모스 트랜지스터를 구현할 수 있는 방법을 제공하는 데에 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 사이드월 게이트 내에 정공 또는 전자를 주입하는 것을 특징으로 한다.
즉, 본 발명에 따른 모스 트랜지스터 제조 방법은, 소자 분리막과 이온주입 웰이 형성된 반도체 기판 상에 제1절연막 및 주게이트를 순차 형성한 후 선택적으로 식각하여 소정폭으로 남기는 단계; 주게이트를 포함한 반도체 기판의 상부 전면에 게이트간 절연 및 사이드월게이트의 게이트절연막의 역할을 하는 제2절연막을 형성하는 단계; 주게이트의 측방에 사이드월 게이트를 형성하는 단계; 사이드월 게이트 상에 제3절연막을 형성하는 단계; 불순물 이온을 주입하여 사이드월 게이트외방의 반도체 기판 내에 소스 및 드레인을 형성하는 단계; 및 사이드월 게이트 내에 불순물을 주입하는 단계를 포함하여 이루어진다.
불순물을 주입하는 단계에서는 반도체 기판을 고정하거나 일정 각도씩 회전시키면서 불순물을 수직 또는 7-70도로 경사주입하는 것이 바람직하다.
불순물 주입은 NMOS 영역에는 n형 불순물이나 양전하를 주입하고, PMOS 영역에는 p형 불순물이나 음전하를 주입하는 것이 바람직하다.
사이드월 게이트 형성 단계에서는, 제2절연막 상에 폴리실리콘을 형성한 후 이방성 건식식각하여 주게이트의 측방에 사이드월 형태로 남기되, 건식식각시 오버에칭하여 사이드월 게이트의 높이를 주게이트의 높이보다 작게 형성하는 것이 바람직하다.
제3절연막의 최상부 높이는 주게이트 상면 상의 제2절연막 높이의 10% 이내가 되도록 형성하는 것이 바람직하다.
제3절연막의 상부에는 추가로 다른 물질의 제4절연막을 형성할 수 있으며, 제3절연막 및 제4절연막은 산화막 또는 질화막으로 형성할 수 있다. 이 때, 제4절연막은 반도체 기판의 상부 전면에 형성한 후 이방성 건식식각하여 제3절연막 상에 남기는 것이 바람직하다.
제2절연막은 열산화법으로 형성하는 것이 바람직하다.
제3절연막은 저압화학기상증착(LPCVD) 방식 또는 에이치티오(HTO : hot temperature oxide) 방식을 이용하여 사이드월 게이트 상에 증착할 수도 있고, 또는 사이드월 게이트를 열산화시켜 형성할 수도 있다.
사이드월 게이트 내에 불순물을 주입하는 단계의 이전 또는 이후에는, 주게이트, 소스 및 드레인의 상면에 실리사이드막을 형성하는 단계를 추가로 수행하는 것이 바람직하다.
이하, 본 발명에 따른 모스 트랜지스터 제조 방법을 상세히 설명한다.
도 2a 내지 2h는 본 발명에 따른 모스 트랜지스터 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, p형 실리콘 기판(11)에 소자분리용 트렌치(12)를 형성한 후, 기판(11) 내에 각각 NMOS 트랜지스터 및 PMOS 트랜지스터 형성을 위한 P웰(13) 및 N웰(14)을 형성한다.
이어서, 기판(11) 상에 제1절연막(15) 및 도우핑되지 않은 폴리실리콘을 순차 형성한 후 선택적으로 식각하여 기판(11)의 활성영역(active area) 상에 소정폭으로 남긴다. 이렇게 형성된 소정폭의 폴리실리콘은 주게이트(16)가 된다.
다음, 도 2b에 도시된 바와 같이, 주게이트(16) 및 기판(11)을 열산화시켜 그 상면에 제2절연막(17)을 형성한다. 이 때 제2절연막(17)은 게이트간 절연 및 사이드월게이트의 게이트절연막 역할을 하게 된다.
다음, 도 2c에 도시된 바와 같이, 구조물의 상부 전면에 도우핑되지 않은 폴리실리콘을 증착한 후 이방성 건식식각하여 주게이트(16)의 측벽에 사이드월 형태로 남긴다. 이렇게 주게이트(16)의 측벽에 형성된 폴리실리콘은 사이드월 게이트(18)가 된다.
사이드월 게이트(18)를 형성할 때에는 오버에칭하여 사이드월 게이트(18)의 높이를 주게이트(16) 높이보다 작게 형성한다. 왜냐하면, 만약 사이드월 게이트(18)가 주게이트(16)가 동일 높이로 형성될 경우 이후 실리사이드 형성 공정 시 사이드월 게이트(18)의 상면에도 실리사이드가 형성되어 주게이트와 단락될 수 있는 위험이 있기 때문이다.
이어서, 사이드월 게이트(18) 및 이와 이웃하는 기판(11) 상에 위치하는 제2절연막(17) 상에 제3절연막(19)을 형성한다. 이 때 제3절연막(19)은 저압화학기상증착(LPCVD) 방식 또는 에이치티오(HTO : hot temperature oxide) 방식으로 증착시킬 수 있다.
또 다른 방법으로는 열산화 공정을 통해 사이드월 게이트(18)를 산화시킴으로써, 사이드월 게이트(18) 상에 제3절연막(19)을 형성할 수도 있다.
다음으로, PMOS가 형성될 영역인 N웰(14) 상부를 제1감광막(20)으로 블로킹하고, NMOS가 형성될 영역인 P웰(13) 상부를 오픈시킨 후, 오픈된 P웰(13) 상부로부터 고농도 N형 불순물 주입 공정을 수행하여, P웰(13) 내에는 NMOS 소스/드레인(21a)을 형성하고, 이와 동시에 NMOS에서의 주게이트(16) 및 사이드월 게이트(18) 내에 불순물 이온을 주입한다.
다음으로, 도 2d에 도시된 바와 같이, NMOS가 형성될 영역인 P웰(13) 상부를 제2감광막(22)으로 블로킹하고, PMOS가 형성될 영역인 N웰(14) 상부를 오픈시킨 후, 오픈된 N웰(14) 상부로부터 고농도 P형 불순물 주입 공정을 수행하여, N웰(14) 내에는 PMOS 소스/드레인(21b)을 형성하고, 이와 동시에 PMOS에서의 주게이트(16) 및 사이드월 게이트(18) 내에 불순물 이온을 주입한다.
다음으로, 도 2e에 도시된 바와 같이, 구조물의 상부 전면에 질화막을 형성한 후 이방성 건식식각하여 사이드월 게이트(18) 상부를 덮도록 제3절연막(19) 상에 제4절연막(23)을 형성한다. 즉, 사이드월 게이트(18)의 상부를 덮는 절연막을 2층으로 형성하는 것이다.
이 때, 제4절연막(23)은 최상부 높이가 주게이트(16) 상면 상의 제2절연(17)의 높이와 동일하게 또는 제2절연막(17) 높이의 10% 이내가 되도록 형성한다.
이어서, 실리사이드 공정을 진행하여 주게이트(16) 및 소스/드레인(21a, 21b)의 상면에 실리사이드막(24)을 형성한다.
실리사이드막(24) 형성을 위해서는, 주게이트(16) 상면 상의 제2절연막(17)과 제4절연막(23) 외방의 반도체 기판(11) 상에 위치하는 제2절연막(17) 및 제3절연막(19)을 제거하여, 각각 주게이트(16)의 폴리실리콘 및 반도체 기판(11)의 실리콘을 노출시킨 후, 실리사이드 공정을 진행하여 실리사이드막(24)을 형성한다.
다음, 도 2f에 도시된 바와 같이, PMOS가 형성될 영역인 N웰(14) 상부를 제3감광막(25)으로 블로킹하고, NMOS가 형성될 영역인 P웰(13) 상부를 오픈시킨 후, 오픈된 P웰(13) 상부에서 NMOS의 사이드월 게이트(18)에 불순물(정공 또는 양전하)을 주입한다.
이 때 불순물의 주입을 용이하게 하기 위해 기판(11)을 7-70도로 틸트(tilt)시킨 상태로 90도씩 4회전시킬 수 있다.
다음으로, 도 2g에 도시된 바와 같이, NMOS가 형성될 영역인 P웰(13) 상부를 제4감광막(26)으로 블로킹하고, PMOS가 형성될 영역인 N웰(14) 상부를 오픈시킨 후, 오픈된 N웰(14) 상부에서 PMOS의 사이드월 게이트에 불순물(전자 또는 음전하)을 주입한다.
이 때에도 마찬가지로 불순물의 주입을 용이하게 하기 위해 기판(11)을 7-70도로 틸트(tilt)시킨 상태에서 90도씩 4회전시킬 수 있다.
이와 같이 NMOS의 사이드월 게이트에 정공 또는 양전하를 주입하는 공정과, PMOS의 사이드월 게이트에 전자 또는 음전하를 주입하는 공정은 실리사이드막(24) 형성 공정 이후에 수행할 수도 있지만, 패터닝 공정을 줄이기 위해 소스/드레인(21a, 21b) 형성을 위한 불순물 주입 공정 이후에 수행할 수도 있다.
다음, 도 2h에 도시된 바와 같이, 구조물의 상부 전면에 식각정지막(27)을 형성하고, 그 위에 층간절연막(28)을 두껍게 증착한 후, 콘택(29) 및 금속전극(30)을 형성함으로써 본 발명에 따른 NMOS 및 PMOS 제조를 완료한다.
따라서 본 발명에서는 NMOS용 사이드월 게이트로 사용된 고농도 N형 불순물로 도우핑된 폴리실리콘 전위우물에 정공 또는 양전하(PMOS의 경우 전자 또는 음전하)를 주입하여 사이드월 게이트 문턱전압을 원하는 수준으로 낮출 수 있기 때문에 사이드월 게이트에 콘택과 금속전극을 형성시켜 사이드월 게이트에 바이어스를 가하지 않더라도 사이드월 게이트 아래에 반전층을 형성시켜 소스/드레인 확장 영역을 만들 수 있다.
또한, 제2절연막(17) 중에서 주게이트(16)의 측벽에 형성된 부분과 기판(11) 상에 형성된 부분의 커플링에 의해 주게이트에 인가된 전압이 사이드월 게이트에 일정량만큼 유기되기 때문에 온(ON) 상태에서는 반전층의 양을 증가시켜 소스/드레인 확장 영역의 기생 저항값을 더욱 줄이고 오프(OFF) 상태에서는 반전층의 양을 감소시켜 소스/드레인 확장 영역의 기생 저항값을 증가시켜 온 또는 오프 상태에 따라 반전층의 양을 동적으로 변화시킬 수 있다.
상술한 바와 같이, 본 발명에서는 종래 NMOS용 사이드월 게이트로 사용된 고농도 N형 불순물로 도우핑된 폴리실리콘에 정공 또는 양전하를 주입함으로써, 그리고 PMOS의 경우에는 PMOS용 사이드월 게이트로 사용된 고농도 P형 불순물로 도우핑된 폴리실리콘에 전자 또는 음전하를 주입함으로써, 사이드월 게이트에 바이어스를 가하지 않더라도 사이드월 게이트 아래에 반전층을 형성시켜 소스/드레인 확장 영역을 만들 수 있으므로, 추가적인 바이어스를 위한 콘택을 형성시킬 필요가 없어 공정을 단순화시킬 수 있을 뿐만 아니라 트랜지스터가 차지하는 면적도 줄일 수 있다.
또한 사이드월 게이트의 문턱전압을 낮추기 위한 불순물 이온 주입공정이 불필요하므로 불순물 주입에 따른 주게이트의 문턱전압이 변화하는 문제가 없으며, 사이드월 게이트에 일정한 바이어스를 걸어줄 필요가 없어 종래의 사이드월 게이트와 주게이트 사이의 기생 커패시턴스, 사이드월 게이트와 바디 사이의 기생커패시턴스, 사이드월 게이트와 소스, 드레인 사이의 기생커패시턴스에 의해 사이드월 게이트 바이어스 전압의 지연이 발생하여 트랜지스터 성능이 떨어지는 문제를 해결할 수 있으며, 사이드월 게이트 바이어스 인가전압에 의한 누설 전류가 없고 사이드월 게이트와 주게이트 사이의 절연막 열화문제도 발생하지 않는다.
뿐만 아니라 사이드월 게이트의 측벽에 위치하는 절연막과 하부에 위치하는 절연막의 커플링에 의해 주게이트에 인가된 전압이 사이드월 게이트에 일정량만큼 유기되기 때문에 온(ON) 상태에서는 반전층의 양을 증가시켜 소스/드레인 확장 영역의 기생 저항값을 더욱 줄이고 오프(OFF) 상태에서는 반전층의 양을 감소시켜 소스/드레인 확장 영역의 기생 저항값을 증가시켜 온 또는 오프 상태에 따라 반전층의 양을 동적으로 변화시킬 수 있으며, 따라서 온 상태에서의 전류는 최대로 증가시켜 고성능 트랜지스터를 구현할 수 있으며 오프 상태에서는 오프-전류를 최소로 만들어 저누설 트랜지스터를 동시에 구현할 수 있다.
도 1은 종래 모스 트랜지스터 구조를 도시한 단면도이고,
도 2a 내지 2h는 본 발명에 따른 모스 트랜지스터 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.
Claims (11)
- 소자 분리막과 이온주입 웰이 형성된 반도체 기판 상에 제1절연막 및 주게이트를 순차 형성한 후 선택적으로 식각하여 소정폭으로 남기는 단계;상기 주게이트를 포함한 반도체 기판의 상부 전면에 게이트간 절연 및 사이드월게이트의 게이트절연막의 역할을 하는 제2절연막을 형성하는 단계;상기 주게이트의 측방에 사이드월 게이트를 형성하는 단계;상기 사이드월 게이트 상에 제3절연막을 형성하는 단계;불순물 이온을 주입하여 상기 사이드월 게이트외방의 반도체 기판 내에 소스 및 드레인을 형성하는 단계; 및상기 사이드월 게이트 내에 불순물을 주입하는 단계를 포함하는 모스 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 불순물을 주입하는 단계에서는 상기반도체 기판을 고정하거나 일정각도씩 회전시키면서 불순물을 수직 또는 7-70도로 경사주입하는 모스 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 불순물 주입은 NMOS 영역에는 n형 불순물이나 양전하를 주입하고, PMOS 영역에 p형 불순물이나 음전하를 주입하는 모스 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 사이드월 게이트 형성 단계에서는, 상기 제2절연막 상에 폴리실리콘을 형성한 후 이방성 건식식각하여 상기 주게이트의 측방에 사이드월 형태로 남기되, 상기 건식식각시 오버에칭하여 상기 사이드월 게이트의 높이를 상기 주게이트의 높이보다 작게 형성하는 모스 트랜지스터 제조 방법.
- 제 4 항에 있어서,상기 제3절연막의 최상부 높이는 상기 주게이트 상면 상의 제2절연막 높이의 10% 이내가 되도록 형성하는 모스 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제3절연막의 상부에 추가로 다른 물질의 제4절연막을 형성하는 단계를 가지는 모스 트랜지스터 제조 방법.
- 제 6 항에 있어서,제3절연막 또는 제4절연막은 산화막 또는 질화막인 모스 트랜지스터 제조 방법.
- 제 6 항에 있어서,상기 제4절연막은 상기 반도체 기판의 상부 전면에 형성한 후, 이방성 건식식각하여 제3절연막 상에 남기는 모스 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제2절연막은 열산화법으로 형성하는 모스 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제3절연막은 저압화학기상증착(LPCVD) 방식 또는 에이치티오(HTO : hot temperature oxide) 방식을 이용하여 상기 사이드월 게이트 상에 증착하거나, 또는 상기 사이드월 게이트를 열산화시켜 형성하는 모스 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 사이드월 게이트 내에 불순물을 주입하는 단계의이전 또는 이후에, 상기 주게이트, 소스 및 드레인의 상면에 실리사이드막을 형성하는 단계를 수행하는 모스 트랜지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0060856A KR100485166B1 (ko) | 2003-09-01 | 2003-09-01 | 모스 트랜지스터 제조 방법 |
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| KR10-2003-0060856A KR100485166B1 (ko) | 2003-09-01 | 2003-09-01 | 모스 트랜지스터 제조 방법 |
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| KR20050024753A KR20050024753A (ko) | 2005-03-11 |
| KR100485166B1 true KR100485166B1 (ko) | 2005-04-22 |
Family
ID=37231830
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0060856A KR100485166B1 (ko) | 2003-09-01 | 2003-09-01 | 모스 트랜지스터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100485166B1 (ko) |
-
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|---|---|
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