KR940011482B1 - Mos형 반도체 장치 - Google Patents

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KR940011482B1
KR940011482B1 KR1019910021402A KR910021402A KR940011482B1 KR 940011482 B1 KR940011482 B1 KR 940011482B1 KR 1019910021402 A KR1019910021402 A KR 1019910021402A KR 910021402 A KR910021402 A KR 910021402A KR 940011482 B1 KR940011482 B1 KR 940011482B1
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히로시 기따지마
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닛본덴기 가부시끼사이샤
세끼모또 타다히로
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Abstract

내용 없음.

Description

MOS형 반도체 장치
제1a도 및 제1b도는 본 발명에 따른 반도체 장치의 한 실시예를 도시한 종단면도.
제2a도, 제2b도 및 제2d도는 본 발명의 다른 실시예를 도시한 종단면도.
제2c도는 본 발명의 다른 실시예의 평면도.
제3a도, 제3b도 및 제3c도는 본 발명의 또 다른 실시예를 도시한 종단면도.
제 4 도 및 제 5 도는 종래의 반도체 장치를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
12, 22, 42 : 절연막 13, 23, 43 : 박막 반도체
14, 24, 44 : 게이트 산화물막 15, 25, 45 : 게이트
17, 29, 50 : 드레인 영역 20, 32, 53 : 소오스 영역
본 발명은 MOS(금속 산화물 반도체)형 반도체 장치의 구조에 관한 것으로, 특히, 절연막 상의 박막 MOS 트랜지스터의 구조에 관한 것이다.
종래의 다결정 실리콘 박막 트랜지스터의 구조는 제 4 도 및 제 5 도에 도시하였다.
산화물 막(62)는 실리콘 기판(61)상에 형성되고 다결정 실리콘 박막(63)은 산화물 막상에 다시 증착된다. 다결정 실리콘 박막(63)의 결정성 특히, 평균 입도는 트랜지스터 특성에 큰 영향을 미친다. 이 공정은 비정질 실리콘이 우선 증착된 다음 입도를 증가시키기 위해 약 600℃의 온도에서 장시간 동안 열처리를 행한다. 그후, 다결정 실리콘 박막(63)은 포토리소그래픽 기술 및 이온 에칭 기술에 의해 패턴되고, 게이트 산화물 막(64)는 이 박막 표면상에 형성된다. 게이트 산화물 막(64)는 다결정 실리콘 산화물 막(63)의 표면을 열적으로 산화시키거나 화학 증착법에 의해 실리콘 산화물 막을 증착시킴으로써 형성된다. 그후, 다결정 실리콘은 전체 표면상에 증착되고, 예를들어, 인은 확산법 또는 이온 주입법에 의해 다결정 실리콘내에 농후하게 도프된다. 그다음, 포토리소그래픽 기술 및 이온 에칭 기술을 사용함으로써 다결정 실리콘 게이트(65)를 형성하기 위해 패턴된다. 소오스 영역(66) 및 드레인 영역(67)은 비소의 이온 주입에 의해 다결정 실리콘 박막(63)내에 형성되어 다결정 실리콘 박막 트랜지스터의 기본 구조를 형성한다. 제 4 도에 도시한 구조는 게이트(65)가 도전성 채널 영역을 형성하기 위해 다결정 실리콘 박막(63)의 상부에 제공되기 때문에 상부 게이트형 구조라 칭한다.
다결정 실리콘 게이트(73)이 우선 형성된 다음 게이트 산화물 막(74) 및 다결정 실리콘 박막(75)가 순차적으로 형성된다. 그 결과가 제 5 도에 도시한 구조이다. 제 5 도에서 참조번호(76)은 소오스 영역이고, 참조번호(77)은 드레인 영역이다.
제 4 도의 구조와는 반대로 제 5 도의 구조는 게이트(73)이 다결정 실리콘 박막(75)의 저부에 제공되는 저부 게이트 형 구조라 칭한다.
다결정 실리콘 박막 트랜지스터는 도전 채널 영역이 다결정 실리콘으로 이루어지기 때문에 단결정 트랜지스터에 비해 특성이 나쁘다. 특성상의 이러한 열화는 다결정 실리콘 내의 입경에 의해 일차적으로 발생된다. 입도를 증가시키면 입경의 밀도를 감소시키는데 효과적이다. 그러나, 입도가 어느 정도 증가하면, 특성 특히, p-n 접합 트랜지스터에서의 입계의 분포에 의해 OFF 상태에서의 누설 전류가 크게 영향을 받는다. p-n 접합 영역을 감소시키는 것이 효과적이므로, 다결정 실리콘 박막(75)의 막 두께를 감소시키는 것이 누설 전류를 감소시키기 위한 효과적인 수단이다. 그러나, 다결정 실리콘 박막(75)의 막 두께를 감소시키는 것은 예를들어, ON 전류의 감소, 서브스레스홀드 특성을 약화 시키는 문제점을 발생시킨다.
본 발명의 목적은 박막 트랜지스터의 특성을 개량한 MOS 형 반도체 장치를 제공하기 위한 것이다.
본 발명의 또 다른 목적은 OFF 전류를 감소시키는 MOS 형 반도체 장치를 제공하기 위한 것이다.
본 발명의 또 다른 목적은 ON 전류/OFF 전류 비를 개량한 MOS 형 반도체 장치를 제공하기 위한 것이다.
본 발명의 상기 목적들을 달성하기 위해, 드레인 영역, 소오스 영역 및 드레인 영역과 소오스 영역 사이에 배열된 채널 영역을 갖는 박막 반도체, 이 박막 반도체 상에 형성된 게이트 산화물 막, 및 게이트 산화물 막을 경유하여 채널 영역에 대응하게 형성된 게이트를 포함하고, 드레인 영역 및 소오스 영역의 막 두께가 채널 영역 보다 작게 박막 반도체가 형성되는 MOS형 반도체 장치가 제공된다.
이하, 첨부 도면을 참조하여 본 발명의 앵호한 실시예들을 상세히 설명하겠다.
제1a도 및 제1b도에는 본 발명에 따른 반도체 장치의 제조 공정이 도시되어 있다.
제1a도는 다결정 실리콘 게이트가 제 4 도의 종래의 구조와 동일한 형태로 패턴되어진 상태를 도시한 것이다. 즉, 도전 부분 및 열산화물 막(14)로서 작용하는 다결정 실리콘 박막(13)은 실리콘 기판(11)상에 형성된 실리콘 산화물 막(12)상에 순차적으로 형성된다. 부수적으로, 게이트로서의 다결정 실리콘 막(15)는 열 산화물 막(14)상에 형성된다. 도전 채널 영역을 형성하기 위한 다결정 실리콘 박막(13)의 입도는 비결정 실리콘 박막을 증착하고 약 600℃에서 장시간 동안 열처리함으로써 커진다.
그다음, 열 산화물 막(14)는 마스크로서 다결정 실리콘 게이트(15)를 사용하여 비등방성 에칭 방식에 의해 에칭되므로[물론, 다결정 실리콘 게이트(15)의 패터닝 이후에 이 단계를 수행할 수 있다], 또한 에칭에 의해 다결정 박막(13)의 두께를 감소시킨다. 소오스 영역(20) 및 드레인 영역(17)을 형성하기 위해, 불순물이 농후하게 이온-주입된다. 이 경우, 드레인 영역(17)은 게이트 단부(16)과 분리된다. 즉, 불순물이 이온주입되지 않은 영역(18)은 드레인 영역(17)과 게이트 단부(16) 사이에 형성된다. 이 상태는 제1B도에 도시되어 있다. 영역(18)은 드레인 단부에서 전계를 완화한다. 그러나, 다결정 실리콘 박막(13)의 두께를 더욱 감소시킴으로써, 형성된 영역(19)에서 불순물의 확산을 고려하여 드레인 영역을 형성하기 위해서는 불순물이 이온 주입되지 않은 영역(18)을 형성하는 것이 필수적이다. 이러한 공정은 p-n 접합이 형성된 드레인 단부에서 영역의 두께가 게이트 산화물 막(14) 하부의 다결정 실리콘 박막(13)의 두게보다 얇은 박막 트랜지스터를 형성할 수 있게한다. 이러한 구조는 박막이 드레인 단부 부분에서 전혀 형성되지 않은 경우에 비해 OFF 전류가 막 두께에 비례하거나 막 두께 미만인 반면 ON 전류 또는 서브스레스홀드 특성이 거의 변하지 않는 박막 트랜지스터를 실현한다.
제2a도 및 제2d도에는 본 발명에 따른 실시예의 제조 공정이 도시되어 있다.
열 산화물 막(22)가 실리콘 기판 상에 형성된 후, 다결정 실리콘 막(23)이 증착된다. 불순물은 확산 또는 이온 주입에 의해 다결정 실리콘 막(23)내로 유입되므로 막의 저항은 감소한다. 게이트로서 작용하는 실리콘 산화물 막(24)는 다결정 실리콘 막(23)의 표면상에 형성된 다음 비결정 실리콘 박막이 증착된다. 장시간 동안 약 600℃의 온도에서 열처리함으로써 비결정 실리콘 박막은 큰 입도를 갖고 있는 다결정 실리콘 박막(25)로 변경된다. 그후, 포토리소그래픽 기술 및 이온 에칭 기술을 사용하여 다결정 실리콘 막(23)을 패턴한다. 최종 상태는 제2a도에 도시되어 있다. 후속적으로, 실리코 산화물 막(26)이 증착되고, 다결정 실리콘 막(23)의 측면상에만 실리콘 산화물 막(26)을 남게하기 위해 비등방성 에칭이 수행된다. 그후, 비결정 실리콘 박막은 전체 표면상에 증착되고, 큰 입도를 갖는 다결정 실리콘 박막(27)로 막을 변경시키기 위해 장시간 동안 약 600℃의 온도에서 열처리가 행해진다. 이 상태는 제2b도에 도시되어 있다. 이 경우에 비결정 실리콘 박막의 결정화는 증가된 입도를 갖는 다결정 실리콘 박막(25)와 접촉하는 부분에서 발생한다. 결과적으로, 입도는 이 부분이 다결정 실리콘 박막(25)의 단부 부분(28)과 분리된 때 입도가 증가되는 방식인 랜덤한 결정화에 비해 현저하게 증가한다.
제 1 실시예와 유사하게, 소오스(32) 및 드레인 영역(29)와 게이트 단부(30) 사이에 이온 주입되지 않는 영역(32)를 형성하기 위해 형성된다. 이 상태는 제2d도에 도시되어 있다. 이 공정은 p-n 접합이 형성된 드레인 단부에서 한 영역의 두께가 게이트 산화물 막(24)상의 다결정 실리콘 박막(25)의 두께보다 적은 박막 트랜지스터를 형성할 수 있게한다. 이 박막 트랜지스터에서는 이 구조와 동일한 등급의 ON 전류 또는 서브스레스홀드 특성을 나타내는 종래의 구조에 비해 OFF 전류가 현저히 감소한다. 이미 증가된 입도를 갖는 다결정 실리콘 박막(25)의 단부 부분(27)은 p-n 접합이 형성되는 드레인 단부에서 영역의 결정화를 수행하기 위한 시드(seed)로서 사용된다. 그러므로, 이 영역내의 입도는 제 1 실시예의 경우보다 크게 증가되고, 그 결과 OFF 전류를 감소시키는 효과가 향상된다.
제3a도 내지 제3c도에는 본 발명에 따른 다른 실시예의 제조 공정이 도시되어 있다.
이 실시예는 상부 게이트 형에 대한 제 2 실시예로서 2-단계 결정화를 수행하는 한 예이다.
비결정 실리콘 박막은 실리콘 기판(41)상에 형성된 산화물 막(41) 상에 증착되어 이 박막은 큰 입도를 갖는 다결정 실리콘 박막(43)으로 변경하기 위해 장시간 동안 약 600℃의 온도에서 열처리된다. 게이트 산화물 막(44)는 박막(43)의 표면상에 형성되고, 다결정 실리콘 막(45)는 증착된다. 예를 들어, 인이 확산법 또는 이온 주입법에 의해 다결정 실리콘 내에 농후하게 도포된후, 산화물 막(46)은 전체 표면상에 형성된다. 후속적으로, 포토리소그래픽 기술 및 이온 에칭 기술을 사용하여 다결정 실리콘 박막(45)에 패터닝된다. 최종 상태는 제3a도에 도시되어 있다. 그후, 실리콘 산화물 막(47)은 다결정 실리콘 박막(45)의 상부 및 측면 표면들상에 형성된다. 질화 실리콘(48)은 전체 표면상에 증착되고, 비등방성 이온 에칭이 측면상에서만 질화 실리콘(48)를 남기기 위해 수행된다. 다결정 실리콘 박막(45)는 비등방성 이온 에칭에 의해 게이트 산화물 막(44) 및 다결정 실리콘 박막(43)을 에칭하기 위한 마스크로서 사용된다. 이 상태는 제33도에 도시되어 있다. 그후, 비정질 실리콘 박막이 전체 표면상에 피착되고 열처리가 이 박막을 큰 입도를 갖는 다결정 실리콘 박막(49)로 변화시키기 위해 장시간 동안 약 600℃의 온도에서 수행된다. 이 경우에, 비결정 실리콘 박막의 결정화는 증가된 입도를 이미 갖는 다결정 실리콘 박막(43)과 접촉하는 부분으로부터 개시한다. 결과적으로, 입도는 이 부분이 다결정 실리콘 박막(43)의 단부 부분으로부터 분리될때 입도가 증가되는 랜덤한 결정화에 비해 현저하게 증가한다.
제1 및 제 2 실시예들에서와 같이, 소오스(53) 및 드레인 영역(50)은 불순물이 전혀 이온 주입되지 않은 영역(52)가 드레인 영역(50)가 게이트 단부(51) 사이에 형성되도록 형성된다. 이 최종 상태는 제3c도에 도시되어 있다.
이 구조에서, OFF 전류는 이 구조와 유사한 등급의 ON 전류 또는 서브스레스홀드 특성을 나타내는 종래의 구조에 비해 현저하게 감소된다. 증가된 입도를 갖는 다결정 실리콘 박막(43)의 단부에 부분은 p-n 접합이 형성되는 드레인 단부에서 한 영역의 결정화를 수행하기 위한 시도로서 사용된다. 그 결과 제 2 실시예에서와 같이 이 영역은 큰 입도를 갖는다. 그러므로, OFF 전류를 감소시키는 효과는 드레인 단부의 박막 형성보다 현저하다. 상술한 바와 같은 본 발명에 따르면, 게이트 산화물 막과 접촉하는 실리콘 박막을 제외한 박막 부분 특히, 드레인 단부에서의 박막 부분은 실리콘 박막보다 두께가 얇다. 결과적으로, 박막 트랜지스터 특성은 개량된다. 부수적으로, OFF 전류는 이 구조와 같은 등급의 ON 전류 또는 서브스레스 홀드 특성을 나타내는 종래의 구조에 비해 감소될 수 있다. 2-단계 결정화가 드레인 부분의 p-n 접합이 형성된 영역의 막 두께의 독립적인 제어와 함께 사용될때, OFF 전류는 최소한 약 10배 정도 감소될 수 있다. 그러므로 종래의 구조에 비해 ON/OFF비가 약 10배정도 개량된다.

Claims (7)

  1. 드레인 영역(17,29,50), 소오스 영역(20,32,53) 및 상기 드레인 영역과 소오스 영역 사이에 배열된 채널 영역을 갖는 박막 반도체(13,23,43), 상기 박막 반도체 상에 형성된 게이트 산화물 막(14,24,44) 및 상기 게이트 산화물 막(14,24,44)를 경유하여 상기 채널 영역에 대응하게 형성된 게이트(15,25,45)를 포함하고, 상기 박막 반도체가, 상기 드레인 영역과 상기 소오스 영역의 막 두께가 채널 영역의 막 두께보다 얇게 형성되도록 형성되는 것을 특징으로 하는 MOS형 반도체 장치.
  2. 제 1 항에 있어서, 상기 박막 반도체가 절연막(12,22,42)를 경유하여 실리콘 기판 상에 형성되는 것을 특징으로 하는 MOS형 반도체 장치.
  3. 제 1 항에 있어서, 상기 MOS형 반도체 장치가, 상기 박막 반도체(13), 상기 게이트 산화물 막(14) 및 상기 게이트(15)순으로 상기 절연막상에 적층된 상부 게이트 형인 것을 특징으로 하는 MOS형 반도체 장치.
  4. 제 2 항에 있어서, 상기 MOS형 반도체 장치가, 상기 게이트(23), 상기 게이트(23), 상기 게이트 산화물 막(24) 및 상기 박막(25,27)순으로 상기 절연막 상에 적층되는 저부 게이트 형인 것을 특징으로 하는 MOS형 반도체 장치.
  5. 제 2 항에 있어서, 상기 게이트로부터 절연되고, 상기 반도체 박막과 접촉하며, 큰 입도를 갖는 상기 박막 반도체(43), 상기 게이트 산화막(44), 상기 게이트(45) 및 반도체 박막(49)순으로 상기 절연막상에 적층되는 것을 특징으로 하는 MOS형 반도체 장치.
  6. 제 1 항에 있어서, 상기 박막 반도체가 증가된 입도를 갖는 다결정 실리콘 박막인 것을 특징으로 하는 MOS형 반도체 장치.
  7. 제 1 항에 있어서, 불순물을 전혀 이온 주입시키지 않은 영역이 최소한 상기 드레인 영역과 상기 게이트의 단부 부분(16,30,51) 사이에 형성되는 것을 특징으로 하는 MOS형 반도체 장치.
KR1019910021402A 1990-11-28 1991-11-27 Mos형 반도체 장치 KR940011482B1 (ko)

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