JPS6257252A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS6257252A JPS6257252A JP19602185A JP19602185A JPS6257252A JP S6257252 A JPS6257252 A JP S6257252A JP 19602185 A JP19602185 A JP 19602185A JP 19602185 A JP19602185 A JP 19602185A JP S6257252 A JPS6257252 A JP S6257252A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高性能の薄膜トランジスタに関する。
（発明の概要）
本発明は薄膜トランジスタにおいて、第１の導電型から
なる半導体層と、第２の導電型の半導体層もしくは４ｖ
Ｌ性半導体化合物からなるソース・ドレイン領域との間
に、アモルファス状態の半導体層を挾むことにより、リ
ーク電流が小さく、薄膜トランジスタのＯＮ電流とＯＦ
Ｆ電流との比を犬にすることにある。
なる半導体層と、第２の導電型の半導体層もしくは４ｖ
Ｌ性半導体化合物からなるソース・ドレイン領域との間
に、アモルファス状態の半導体層を挾むことにより、リ
ーク電流が小さく、薄膜トランジスタのＯＮ電流とＯＦ
Ｆ電流との比を犬にすることにある。
（従来技術および発明が解決しようとする問題点）フラ
ットパネルディスプレイ等におけるアクティブマトリッ
クス用の素子としては、一般に多結晶シリコンによる多
結晶半導体薄膜トランジスタが用いられている（例えば
、第３１回応用物理学関係連合講演会講演予稿集、１ａ
−Ｔ−３１アクテイブマトリツクス用Ｓ ＯＴ ＴＰＴ
” ｐ、 ４２９（１９８４））。
ットパネルディスプレイ等におけるアクティブマトリッ
クス用の素子としては、一般に多結晶シリコンによる多
結晶半導体薄膜トランジスタが用いられている（例えば
、第３１回応用物理学関係連合講演会講演予稿集、１ａ
−Ｔ−３１アクテイブマトリツクス用Ｓ ＯＴ ＴＰＴ
” ｐ、 ４２９（１９８４））。
第４図に、従来の多結晶シリコンによる多結晶半導体薄
膜トランジスタの断面模式図を示す０図において、基板
１１の上に、第１の導電型例えばＰ型の半導体層１２例
えば多結晶シリロンが形成され、その上にゲート絶縁膜
１３とゲート電極１４が置かれる。さらに、Ｐ型の半導
体層１２の一部にイオン注入法等により第２の導電型例
えばＮ型からなるソース・ドレイン１５を形成し、ソー
ス・ドレイン領域１５の上に配ｌｖｌ！！１６が形成さ
れている。
膜トランジスタの断面模式図を示す０図において、基板
１１の上に、第１の導電型例えばＰ型の半導体層１２例
えば多結晶シリロンが形成され、その上にゲート絶縁膜
１３とゲート電極１４が置かれる。さらに、Ｐ型の半導
体層１２の一部にイオン注入法等により第２の導電型例
えばＮ型からなるソース・ドレイン１５を形成し、ソー
ス・ドレイン領域１５の上に配ｌｖｌ！！１６が形成さ
れている。
従来のこの種薄膜トランジスタでは、Ｐ型の半導体層１
２が多結晶体で構成されているため、Ｐ型の半導体層１
２は多数の結晶粒が１７を含み、ソース・ドレイン領域
１５との界面を横ぎる結晶粒界も多数存在し、安定なＰ
Ｎ接合の形成が困難であった。このため、従来の薄膜ト
ランジスタでは、リーク電流が無視し得ない値で流れ、
これを用いたフラットパネルディスプレイ等の性能を大
幅に劣化させるという欠点があった。
２が多結晶体で構成されているため、Ｐ型の半導体層１
２は多数の結晶粒が１７を含み、ソース・ドレイン領域
１５との界面を横ぎる結晶粒界も多数存在し、安定なＰ
Ｎ接合の形成が困難であった。このため、従来の薄膜ト
ランジスタでは、リーク電流が無視し得ない値で流れ、
これを用いたフラットパネルディスプレイ等の性能を大
幅に劣化させるという欠点があった。
（問題点を解決するための手段）
本発明は、前記の欠点を除去するために提案されたもの
で、多結晶の半導体層とソース・ドレイン領域との間に
、アモルファス状態の半導体層を挾むことによって、安
定なＰＮ接合あるいはショットキ接合を形成し、薄膜ト
ランジスタのリーク電流を抑制し、薄膜トランジスタの
オン電流とオフ電流の比が大きくできる多結晶半導体薄
膜トランジスタを提供することを目的とする。
で、多結晶の半導体層とソース・ドレイン領域との間に
、アモルファス状態の半導体層を挾むことによって、安
定なＰＮ接合あるいはショットキ接合を形成し、薄膜ト
ランジスタのリーク電流を抑制し、薄膜トランジスタの
オン電流とオフ電流の比が大きくできる多結晶半導体薄
膜トランジスタを提供することを目的とする。
本発明の特徴は、リーク電流の抑制が図れる多結晶半導
体薄膜トランジスタで、第１の導電型、例えばＰ型から
なる半導体層、例えば多結晶シリコン層と、第２の導電
型、例えばＮ型の半導体層、例えば多結晶ゲルマニウム
もしくは導電性半導体化合物、例えばニッケルシリサイ
ドとの間に、アモルファス状態の半導体層、例えばアモ
ルファスシリコンを挾むことにある０第１図は、本発明
の薄膜トランジスタの第１の実施例を示す。図において
、基板２１上に、第１の導電型例えばＰ型からなる半導
体層例えば多結晶シリコン層２２が形成され、その上に
ゲート絶縁膜２３とゲート電極２４が形成される。さら
に、多結晶シリコン層２２のゲート絶縁換器でおおわれ
ていない領域上にアモルファス状態の半導体層例えば３
０〜３００ ｎｍ厚のアモルファスシリコン層２５が形
成され、その上に第２の導電型例えばＮ型の半導体層例
えば多結晶ゲルマニウムもしくは導電性半導体化合物例
えばニッケルシリサイドからなるソース・ドレイン領域
２６が形成される。釘は結晶粒界を示す。
体薄膜トランジスタで、第１の導電型、例えばＰ型から
なる半導体層、例えば多結晶シリコン層と、第２の導電
型、例えばＮ型の半導体層、例えば多結晶ゲルマニウム
もしくは導電性半導体化合物、例えばニッケルシリサイ
ドとの間に、アモルファス状態の半導体層、例えばアモ
ルファスシリコンを挾むことにある０第１図は、本発明
の薄膜トランジスタの第１の実施例を示す。図において
、基板２１上に、第１の導電型例えばＰ型からなる半導
体層例えば多結晶シリコン層２２が形成され、その上に
ゲート絶縁膜２３とゲート電極２４が形成される。さら
に、多結晶シリコン層２２のゲート絶縁換器でおおわれ
ていない領域上にアモルファス状態の半導体層例えば３
０〜３００ ｎｍ厚のアモルファスシリコン層２５が形
成され、その上に第２の導電型例えばＮ型の半導体層例
えば多結晶ゲルマニウムもしくは導電性半導体化合物例
えばニッケルシリサイドからなるソース・ドレイン領域
２６が形成される。釘は結晶粒界を示す。
第２図は、本発明の第２の実施例を示す。図において基
板３１上に、第１の導電型例えばＰ型からなる半導体層
例えば多結晶シリコン層３２が形成され、その上にゲー
ト絶縁膜３３とゲート電極３４が形成される。さらに、
多結晶シリコン層３２のゲート絶縁膜３３でおおわれて
いない領域を所望の深さエツチングし、その上にアモル
ファス状態の半導体層例えば３０〜３００ ｎｍ厚のア
モルファスシリコン層３５が形成される。最後に、アモ
ルファスシリコン層話の上に第２の導電型例えばＮ型の
半導体層例えば多結晶ゲルマニウムもしくは導電性半導
体化合物例えばニッケルシリサイドからなるソース・ド
レイン領域３６が置かれる。３７は結晶粒界を示す。
板３１上に、第１の導電型例えばＰ型からなる半導体層
例えば多結晶シリコン層３２が形成され、その上にゲー
ト絶縁膜３３とゲート電極３４が形成される。さらに、
多結晶シリコン層３２のゲート絶縁膜３３でおおわれて
いない領域を所望の深さエツチングし、その上にアモル
ファス状態の半導体層例えば３０〜３００ ｎｍ厚のア
モルファスシリコン層３５が形成される。最後に、アモ
ルファスシリコン層話の上に第２の導電型例えばＮ型の
半導体層例えば多結晶ゲルマニウムもしくは導電性半導
体化合物例えばニッケルシリサイドからなるソース・ド
レイン領域３６が置かれる。３７は結晶粒界を示す。
第１図、第２図に示すように、本発明によれば、多結晶
ンリコン層２２．３２内の結晶粒界２７゜３７が、アモ
ルファスシリコン層２５，３１５によって遮られ、ソー
ス・ドレイン領域２６．３６にわたることがない。この
ため、多結晶シリコン層２２゜３２とソース・ドレイン
領域２６．３６との間に良好なＰＮ接合もしくはショッ
トキ接合を形成することができる。なお、アモルファス
シリコン層２５．３５は、結晶粒界を止めるためには３
０ ｎｍ厚以上を必要とし、動作時ドレイン電圧により
全体を空乏化するためには、３００ｎｍ厚以下とするこ
とが望塘しい。
ンリコン層２２．３２内の結晶粒界２７゜３７が、アモ
ルファスシリコン層２５，３１５によって遮られ、ソー
ス・ドレイン領域２６．３６にわたることがない。この
ため、多結晶シリコン層２２゜３２とソース・ドレイン
領域２６．３６との間に良好なＰＮ接合もしくはショッ
トキ接合を形成することができる。なお、アモルファス
シリコン層２５．３５は、結晶粒界を止めるためには３
０ ｎｍ厚以上を必要とし、動作時ドレイン電圧により
全体を空乏化するためには、３００ｎｍ厚以下とするこ
とが望塘しい。
前記本発明の薄膜トランジスタは通常の半導体プロセス
例えば次の工程で製作できる。
例えば次の工程で製作できる。
第３図に本発明の第２の実施例のトランジスタを製造す
る場合の主要工程を示す。まず、第３図（ａ）に示すよ
うに、基板４１％例えばガラス基板の上に第１の導電型
例えばＰ型からなる台形状の半導体！−４２を形成する
。例えば半導体層４２として、シリコンを用いる場合、
スパッタ法。
る場合の主要工程を示す。まず、第３図（ａ）に示すよ
うに、基板４１％例えばガラス基板の上に第１の導電型
例えばＰ型からなる台形状の半導体！−４２を形成する
。例えば半導体層４２として、シリコンを用いる場合、
スパッタ法。
蒸着法あるいはプラズマＣＶＤ法によりシリコンを堆積
した後、ランプ加熱等で多結晶化する。
した後、ランプ加熱等で多結晶化する。
さらに、レジストパタンを形成した後、ＣＣＩＪｔ等の
ガスを用いた平行平板エツチング法等で加工し、台形状
の半導体層４２ヲ得る。（例えば、Ｔ、 Ｙａｃｈｔ
ｉ Ｊ、 Ｅｌｅｃｔｒｏｃｈｅｍ、 Ｓｏｃ、、 １
３０５） １２１７（１９８４）、） 次に、第３図（ｂ）に示すように、半導体層４２の上に
絶縁膜４３および金属または導電性半導体化合物からな
るゲート電極４４を形成する。この場合、半導体層４２
も所望の深さエツチングし、加工に用いたレジスト４５
は残したままとする。エツチングに、例えば４０°〜６
０°傾斜させた斜めイオンビームエツチング法を用いれ
ば、第３図（ｂ）に示されるような二段テーパの加工が
できる。（例えば、Ｎ、 Ｙａｍａｕｃｈｉ ｅｔ、ａ
ｌ、、 Ｊ、 Ｖａｃ、 Ｓｅｔ、 Ｔｅｃｈ、。
ガスを用いた平行平板エツチング法等で加工し、台形状
の半導体層４２ヲ得る。（例えば、Ｔ、 Ｙａｃｈｔ
ｉ Ｊ、 Ｅｌｅｃｔｒｏｃｈｅｍ、 Ｓｏｃ、、 １
３０５） １２１７（１９８４）、） 次に、第３図（ｂ）に示すように、半導体層４２の上に
絶縁膜４３および金属または導電性半導体化合物からな
るゲート電極４４を形成する。この場合、半導体層４２
も所望の深さエツチングし、加工に用いたレジスト４５
は残したままとする。エツチングに、例えば４０°〜６
０°傾斜させた斜めイオンビームエツチング法を用いれ
ば、第３図（ｂ）に示されるような二段テーパの加工が
できる。（例えば、Ｎ、 Ｙａｍａｕｃｈｉ ｅｔ、ａ
ｌ、、 Ｊ、 Ｖａｃ、 Ｓｅｔ、 Ｔｅｃｈ、。
Ａ２（４）、 １５５２（１９８４）、）その後、第
３図（ｃ）に示すように、基板４１の主面側にアモルフ
ァス状態の半導体層４６例えばアモルファスシリコン層
４６を堆積し、アモルファスシリコン層４６の上に第２
の導電型例えばＮ型の半導体層例えばゲルマニウムもし
くは導電性半導体化合物例えばニッケルシリサイドから
なるソース・ドレイン領域を形成するための１ＩｉｆＬ
４７を堆積する。アモルファスシリコン層４６およびゲ
ルマニウムの堆積にはプラズマＣＶＤ法、スパッタ法等
を用いることができる。また、ニッケルシリサイドの堆
積には、スパッタ法、蒸着法等を用いることができる。
３図（ｃ）に示すように、基板４１の主面側にアモルフ
ァス状態の半導体層４６例えばアモルファスシリコン層
４６を堆積し、アモルファスシリコン層４６の上に第２
の導電型例えばＮ型の半導体層例えばゲルマニウムもし
くは導電性半導体化合物例えばニッケルシリサイドから
なるソース・ドレイン領域を形成するための１ＩｉｆＬ
４７を堆積する。アモルファスシリコン層４６およびゲ
ルマニウムの堆積にはプラズマＣＶＤ法、スパッタ法等
を用いることができる。また、ニッケルシリサイドの堆
積には、スパッタ法、蒸着法等を用いることができる。
その後、第３図（ｄｌに示すように、レジスト４５を用
いたリフトオフ加工および新たなレジストワークを行い
、半導体層４２上にアモルファスシリコン層４６′およ
びソース・ドレイン領域４７′を形成する。リフトオフ
加工において、ゲート電極４４の側壁上の換の除去には
、スライドエツチングが有効である。（例えば、Ｔ、
Ｓｅｒｉｋａｗａ ｅｔ、ａｌ、＋Ｊ、 Ｅｌｅｃｔｒ
ｏｃｈｅｍ、 Ｓｏｃ、、 １２８（４）、 ９１８（
１９８１）、）最後に、ランプ加熱等により、ソース・
ドレイン領域４７′の活性化を行う。ソース・ドレイン
領域に６００℃以下の低温度で結晶化や反応が起るゲル
マニウムやニッケルシリサイド等を用いれば、アモルフ
ァスシリコン層４６の結晶化ヲ起こすことなく、ソース
Φドレイン領域の活性化ができる。
いたリフトオフ加工および新たなレジストワークを行い
、半導体層４２上にアモルファスシリコン層４６′およ
びソース・ドレイン領域４７′を形成する。リフトオフ
加工において、ゲート電極４４の側壁上の換の除去には
、スライドエツチングが有効である。（例えば、Ｔ、
Ｓｅｒｉｋａｗａ ｅｔ、ａｌ、＋Ｊ、 Ｅｌｅｃｔｒ
ｏｃｈｅｍ、 Ｓｏｃ、、 １２８（４）、 ９１８（
１９８１）、）最後に、ランプ加熱等により、ソース・
ドレイン領域４７′の活性化を行う。ソース・ドレイン
領域に６００℃以下の低温度で結晶化や反応が起るゲル
マニウムやニッケルシリサイド等を用いれば、アモルフ
ァスシリコン層４６の結晶化ヲ起こすことなく、ソース
Φドレイン領域の活性化ができる。
（発明の効果）
以上説明したように、本発明の薄膜トランジスタによれ
ば、多結晶半導体層とソース・ドレイン領域の間に薄い
アモルファス状態の半導体層が挾まれているため、多結
晶半導体層内の結晶粒界がソース・ドレイン領域へ達す
るのを防止でき、良好なＰＮ接合もしくはショットキ接
合が形成できる。このため、薄膜トランジスタのリーク
電流を抑制でき、オン電流とオフ電流の比を大きくとれ
る効果がある。
ば、多結晶半導体層とソース・ドレイン領域の間に薄い
アモルファス状態の半導体層が挾まれているため、多結
晶半導体層内の結晶粒界がソース・ドレイン領域へ達す
るのを防止でき、良好なＰＮ接合もしくはショットキ接
合が形成できる。このため、薄膜トランジスタのリーク
電流を抑制でき、オン電流とオフ電流の比を大きくとれ
る効果がある。
また、上記第２の実施例では、オフセットゲート構造に
なるのを避けることができ、第１の実施例に比較し、よ
シ大きなオン電流が得られる効果がある。
なるのを避けることができ、第１の実施例に比較し、よ
シ大きなオン電流が得られる効果がある。
第１図および第２図は本発明の薄膜トランジスタの断面
模式図、第３図は本発明の薄膜トランジスタの主要製作
工程を説明する図、第４図は従来の薄膜トランジスタの
断面模式図會示す。 １１、２１．３１．４１・・・・旧・・基板（ガラス基
板）１２、２２．３２．４２・・・・・・・・・第１の
導電型の半導体層（多結晶シリコン） １３、２３．３３．４３・・・・・・・・・ゲート絶縁
膜１４、２４．３４．４４・・・・・・・・・ゲート電
極１５、２６．３６．４７．４７仙ソース・ドレイン領
域１６・・・・・・・・・・・・・・・・・・・・・・
・・・・・配線１７．２７．３７・・・・・・・・・・
・・・・・結晶粒界２５ 、３５ 、４６ 、４６’・
・・・・・・・・アモルファス状態の半導体層（アモル
ファスシリコン層） ４５・・・・・・・・・・・・・・・・・・・・・・・
・・・・レジスト特許出願人 日本電信電話株式会社 第１図 第２図 第４図 １６１５ １３１２１４１５ コ６ デ」ｉ’） ”’ｌ＋、、１７ 第３図 １り
模式図、第３図は本発明の薄膜トランジスタの主要製作
工程を説明する図、第４図は従来の薄膜トランジスタの
断面模式図會示す。 １１、２１．３１．４１・・・・旧・・基板（ガラス基
板）１２、２２．３２．４２・・・・・・・・・第１の
導電型の半導体層（多結晶シリコン） １３、２３．３３．４３・・・・・・・・・ゲート絶縁
膜１４、２４．３４．４４・・・・・・・・・ゲート電
極１５、２６．３６．４７．４７仙ソース・ドレイン領
域１６・・・・・・・・・・・・・・・・・・・・・・
・・・・・配線１７．２７．３７・・・・・・・・・・
・・・・・結晶粒界２５ 、３５ 、４６ 、４６’・
・・・・・・・・アモルファス状態の半導体層（アモル
ファスシリコン層） ４５・・・・・・・・・・・・・・・・・・・・・・・
・・・・レジスト特許出願人 日本電信電話株式会社 第１図 第２図 第４図 １６１５ １３１２１４１５ コ６ デ」ｉ’） ”’ｌ＋、、１７ 第３図 １り
Claims (2)
- （１）多結晶半導体薄膜トランジスタにおいて、第１の
導電型からなる半導体層と、第２の導電型の半導体層も
しくは導電性半導体化合物からなるソース・ドレイン領
域との間に、アモルファス状態の半導体層を挾むことを
特徴とする薄膜トランジスタ。 - （２）第１の導電型からなる半導体層、第２の導電型の
半導体層、導電性半導体化合物およびアモルファス状態
の半導体層が、シリコンまたはゲルマニウムもしくはシ
リコンとゲルマニウムの両者を主成分とすることを特徴
とする特許請求の範囲第１項記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19602185A JPS6257252A (ja) | 1985-09-06 | 1985-09-06 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19602185A JPS6257252A (ja) | 1985-09-06 | 1985-09-06 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257252A true JPS6257252A (ja) | 1987-03-12 |
Family
ID=16350900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19602185A Pending JPS6257252A (ja) | 1985-09-06 | 1985-09-06 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257252A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196490A (ja) * | 1990-11-28 | 1992-07-16 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
| FR2752338A1 (fr) * | 1996-06-28 | 1998-02-13 | Lg Electronics Inc | Transistor en couche mince a siliciure |
| US5726081A (en) * | 1995-10-18 | 1998-03-10 | United Microelectronics Corp. | Method of fabricating metal contact of ultra-large-scale integration metal-oxide semiconductor field effect transistor with silicon-on-insulator structure |
| GB2339966A (en) * | 1996-06-28 | 2000-02-09 | Lg Electronics Inc | Polysilicon thin film transistor with silicide |
| EP3640994A3 (en) * | 2018-09-26 | 2020-09-16 | INTEL Corporation | Channel structures for thin-film transistors |
-
1985
- 1985-09-06 JP JP19602185A patent/JPS6257252A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196490A (ja) * | 1990-11-28 | 1992-07-16 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
| US5726081A (en) * | 1995-10-18 | 1998-03-10 | United Microelectronics Corp. | Method of fabricating metal contact of ultra-large-scale integration metal-oxide semiconductor field effect transistor with silicon-on-insulator structure |
| FR2752338A1 (fr) * | 1996-06-28 | 1998-02-13 | Lg Electronics Inc | Transistor en couche mince a siliciure |
| GB2339966A (en) * | 1996-06-28 | 2000-02-09 | Lg Electronics Inc | Polysilicon thin film transistor with silicide |
| GB2339966B (en) * | 1996-06-28 | 2000-12-20 | Lg Electronics Inc | Polysilicon thin film transistor |
| EP3640994A3 (en) * | 2018-09-26 | 2020-09-16 | INTEL Corporation | Channel structures for thin-film transistors |
| US11335789B2 (en) | 2018-09-26 | 2022-05-17 | Intel Corporation | Channel structures for thin-film transistors |
| US11881517B2 (en) | 2018-09-26 | 2024-01-23 | Intel Corporation | Channel structures for thin-film transistors |
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