JP2507192B2

JP2507192B2 - プログラマブル素子およびその製造方法

Info

Publication number: JP2507192B2
Application number: JP3015199A
Authority: JP
Inventors: 一郎松尾; 浩嗣本田
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1990-02-06
Filing date: 1991-02-06
Publication date: 1996-06-12
Anticipated expiration: 2011-06-12
Also published as: JPH04211159A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的にプログラムす
ることができるプログラマブル素子およびその製造方法
に関し、特に、半導体集積回路を構成するのに適したプ
ログラマブル素子およびその製造方法に関するものであ
る。

【０００２】

【従来の技術】使用者の望む内容（データ）を備えたＲ
ＯＭ（Read Only Memory）をただちに得ることができる
という理由から、使用者がデータを購入後に電気的に書
き込むことのできるＰＲＯＭ（Programmable Read Only
Memory）が半導体メモリとして広く用いられている。

【０００３】また、同様の理由から、使用者が内容（機
能）を購入後に電気的に書き込むことのできるＰＬＤ
（Programmable Logic Device）も、論理回路として用
いられている。

【０００４】このようなＰＲＯＭやＰＬＤは、希望する
内容を外部から電気的に書き込むことができて、しかも
電源を切った後でもその記憶内容が保持されるようなプ
ログラマブル素子から構成されている。従来のプログラ
マブル素子はたとえば特開昭６２−２４２３３６号公報
に示されている。

【０００５】図７〜図９を参照しながら、従来のプログ
ラマブル素子について説明する。図７は従来のプログラ
マブル素子の平面的な構成を示す。図に示すように、Ｐ
型のシリコン基板１の表面の所定領域（分離領域）上
に、フィールド絶縁膜３が選択的に形成されている。シ
リコン基板１の表面において、フィールド絶縁膜３が設
けられていない領域には、下部電極２を構成するＮ⁺型
拡散層が形成されている。さらに、シリコン基板１上に
は、フィールド絶縁膜３を介して、多結晶シリコン膜か
らなる上部電極５が配置されている。上部電極５は、下
部電極２と立体的に直角に交差している。下部電極２と
上部電極５とが互いに重なり合っている領域（斜線で示
された領域）がプログラム領域６を構成する。

【０００６】ＰＲＯＭやＰＬＤは、このようなプログラ
マブル素子が同一シリコン基板上に多数集積された半導
体装置である。

【０００７】図８は、図７におけるＣ−Ｃ線に沿った断
面図である。図８に示すように、下部電極２の上面は、
薄いプログラム絶縁膜７で覆われており、そのプログラ
ム絶縁膜７の上に上部電極５が形成されている。

【０００８】図９は、図７におけるＤ−Ｄ線に沿った断
面図である。図９に示すように、下部電極２の上面がプ
ログラム絶縁膜７により覆われている一方、シリコン基
板１の、下部電極２が形成されていない領域が、フィー
ルド絶縁膜３により覆われている。すなわち、シリコン
基板１の上面（主面）がプログラム絶縁膜７とフィール
ド絶縁膜３とで完全に覆われている。上部電極５は、こ
のプログラム絶縁膜７とフィールド絶縁膜３とによっ
て、シリコン基板１から電気的に分離されている。

【０００９】本プログラマブル素子においては、上部電
極５と下部電極２との間にプログラム絶縁膜７の絶縁耐
圧よりも十分高い電圧を印加して、プログラム領域６の
プログラム絶縁膜７を破壊し、上部電極５と下部電極２
とを電気的に導通させることによって、プログラムすな
わち書き込みが行われる。

【００１０】上記プログラマブル素子を有する半導体集
積回路においては、高温での熱処理に耐えることや下地
絶縁膜に対する密着性に優れていることなどの理由か
ら、多結晶シリコンが電極（上部電極５）や配線の材料
として、広く用いられている。なお、上記半導体集積回
路の電極は、通常、同一半導体基板に集積された各プロ
グラマブル素子の電極を接続する配線をも兼ねているの
で、以下、電極および配線を総称して「電極」と称す
る。

【００１１】電極の抵抗は一般に低いほどよいので、電
極として多結晶シリコン層を用いる場合、多結晶シリコ
ン層に不純物をドープ（拡散）して、その抵抗を低下さ
せる必要がある。

【００１２】このような１層の多結晶シリコン層からな
る電極の代わりに、たとえば、多結晶シリコン層と金属
シリサイド層との積層構造（ポリサイド構造）を有する
電極を用いる場合でも、プログラマブル素子とともに同
一半導体基板に集積されるＭＩＳＦＥＴのしきい値電圧
を安定化するなどの目的で、電極に不純物をドープする
ことが多い。

【００１３】以下に、図１２（ａ）〜（ｄ）を参照しな
がら、半導体集積回路の電極へ不純物をドープする従来
の方法について説明する。

【００１４】まず、図１２（ａ）に示すように、Ｐ型シ
リコン基板１０１の一主面の所定領域（分離領域）に、
フィールド絶縁膜１０２を選択的に形成して、このフィ
ールド絶縁膜１０２によって、フィールド絶縁膜１０２
が形成されていない複数の領域を互いに電気的に分離す
る。次に、シリコン基板１０１上において、フィールド
絶縁膜１０２が形成されていない各領域上に、プログラ
ム絶縁膜１０３を形成する。このとき、シリコン基板１
０１の素子形成領域１０４上に形成されたプログラム絶
縁膜１０３の厚さと、スクライブライン領域１０５上に
形成されたプログラム絶縁膜１０３の厚さとは、通常ほ
ぼ同じである。

【００１５】次に、図１２（ｂ）に示すように、プログ
ラム絶縁膜１０３上およびフィールド絶縁膜１０２上に
全面にわたって多結晶シリコン膜１０６を成長させる。
さらに、図１２（ｃ）に示すように、イオン注入法によ
り、多結晶シリコン膜１０６中に１×１０¹⁶／cm²程度
のヒ素イオンをドープする。

【００１６】次に、図１２（ｄ）に示すように、フォト
エッチング法により、多結晶シリコン膜６を所望の形状
にパターニングし、上部電極１０７を形成する。

【００１７】

【発明が解決しようとする課題】このような従来のプロ
グラマブル素子においては、プログラムされるべき領域
すなわちプログラム領域６の面積は、上部電極５および
下部電極２のそれぞれの幅によって決定される（図７参
照）。上部電極５および下部電極２の幅は、配線抵抗低
減の観点から、あまり狭くできないため、一般に最小加
工寸法の２〜３倍程度となり、結果としてプログラム領
域６の面積をあまり狭くすることができない。実際の半
導体集積回路においては、プログラム領域６が、数千個
ないし数万個以上存在するため、全体として未書き込み
状態のプログラム領域６の静電容量が半導体集積回路の
寄生容量としてかなりの大きさになる。さらに、上述の
従来のプログラマブル素子では、下部電極２が半導体基
板１中に設けられた高濃度不純物拡散層であるため、半
導体基板１と下部電極２との間で大きな寄生容量が生じ
る。最近の半導体集積回路においては、下部電極２を構
成している高濃度不純物拡散層の層厚（ＰＮ接合の深
さ）が、通常０.３μｍより薄い（浅い）ので、下部電
極２がどうしても４０〜５０Ω／□程度の高いシート抵
抗値を持ってしまう。

【００１８】このように、従来のプログラマブル素子
は、その素子から構成される半導体集積回路の動作速度
を低下させるという欠点を有している。

【００１９】また、プログラマブル素子を製造する従来
の方法によれば、イオン注入工程中に、注入されたイオ
ンにより多結晶シリコン膜１０６中に電荷が蓄積され、
その電荷がフィールド絶縁膜１０２よりも薄いプログラ
ム絶縁膜１０３を通じて基板１０１に放電する。その
際、プログラム絶縁膜１０３の膜厚が場所にかかわらず
ほぼ同一なので、どの領域においても同一の電流密度で
放電電流が流れる。このため、素子形成領域４において
プログラム絶縁膜１０３が破壊されたり、破壊に至らな
いまでも電荷の注入による絶縁耐圧の劣化が生じたりす
る。また、プログラム絶縁膜１０３とシリコン基板１０
１との界面に、界面準位の生成が起こる。この結果とし
て、プログラム絶縁膜１０３を用いた素子の信頼性が低
下するという問題が生じる。

【００２０】本発明は上記従来素子ならびにその製造方
法にあった問題点を解決するもので、プログラム領域の
面積の値が製造工程上の最小加工寸法により定まる限界
よりも小さく、それによってプログラム領域の寄生容量
が低減されたプログラマブル素子を提供することを目的
とする。

【００２１】本発明の他の目的は、プログラム領域の面
積がリソグラフィ工程中のマスク合わせずれによって変
化しない、プログラム特性が安定したプログラマブル素
子を提供することである。

【００２２】本発明のさらに他の目的は、動作速度の速
いプログラマブル素子を提供し、このプログラマブル素
子から構成される半導体集積回路の信号遅延時間を低減
することである。

【００２３】本発明のさらに他の目的は、プログラマブ
ル素子を構成する薄い絶縁膜が、イオン注入により蓄積
された電荷によって破壊されたり、その特性が劣化した
りすることがないプログラマブル素子の製造方法を提供
することにある。

【００２４】

【課題を解決するための手段】本発明のプログラマブル
素子は、第１の導電層と、前記第１の導電層上に形成さ
れた第１の絶縁層と、前記第１の絶縁層上に形成された
第２の導電層とを備えたプログラマブル素子であって、
前記第１の絶縁層は、他の領域より層厚の薄い２個の窓
領域を有しており、前記２個の窓領域は前記第１の導電
層と前記第２の導電層とが重なり合う領域と重なり合わ
ない領域間にまたがって形成されている。

【００２５】また、さらに、上面に他の絶縁層が形成さ
れている基板を備えており、しかも、第１の導電層は他
の絶縁層上に形成された導電層であってもよい。

【００２６】第１の導電層が多結晶シリコン層であって
もよい。第１の導電層が、多結晶シリコン層とその上に
形成された金属シリサイド層とで構成されていてもよ
い。

【００２７】絶縁層が、第１の導電層の上面を覆う第１
の部分と、他の絶縁層の上面において第１の導電層が形
成されている領域以外の領域を覆う第２の部分とを有
し、絶縁層の窓領域が絶縁層の第１の部分と第２の部分
とにまたがっていてもよい。

【００２８】さらに、半導体基板を備えており、しか
も、第１の導電層は半導体基板に形成された不純物拡散
層であってもよい。

【００２９】絶縁層が、第１の導電層の上面を覆う第１
の部分と、半導体基板の上面において第１の導電層が形
成されている領域以外の領域を覆う第２の部分とを有
し、絶縁層の窓領域がこの絶縁層の第１の部分と第２の
部分とにまたがっており、第２の導電層が絶縁層の窓領
域を覆っていてもよい。

【００３０】絶縁層が、第１の導電層の上面を覆う第１
の部分と、半導体基板の上面において第１の導電層が形
成されている領域以外の領域を覆う第２の部分とを有
し、絶縁層の窓領域がこの絶縁層の第１の部分と第２の
部分とにまたがっており、第２の導電層が絶縁層の窓領
域の一部分を覆っていてもよい。

【００３１】本発明のプログラマブル素子の製造方法
は、半導体基板の一主面の分離領域にフィールド絶縁膜
を選択的に形成する工程と、半導体基板の一主面におい
て、分離領域以外の領域のうちの第１の領域上に、プロ
グラマブル素子を構成すべき第１の絶縁膜を形成する工
程と、半導体基板の一主面において、分離領域以外の領
域のうちの第２の領域上に、第１の絶縁膜よりも絶縁耐
圧の低い、保護用絶縁膜として機能する第２の絶縁膜を
形成する工程と、少なくとも第１，第２の絶縁膜の上に
導電膜を形成する工程と、イオン注入法により導電膜に
不純物をドープする工程とを有する。

【００３２】他の本発明のプログラマブル素子の製造方
法は、半導体基板の一主面の分離領域にフィールド絶縁
膜を選択的に形成する工程と、半導体基板の一主面にお
いて、分離領域以外の領域のうちの第２の領域上に、第
１の絶縁膜よりも絶縁耐圧の低い、保護用絶縁膜として
機能する第２の絶縁膜を形成する工程と、半導体基板の
一主面において、分離領域以外の領域のうちの第１の領
域上に、プログラマブル素子を構成する第１の絶縁膜を
形成する工程と、少なくとも第１，第２の絶縁膜の上に
導電膜を形成する工程と、イオン注入法で導電膜に不純
物をドープする工程と有する。

【００３３】さらに他の本発明のプログラマブル素子の
製造方法は、半導体基板の一主面の分離領域にフィール
ド絶縁膜を選択的に形成する工程と、半導体基板の一主
面において、分離領域以外の領域のうちの第１の領域上
に、プログラマブル素子を構成する第１の絶縁膜を形成
し、同時に、分離領域以外の前記領域のうちの第２の領
域上に、前記第１の絶縁膜よりも絶縁耐圧の低い、保護
用絶縁膜として機能する第２の絶縁膜を形成する工程
と、少なくとも第１，第２の絶縁膜の上に、導電膜を形
成する工程と、イオン注入法で導電膜に不純物をドープ
する工程とを有する。

【００３４】前記第２の領域は、半導体基板のスクライ
ブライン領域内に形成されてもよい。

【００３５】

【作用】本発明のプログラマブル素子によれば、絶縁層
が他の領域より層厚の薄い２個の窓領域を有し、第１，
第２の導電層がこの絶縁層を介して互いに重なり合う領
域が窓領域のそれぞれの一部分を含んでいるので、薄い
絶縁膜からなるプログラム領域の面積の値を、製造技術
上の最小加工寸法により定まる限界よりも小さくするこ
とができ、プログラム領域の寄生容量が低減される。し
たがって、本発明のプログラマブル素子を同一半導体基
板に多数集積した半導体集積回路は、信号の遅延時間が
短く、高速で動作する。

【００３６】また、本発明のプログラマブル素子によれ
ば、プログラム領域の面積がマスク合わせずれによって
変化しないため、プログラム素子の特性が変動しにく
い。

【００３７】さらに、本発明のプログラマブル素子の一
態様においては、下部電極を十分に厚い絶縁層により半
導体基板から分離することにより、下部電極−半導体基
板間の寄生容量は十分に低減することができる。この態
様によれば、下部電極として低抵抗材料を用いることが
できるので、下部電極のシート抵抗を高不純物濃度拡散
層のシート抵抗に比べて十分低くすることができる。

【００３８】本発明のプログラマブル素子の製造方法に
よれば、イオン注入により絶縁膜上の電極用導電膜に蓄
積された電荷が、半導体基板の保護領域にのみ流れ、プ
ログラマブル素子を構成する薄い絶縁膜中を流れない。
このため、プログラマブル素子を構成する薄い絶縁膜の
破壊や特性劣化を防止することができ、信頼性の高いプ
ログラマブル素子が得られる。さらに、保護領域をスク
ライブライン領域に設けることにより、保護領域の形成
のための余分な面積を増加することなく、同様の優れた
効果を得ることができる。

【００３９】

【実施例】図１は、本発明の第１の実施例であるプログ
ラマブル素子の平面図、図２は図１のＡ−Ａ線に沿った
断面図である。

【００４０】実際の半導体集積回路たとえばＰＲＯＭお
よびＰＬＤ等においては、図１に示すようなプログラマ
ブル素子が同一半導体基板上に多数集積されているが、
ここでは単一のプログラマブル素子を代表させて説明す
る。

【００４１】図１に示すように、半導体基板であるＰ型
シリコン基板１１の所定領域（分離領域上に、フィール
ド絶縁膜１３が形成されている。シリコン基板１１の表
面において、フィールド絶縁膜１３が形成されていない
領域には、Ｎ⁺型拡散層（幅、２μｍ）からなる下部電
極（第１の導電層）１２が形成されている。下部電極１
２は、フィールド絶縁膜１３によって、他の不純物拡散
層（図示せず）から電気的に分離されている。また、窓
領域１４は、下部電極１２と上部電極１５とが重なり合
う（交差）領域と重なり合わない領域とにまたがって形
成されている。

【００４２】下部電極１２の上には、絶縁膜１８（図１
には示されていない。図２参照）が形成されている。こ
の絶縁膜１８とフィールド絶縁膜１３とで、シリコン基
板１１の上面が覆われている。以下、この絶縁膜１８お
よびフィールト絶縁膜１３を総称して「絶縁層」と称す
る。この絶縁層により、後述する上部電極１５とシリコ
ン基板１１とが電気的に分離される。この絶縁層は、そ
の一部（プログラマブル素子が形成される部分）に、他
の領域よりも薄い膜厚を有する２個の窓領域１４を有し
ている。本実施例において、窓領域１４は、絶縁層を構
成する絶縁膜１８に形成されている。窓領域１４が、絶
縁膜１８とフィールド絶縁膜１３とにまたがって形成さ
れている例については、第２の実施例として後に説明す
る。

【００４３】本実施例における窓領域１４の平均寸法
は、リソグラフィーの解像度およびエッチング特性によ
り定まる最小加工寸法程度（約１μｍ程度）にすること
ができる。本実施例における窓領域１４の寸法は１μｍ
である。この寸法については、下部電極１２の線幅に応
じて、その幅以下の適切な値を選択することができる。
また、隣接する二つの窓領域１４の間隔は１μｍであ
る。この間隔についても、後述する上部電極１５の幅に
応じて、その幅以下の適切な値を選択することができ
る。

【００４４】多結晶シリコン層（幅２μｍ）からなる上
部電極（第２の導電層）１５が、隣接する二つの窓領域
１４にまたがるように形成されている。上部電極１５と
窓領域１４との重なりによって形成される、斜線を施し
た領域（プログラム領域）１６の幅（図１に示される領
域１６の辺のうち、Ａ−Ａ線に平行な辺の長さ）は、最
終的には１００nm程度あれば十分である。言いかえる
と、上部電極１５と窓領域１４とのマスク合わせずれを
考慮しても、プログラム領域１６の幅は通常の最小加工
寸法の１／２〜１／３程度の値に縮小される。

【００４５】そして、図２に示すように、下部電極１２
の上には１００nm程度の絶縁膜１８が形成されており、
その一部分が１０nm程度の薄い膜厚を有する窓領域１４
となっている。窓領域１４は、酸化膜、または酸化膜と
窒化膜との積層膜からなるプログラム絶縁膜１７で構成
される。プログラム絶縁膜１７の厚さは、１５〜２０Ｖ
程度の電圧で破壊され得る十分に薄い厚さ、たとえば約
１０nm程度である。プログラム用絶縁膜１７は、絶縁膜
１８の窓領域１４をエッチングにより除去した後におい
て、たとえばパイロ酸化法またはドライ酸化法により下
部電極１２の上面を酸化する方法、あるいは、気相成長
法等によって窒化膜を下部電極１２上に堆積する方法を
用いて形成される。

【００４６】前述したように、絶縁膜１８のうち、窓領
域１４と上部電極１５とが互いに重なり合う領域が、プ
ログラム領域１６である。このような構造によれば、プ
ログラム領域１６の寸法は、上部電極１５の走る方向
（図１のＡ−Ａ線に垂直な方向）については最小加工寸
法程度であり、また上部電極１５に垂直な方向（図１の
Ａ−Ａ線に平行な方向）については最小加工寸法の１／
２〜１／３程度と非常に小さくできる。このため、本実
施例のプログラマブル素子のプログラム領域１６の面積
は、０.３〜０.５μｍ²となる。この面積は、従来のプ
ログラマブル素子のプログラマブル領域の面積（約４μ
ｍ²）の１／８〜１／１３程度である。

【００４７】図２からわかるように、絶縁膜１８におい
て上部電極１５と下部電極１２とが互いに重なり合う
（対向している）部分は、比較的薄いプログラム絶縁膜
１７と、それ以外の比較的厚い部分とを有している。こ
の比較的厚い部分は、プログラム絶縁膜１７に比べて十
分厚い任意の厚さに形成できる。この部分を厚くするこ
とにより、上部電極１５と下部電極１２との間に生ずる
静電容量が低減され、このプログラム素子から構成され
る半導体集積回路の寄生容量も全体として小さくなる。

【００４８】本実施例では、絶縁膜１８において、上部
電極１５が形成されるべき領域の両側付近にそれぞれ窓
領域１４が形成されている（図１参照）。このため、上
部電極１５を形成するためのリソグラフィ工程に際し
て、上部電極１５の位置と窓領域１４の位置との間で、
マスク合わせずれを原因とする位置ずれが生じても、２
個のプログラム領域１６の合計面積は変化せず、つねに
安定なプログラム特性が得られる。より詳細に説明する
ならば、上部電極１５の位置が図１において左方向へず
れると、中において左のプログラム領域１６の面積が増
加するが、右側のプログラム領域１６の面積はそれに応
じた量だけ減少する。このため、左右２個のプログラム
領域１６の合計面積が上部電極１５の位置ずれによって
変動してしまうようなことはない。

【００４９】本発明の第２の実施例について、図３およ
び図４を参照しながら、説明する。図３は本発明の第２
の実施例の平面図であり、図４は図３のＢ−Ｂ線に沿っ
た断面図である。

【００５０】図３に示すように、半導体基板であるＰ型
シリコン基板１１の所定領域（分離領域）上に、フィー
ルド絶縁膜１３が形成されている。シリコン基板１１の
表面において、フィールド絶縁膜１３が形成されていな
い領域には、Ｎ⁺型拡散層からなる下部電極１２が形成
されている。下部電極１２は、フィールド絶縁膜１３に
より、他の不純物拡散層（図示せず）から電気的に分離
される。下部電極１２の上には、厚さ１００nm程度の絶
縁膜２８（図３には示されていない。図４参照）が形成
されている。絶縁膜２８とフィールド絶縁膜１３とから
なる絶縁層は、シリコン基板１１の上面を覆っている。
この絶縁層は、プログラマブル素子が形成されるべき部
分に、他の領域よりも薄い膜厚を有する二つの窓領域２
４を有している。本実施例において、窓領域２４の各々
は、絶縁膜２８とフィールド絶縁膜１３とをまたいでい
る。言いかえると、窓領域２４の各々が、図３に示す下
部電極１２の対向する２辺のそれぞれをまたいでいる。
窓領域２４の平均寸法を、リソグラフィーの解像度およ
びエッチング特性により定まる最小加工寸法程度にする
ことができる。本実施例において、窓領域２４の寸法は
１μｍである。この寸法については、上部電極１５の幅
に応じて、その幅以下の適切な値を選択することができ
る。また、隣接する二つの窓領域２４の間隔は１μｍで
ある。この間隔についても、下部電極１２の幅に応じ
て、その幅以下の適切な値を選択することができる。

【００５１】絶縁膜２８のうち窓領域２４が形成されて
いる部分、すなわち後述するプログラム領域の厚さが１
０nmであり、この厚さは絶縁膜２８の他の領域の厚さ
（１００nm程度）に比べて薄い。窓領域２４のうち、下
部電極１２と重なり合っている部分がプログラム領域
（図３において斜線を付した領域）２６を構成してい
る。窓領域２４と下部電極１２とによって決定されるプ
ログラム領域２６の幅（プログラム領域２６の辺のうち
図３のＢ−Ｂ線に平行な辺の長さ）は、最終的には１０
０nm程度あれば十分である。窓領域２４と下部電極１２
とのマスク合わせずれを考慮しても、その幅は通常最小
加工寸法の１／２〜１／３程度でよい。

【００５２】多結晶シリコンからなる上部電極１５（幅
２μｍ）は、隣接する二つのプログラム領域２６のそれ
ぞれを完全に覆っている。

【００５３】図４に示すように、下部電極１２の上面の
大部分が１００nm程度の厚い絶縁膜２８に覆われている
が、下部電極１２の上面のうち、下部電極１２と窓領域
２４とが重なり合っている領域のみが、１０nm程度の薄
いプログラム絶縁膜２７に覆われている。このプログラ
ム絶縁膜２７が絶縁層のプログラム領域２６を構成す
る。

【００５４】本実施例によれば、プログラム領域２６の
寸法は、上部電極１５に平行な方向（Ｂ−Ｂ線に平行な
方向）については最小加工寸法の１／２〜１／３程度と
非常に小さくできる。この結果、本実施例のプログラマ
ブル素子のプログラム領域２６の面積は、０．３〜０．
５μｍ²となる。この面積は、従来のプログラマブル素
子のプログラマブル領域の面積（約４μｍ²）の１／８
〜１／１３程度である。

【００５５】プログラム領域２６以外において、上部電
極１５と下部電極１２とが互いに重なり合う領域の絶縁
膜２８の厚さについては、プログラム絶縁膜２７の厚さ
に比べて十分厚くすることができるため、上部電極１５
と下部電極１２との間に生ずる静電容量が低減され、こ
のプログラム素子から構成される半導体集積回路の寄生
容量も全体として小さくなる。

【００５６】また、本実施例では、絶縁膜２８におい
て、下部電極１２の両側付近に、窓領域２４が形成され
ている（図３参照）。このため、窓領域２４を形成する
ためのリソグラフィ工程に際して、窓領域２４の位置と
下部電極１２の位置との間で、マスク合わせずれを原因
とする位置ずれが生じても、２個のプログラム領域２６
の合計面積が変化せず、つねに安定したプログラム特性
が得られる。より具体的に説明するならば、窓領域２４
の位置が図３において上方向へずれると、図において上
側のプログラム領域２６の面積が減少するものの、下側
のプログラム領域２６の面積がそれに応じた量だけ増加
する。このため、窓領域２４に位置ずれがあったとして
も、上下２個のプログラム領域２６の合計面積が変動す
るようなことがない。

【００５７】図５は本発明の第３の実施例の平面図であ
る。この実施例は本発明の効果をよりいっそう顕著に発
揮することができるものである。

【００５８】図５に示すように、本実施例と前述した第
１，第２の実施例との構成上の主要な相違点は窓領域３
４の位置にあり、他については共通している。

【００５９】本実施例において、窓領域３４はそれぞれ
下部電極１２上の絶縁膜（図６においては図示せず）と
フィールド絶縁膜１３とをまたいでいる。言いかえる
と、窓領域２４の各々は、図５に示す下部電極１２の対
向する２辺のそれぞれの辺をまたいでいる。しかも、窓
領域３４は、上部電極１５の対向する２辺のそれぞれの
辺をもまたいでいる。

【００６０】この構成によれば、図５において斜線を施
したプログラム領域３６の形状は、下部電極１２、窓領
域３４および上部電極１５が互いに重なり合う領域によ
り定まる。窓領域３４と上部電極１５との重なり部分の
幅を最小加工寸法の１／２〜１／３程度にすることがで
きるので、プログラム領域３６の面積は０．１〜０．２
５μｍ²となる。この面積は、従来のプログラマブル素
子のプログラマブル領域の面積（約４μｍ²）の１／１
６〜１／４０程度にまで縮小され、寄生容量の低減効果
が非常に顕著となる。

【００６１】また、この構成によれば、窓領域３４を形
成するためのリソグラフィ工程に際して、窓領域３４の
位置と下部電極１２の位置との間で、マスク合わせずれ
を原因とする位置ずれが生じても、２個のプログラム領
域３６の合計面積は変化しない。また、上部電極１５を
形成するためのリソグラフィ工程に際して、上部電極１
５の位置と間取り３４の位置との間で、マスク合わせず
れを原因とする位置ずれが生じても、２個のプログラム
領域３６の合計面積は変化しない。このため、本実施例
のプログラマブル素子によれば、第１および第２の実施
例よりも、さらに安定したプログラム特性が得られる。

【００６２】第１，第２および第３の実施例であるプロ
グラマブル素子の下部電極１２は、いずれもシリコン基
板１１に形成された不純物拡散層であるが、以下に、下
部電極１２が不純物拡散層で場合を例（第４の実施例）
にあげて説明する。図６は、本発明の第４の実施例であ
るプログラマブル素子の断面図である。本実施例の平面
的な構成は、第１の実施例（図１参照）と実質的に同じ
である。

【００６３】図６に示すように、半導体基板１１上に
は、十分な厚さたとえば５００nm程度の厚さを有するフ
ィールド絶縁膜１０が形成されている。フィールド絶縁
膜１０の上には、多結晶シリコンからなる下部電極１２
が形成されている。下部電極１２は、一層の多結晶シリ
コン層以外に、多結晶シリコン層とその上に形成された
金属シリサイド層との積層構造（ポリサイド構造）を有
する層であってもよい。

【００６４】下部電極１２が、たとえば減圧気相成長法
を用いて形成された膜厚約４００nm程度の多結晶シリコ
ン層である場合、その多結晶シリコン層に不純物を高濃
度にドープすることにより、下部電極１２のシート抵抗
は２０Ω／□程度となる。一方、下部電極１２が、たと
えば減圧気相成長法を用いて形成された膜厚約２００nm
程度の多結晶シリコン層と、膜厚約１５０nm程度のタン
グステンシリサイドとが順次積層されたポリサイド構造
を有する層である場合、下部電極１２のシート抵抗は５
Ω／□程度となる。このように、いずれの場合でも、本
実施例の下部電極１２のシート抵抗は、高不純物濃度拡
散層からなる従来の下部電極のシート抵抗（４０〜５０
Ω／□）に比して、低くなる。

【００６５】下部電極１２の上面の大部分は、１５〜２
０Ｖ程度のプログラム電圧の印加により破壊しない十分
な厚さ、たとえば１２０nm程度を有する絶縁膜１８によ
って覆われている。絶縁膜１８のうち、下部電極１２の
上面の所定領域上に位置する領域は、他の領域より膜厚
の薄い窓領域１４を構成している。この窓領域１４は、
酸化膜、または酸化膜と窒化膜との積層膜からなるプロ
グラム用絶縁膜１７で構成されている。プログラム用絶
縁膜１７の厚さは、１５〜２０Ｖ程度の電圧で破壊され
得る十分に薄い厚さ、たとえば約１０nm程度の厚さであ
る。プログラム用絶縁膜１７は、たとえばパイロ酸化
法，ドライ酸化法により下部電極（多結晶シリコン層）
１２の上面を酸化する方法、あるいは、気相成長法等に
よって窒化膜を下部電極１２上に堆積する方法を用いて
形成される。

【００６６】絶縁膜１８上には、多結晶シリコンからな
る上部電極（第２の導電層）１５が形成されており、上
部電極１５は絶縁膜１８の窓領域１４の各々の一部を覆
っている。絶縁膜１８の窓領域１４のうち、上部電極１
５に覆われている領域がプログラム領域１６として機能
する。

【００６７】本実施例のプログラマブル素子において
は、フィールド絶縁膜１０の膜厚が５００nm程度と十分
に厚いので、下部電極１２と半導体基板１１との間の寄
生容量は、本発明の第１の実施例、および従来技術のプ
ログラマブル素子の寄生容量に比較して、十分に小さく
なる。また、上述したように、下部電極１２のシート抵
抗も、従来技術の下部電極２のシート抵抗に比較して低
い。特に、下部電極１２がポリサイド構造を有する場
合、この抵抗低下の程度は顕著である。

【００６８】これらの理由により、本実施例のプログラ
マブル素子を同一半導体基板に多数集積した半導体集積
回路は、信号の遅延時間が短いため、高速で動作するこ
とができる。

【００６９】本実施例のプログラマブル素子は、第１の
実施例と同様に２個の窓領域１４を有しているので、上
述の利点以外にも、第１の実施例と同様の優れた利点を
有している。

【００７０】このように、本発明のプログラマブル素子
によれば、薄い絶縁膜からなるプログラム領域の面積
を、製造技術上の最小加工寸法により定まる限界よりも
小さくすることができるので、プログラム領域の寄生容
量が低減される。また、プログラム領域の面積がマスク
合わせずれによって変化しないため、プログラム素子の
特性が変動しにくい。

【００７１】さらに、本発明のプログラマブル素子の一
態様においては、下部電極を十分に厚い絶縁層により半
導体基板から分離することにより、下部電極−半導体基
板間の寄生容量を十分に低減することができる。この態
様によれば、下部電極として低抵抗材料を用いることが
できるので、下部電極のシート抵抗を高不純物濃度拡散
層のシート抵抗に比べて十分低くすることができる。

【００７２】なお、本発明のプログラマブル素子を構成
する各部材の寸法（膜厚）および材料、または、それら
部材の形成方法等は、必ずしも上述したものに制限され
るものではない。

【００７３】プログラム絶縁膜１７，２７として薄い絶
縁膜を有している本発明のプログラマブル素子を製造す
るとき、上部電極１５を形成するための導電膜に対して
イオンを注入する工程中に、その導電膜中に蓄積された
電荷によって、上記薄い絶縁膜が破壊されるおそれがあ
る。以下に、図１０（ａ）〜（ｄ）を参照しながら、上
記絶縁膜の破壊が防止されるプログラマブル素子の製造
方法を説明する。

【００７４】まず、図１０（ａ）に示すように、Ｐ型半
導体基板１１１の主面の所定領域（分離領域）を選択的
に酸化することにより、フィールド酸化膜１１２を形成
する。フィールド酸化膜形成方法として、上述の局所酸
化法以外の方法、たとえば酸化膜あるいは他の絶縁膜の
堆積およびパターニングによりフィールド酸化膜（絶縁
膜）を形成する方法を用いてもよい。

【００７５】半導体基板１１１の主面において、フィー
ルド酸化膜１１２が形成されなかった複数の領域は、フ
ィールド酸化膜１１２によりに互いに電気的に分離され
る。半導体基板１１１の主面においてフィールド酸化膜
１１２が形成されていない複数の領域のうち、半導体基
板１１１の素子領域１１３に位置する領域（第１の領
域）には、プログラム絶縁膜１１４を形成する。

【００７６】一方、フイールド酸化膜１１２が形成され
ていない領域のうち、保護領域１１５に位置する領域
（第２の領域）には、プログラム絶縁膜１１４よりも絶
縁破壊しやすい保護絶縁膜１１６を形成する。保護絶縁
膜１１６の絶縁破壊電圧をプログラム絶縁膜１１４の絶
縁破壊電圧よりも低くするためには、保護絶縁膜１１６
の厚さを、プログラム絶縁膜１１４よりも薄くすればよ
い。たとえば、プログラム絶縁膜１１４の膜厚が２０nm
とするとき、保護絶縁膜１１６の厚さを１０〜１５nm程
度とすればよい。

【００７７】なお、図１０（ａ）には示されていない
が、半導体基板１１１においてプログラム絶縁膜１１４
の下部領域（第１の領域）には、不純物拡散層からなる
下部電極が形成される。この不純物拡散層の形成は、プ
ログラム絶縁膜１１４を形成する工程の前に行う。

【００７８】保護絶縁膜１１６は、たとえば、半導体基
板１１１の第１領域上にプログラム絶縁膜１１３を形成
する際に保護領域１１５上に同時に形成された絶縁膜
（不図示）を、フォトエッチング法によりいったん選択
的に除去したのち、再度、保護領域１１５の上面を酸化
するなどの方法で形成することができる。

【００７９】プログラム絶縁膜１１３を形成する工程
と、保護絶縁膜１１６を構成する工程とは、どちらの工
程を先に行ってもよい。また、これらの工程を同時に行
うことも可能である。半導体基板１１１の第１の領域と
第２の領域とを同時に酸化するとき、第１の領域の酸化
レートを第２の領域の酸化レートよりも高くなるように
すれば、プログラム絶縁膜１１４とそれより薄い保護絶
縁膜１１６とを同時に得ることができる。半導体基板１
１１の第１の領域と第２の領域との間で、このように酸
化レートを異ならしめるためには、半導体基板１１１の
第１の領域の不純物濃度を、第２の領域の不純物濃度よ
りも高くすればよい。上述したように、半導体基板１１
１の第１の領域には、下部電極となる高濃度不純物拡散
層が形成されているので、そのような高濃度不純物拡散
層を半導体基板１１１の第２の領域に形成しないように
すれば、半導体基板１１１の第１の領域の不純物濃度を
第２の領域の不純物濃度よりも高くすることが簡単に実
現できる。こうして、プログラム絶縁膜１１４と保護絶
縁膜１１６とを、一つの酸化工程でより容易に形成する
ことができる。この方法によれば、保護絶縁膜１１６を
形成するために、特別の工程を行う必要はないので、製
造工程数が増加しないという利点がある。

【００８０】次に、図１０（ｂ）に示すように、フィー
ルド酸化膜１１２、プログラム絶縁膜１１４および保護
絶縁膜１１６を覆って、基板１１１の全面に多結晶シリ
コン膜１１７を形成する。

【００８１】このあと、多結晶シリコン膜１１７に対し
て、オキシ塩化リン（ＰＯＣｌ₃）雰囲気中で熱処理を
するなどの方法で不純物をドーピングして、導電性を与
える。不純物の量は、多結晶シリコン膜１１７を導電性
にするのに十分なだけあればよく、さほど高い濃度を有
する状態にまでドープする必要はない。また、膜中の不
純物濃度分布についても、その均一性は他の条件に比べ
てさほど重要なことではない。

【００８２】次に、図１０（ｃ）に示すように、イオン
注入法により、多結晶シリコン膜１１７中に１０¹⁶／cm
²程度にヒ素イオンをドープする。この工程において、
ヒ素イオンの注入により、多結晶シリコン膜１１７中に
蓄積された電荷の大部分が、比較的薄い保護絶縁膜１１
６を通じて基板１１１に放電される。なぜなら、基板１
１１の主面の一部である保護領域１１５には、基板１１
１の導電型と反対の導電型の不純物がドープされてい
ず、保護領域１１５が半導体基板１１１に電気的に接続
されているからである。

【００８３】イオン注入工程のとき、多結晶シリコン膜
１１７の基板１１１に対する電位が、保護絶縁膜１１６
の絶縁破壊電圧程度に固定される。このため、保護絶縁
膜１１６に比して厚く、電流は絶縁破壊電圧が高いプロ
グラム絶縁膜１４中をほとんど流れない。

【００８４】次に、図１０（ｄ）に示すように、フォト
エッチング法により、多結晶シリコン膜１１７を所望の
形状に加工し、上部電極１１８を形成する。このとき、
図示するように保護領域１１５上の多結晶シリコン膜を
除去するか、あるいは多結晶シリコン膜を残すとして
も、上部電極１１８から分離すれば、かりに保護絶縁膜
１１６が破壊または劣化していても、素子の動作には全
く影響がでない。

【００８５】次に、図１１（ａ）〜（ｄ）を参照しなが
ら、保護領域をスクライブライン領域内に設ける本発明
の他の製造方法を説明する。

【００８６】まず、図１１（ａ）に示すように、Ｐ型半
導体基板１２１の主面の所定領域（分離領域）を選択的
に酸化することにより、フィールド酸化膜１２２を形成
する。半導体基板１２１の主面においてフィールド酸化
膜の形成されなかった領域は、フィールド酸化膜１２２
により複数の領域に分離される。半導体基板１２１にお
いてフィールド酸化膜１２２が形成されていない複数の
領域のうち、半導体基板１２１の素子領域１２３内に位
置する領域（第１領域）には、通常のプログラム絶縁膜
１２３を形成する。

【００８７】一方、半導体基板１２１においてフィール
ド酸化膜１２２が形成されていない複数の領域のうち、
半導体基板１２１のスクライブライン領域１２５内に位
置する領域（第２領域）には、プログラム絶縁膜１２４
よりも薄い保護絶縁膜１２６を形成する。半導体基板１
２１のスクライブライン領域１２５には、特に、半導体
基板１２１の導電型と反対の導電型の不純物をドープし
ていない。このため、スクライブライン領域１２５は、
半導体基板１２１の内部に電気的に接続される。

【００８８】次に、図１１（ｂ）に示すように、フィー
ルド酸化膜１２２、プログラム絶縁膜１２４および保護
絶縁膜１２６を覆って全面に多結晶シリコン膜１２７を
形成し、さらにこの多結晶シリコン膜１２７に熱拡散法
により不純物をドープし、導電性を与える。

【００８９】次に、図１１（ｃ）に示すように、イオン
注入法により、多結晶シリコン膜１２７中に１０¹⁶／cm
²程度のヒ素イオンをドープする。

【００９０】次に、図１１（ｄ）に示すように、フォト
エッチング法等により多結晶シリコン膜１２７を所望の
形状に加工し、上部電極１２８を形成する。

【００９１】本実施例においては、保護絶縁膜１２６が
半導体基板１２１のスクライブライン領域１２５上に形
成されているので、保護領域形成のために特別の領域を
半導体基板１２１上に設けることが不要となる。

【００９２】なお、ここでは、説明の都合上、半導体基
板１２１のスクライブライン領域１２５全体を保護領域
として用いる例をあげたが、スクライブライン領域の一
部のみを保護領域として用いても十分な効果を得ること
ができる。

【００９３】上記の実施例においては、半導体基板１１
１，１２１の保護領域１１５、あるいはスクライブライ
ン領域１２５に、特に不純物をドープしていないが、こ
れらの領域に対して、半導体基板１１１，１２１の導電
型と同一導電型の不純物を高濃度にドープしてもよい。

【００９４】保護絶縁膜１１６，１２６の絶縁破壊電圧
をプログラム絶縁膜１１４，１２４のそれよりも低くす
るためには、保護絶縁膜１１６，１２６の膜厚を相対的
に薄くするかわりに、その膜の材料を変えてもよい。た
とえば、保護絶縁膜１１６，１２６として酸化膜を用
い、プログラム絶縁膜１１４，１２４として酸化膜と窒
化膜との複合膜（多層膜）を用いてもよい。一般に、酸
化膜と、酸化膜と窒化膜との複合膜とを比較した場合、
両者が同程度の膜厚であれば、前者の耐圧よりも後者の
耐圧が高いからである。

【００９５】本実施例では、上部電極１１８，１２８と
して多結晶シリコン層を用い、熱拡散法により多結晶シ
リコンに導電性を与えたが、上部電極１１８，１２８と
して材料自体が導電性を有する他の材料、たとえばタン
グステン，モリブデン，チタン，タンタルもしくはそれ
らのシリサイド，アルミニウム，アルミニウム合金等を
用いてもよい。また、上部電極１１８，１２８として多
結晶シリコン層を用いる場合、多結晶シリコン層を気相
的に成長させている間に、その成長しつつある多結晶シ
リコン層中に不純物を導入してもよい。また、イオン注
入法により上部電極１１８，１２８となる導電膜にドー
プされる元素（イオン）やそのドーズ量等についても、
実施例に示した種類および値に限られない。

【００９６】このように、本発明のプログラマブル素子
の製造方法によれば、イオン注入により絶縁膜上の電極
用導電膜に蓄積された電荷が、半導体基板の保護領域に
のみ流れ、プログラマブル素子を構成する薄い絶縁膜を
流れない。このため、プログラマブル素子を構成する薄
い絶縁膜の破壊や特性劣化を防止することができ、信頼
性の高いプログラマブル素子が得られる。さらに、保護
領域をスクライブライン領域に設けることにより、保護
領域の形成のための余分な面積を増加することなく、同
様の優れた効果を得ることができる。

【００９７】なお、このプログラマブル素子の製造方法
は、プログラマブル素子以外の素子であって、絶縁破壊
しやすい薄い絶縁膜、たとえばゲート絶縁膜を有する半
導体素子、たとえばＭＩＳＦＥＴを製造するために用い
ることもできる。

【００９８】

【発明の効果】このように、本発明のプログラマブル素
子によれば、薄い絶縁膜からなるプログラム領域の面積
を、製造技術上の最小加工寸法により定まる限界よりも
小さくすることができるので、プログラム領域の寄生容
量が低減される。したがって、本発明のプログラマブル
素子を同一半導体基板に多数集積した半導体集積回路
は、信号の遅延時間が短く、高速で動作することができ
る。

【００９９】また、本発明のプログラマブル素子によれ
ば、プログラム領域の面積がマスク合わせずれによって
変化しないため、プログラム素子の特性が変動しにく
い。

【０１００】さらに、本発明のプログラマブル素子の一
態様においては、下部電極を十分に厚い絶縁層により半
導体基板から分離することにより、下部電極−半導体基
板間の寄生容量は十分に低減することができる。この態
様によれば、下部電極として低抵抗材料を用いることが
できるので、下部電極のシート抵抗を高不純物濃度拡散
層のシート抵抗に比べて十分低くすることができる。

【０１０１】本発明のプログラマブル素子の製造方法に
よれば、イオン注入により絶縁膜上の電極用導電膜に蓄
積された電荷が、半導体基板の保護領域にのみ流れ、プ
ログラマブル素子を構成する薄い絶縁膜中を流れない。
このため、プログラマブル素子を構成する薄い絶縁膜の
破壊や特性劣化を防止することができ、信頼性の高いプ
ログラマブル素子が得られる。さらに、保護領域をスク
ライブライン領域に設けることにより、保護領域の形成
のための余分な面積を増加することなく、同様の優れた
効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例であるプログラマブル素
子の平面図

【図２】図１のＡ−Ａ線に沿った断面図

【図３】本発明の第２の実施例であるプログラマブル素
子の平面図

【図４】図３のＢ−Ｂ線に沿った断面図

【図５】本発明の第３の実施例であるプログラマブル素
子の平面図

【図６】本発明の第４の実施例であるプログラマブル素
子の断面図

【図７】従来のプログラマブル素子の一例の平面図

【図８】図７のＣ−Ｃ線に沿った断面図

【図９】図７のＤ−Ｄ線に沿った断面図

【図１０】本発明の一実施例のプログラマブル素子の製
造方法の主要工程各段階における装置断面図

【図１１】本発明の他の実施例のプログラマブル素子の
製造方法の主要工程各段階における装置断面図

【図１２】従来のプログラマブル素子の製造方法の主要
工程各段階における装置断面図

【符号の説明】

１１シリコン基板１２下部電極（第１の導電層）１３フィールド絶縁膜１４窓領域１５上部電極（第２の導電層）１６プログラム領域１７プログラム絶縁膜１８絶縁膜２４窓領域２６プログラム領域２７プログラム絶縁膜２８絶縁膜３４窓領域３６プログラム領域１１１半導体基板１１２フィールド酸化膜１１３素子領域１１４プログラム絶縁膜１１５保護領域１１６保護絶縁膜１１７多結晶シリコン１１８上部電極１２１半導体基板１２２フィールド酸化膜１２３素子領域１２４プログラム絶縁膜１２５スクライブライン領域１２６保護絶縁膜１２７多結晶シリコン１２８上部電極

Claims

(57)【特許請求の範囲】

【請求項１】第１の導電層と、前記第１の導電層上に
形成された第１の絶縁層と、前記第１の絶縁層上に形成
された第２の導電層とを備えたプログラマブル素子であ
って、前記第１の絶縁層は、他の領域より層厚の薄い２
個の窓領域を有しており、前記２個の窓領域は前記第１
の導電層と前記第２の導電層とが重なり合う領域と重な
り合わない領域間にまたがって形成されていることを特
徴とするプログラマブル素子。
【請求項２】上面に第２の絶縁層が形成された基板
と、前記第２の絶縁層上に形成された第１の導電層と、
前記第１の導電層上に形成された第１の絶縁層と、前記
第１の絶縁層上に形成された第２の導電層とを備えたプ
ログラマブル素子であって、前記第１の絶縁層は、他の
領域より層厚の薄い２個の窓領域を有しており、前記２
個の窓領域は前記第１の導電層と前記第２の導電層とが
重なり合う領域と重なり合わない領域間にまたがって形
成されていることを特徴とするプログラマブル素子。
【請求項３】第１の絶縁層が、第１の導電層の上面を
覆う第１の部分と、前記第２の絶縁層の上面において前
記第１の導電層が形成されている領域以外の領域を覆う
第２の部分とを有し、前記絶縁層の前記窓領域が前記第
１の絶縁層における前記第１の部分と前記第２の部分と
にまたがっている請求項２に記載のプログラマブル素
子。
【請求項４】半導体基板と、前記半導体基板に形成さ
れた不純物拡散層からなる第１の導電層と、前記第１の
導電層上に形成された第１の絶縁層と、前記第１の絶縁
層上に形成された第２の導電層とを備えたプログラマブ
ル素子であって、前記第１の絶縁層は、他の領域より層
厚の薄い２個の窓領域を有しており、前記第１の絶縁層
において、前記第１の導電層と前記第２の導電層とが前
記第１の絶縁層を介して互いに重なり合う領域が前記窓
領域のそれぞれの一部分を含んでいる請求項１に記載の
プログラマブル素子。
【請求項５】第１の絶縁層が、第１の導電層の上面を
覆う第１の部分と、半導体基板の上面において前記第１
の導電層が形成されている領域以外の領域を覆う第２の
部分とを有し、前記第１の絶縁層の窓領域が前記第１の
絶縁層の前記第１の部分と前記第２の部分とにまたがっ
ており、前記第２の導電層が前記第１の絶縁層の前記窓
領域を覆っている請求項４に記載のプログラマブル素
子。
【請求項６】第１の絶縁層が、第１の導電層の上面を
覆う第１の部分と、半導体基板の上面において前記第１
の導電層が形成されている領域以外の領域を覆う第２の
部分とを有し、前記第１の絶縁層の窓領域が前記第１の
絶縁層の前記第１の部分と前記第２の部分とにまたがっ
ており、前記第２の導電層が前記第１の絶縁層の前記窓
領域の一部分を覆っている請求項４に記載のプログラマ
ブル素子。
【請求項７】半導体基板の一主面の分離領域に、選択
的にフィールド絶縁膜を形成する工程と、前記半導体基
板の前記一主面において、前記分離領域以外の領域のう
ちの第１の領域上に、プログラマブル素子を構成する第
１の絶縁膜を形成する工程と、前記半導体基板の前記一
主面において、前記分離領域以外の前記領域のうちの第
２の領域上に、前記第１の絶縁膜よりも絶縁耐圧の低
い、保護用絶縁膜として機能する第２の絶縁膜を形成す
る工程と、少なくとも前記第１の絶縁膜および前記第２
の絶縁膜の上に、導電膜を形成する工程と、イオン注入
法により、前記導電膜に不純物をドープする工程とを備
えたプログラマブル素子の製造方法。
【請求項８】半導体基板の一主面の分離領域にフィー
ルド絶縁膜を選択的に形成する工程と、前記半導体基板
の前記一主面において、前記分離領域以外の前記領域の
うちの第２の領域上に、前記第１の絶縁膜よりも絶縁耐
圧の低い、保護用絶縁膜として機能する第２の絶縁膜を
形成する工程と、前記半導体基板の前記一主面におい
て、前記分離領域以外の領域のうちの第１の領域上に、
プログラマブル素子を構成する第１の絶縁膜を形成する
工程と、少なくとも前記第１の絶縁膜および前記第２の
絶縁膜の上に、導電膜を形成する工程と、イオン注入法
により前記導電膜に不純物をドープする工程とを備えた
プログラマブル素子の製造方法。
【請求項９】半導体基板の一主面の分離領域にフィー
ルド絶縁膜を選択的に形成する工程と、前記半導体基板
の前記一主面において、前記分離領域以外の領域のうち
の第１の領域上に、プログラマブル素子を構成する第１
の絶縁膜を形成し、同時に、前記分離領域以外の前記領
域のうちの第２の領域上に、前記第１の絶縁膜よりも絶
縁耐圧が低い、保護用絶縁膜として機能する第２の絶縁
膜を形成する工程と、少なくとも前記第１の絶縁膜およ
び前記第２の絶縁膜の上に、導電膜を形成する工程と、
イオン注入法により前記導電膜に不純物をドープする工
程とを備えたプログラマブル素子の製造方法。
【請求項１０】第２の領域が半導体基板のスクライブ領
域内に形成されてる請求項７, ８または９に記載のプ
ログラマブル素子の製造方法。