JP2715459B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2715459B2 JP2715459B2 JP63209217A JP20921788A JP2715459B2 JP 2715459 B2 JP2715459 B2 JP 2715459B2 JP 63209217 A JP63209217 A JP 63209217A JP 20921788 A JP20921788 A JP 20921788A JP 2715459 B2 JP2715459 B2 JP 2715459B2
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- JP
- Japan
- Prior art keywords
- insulating film
- base region
- film
- semiconductor device
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にプログラム可能な読
出し専用記憶素子を含む半導体装置に関する。
出し専用記憶素子を含む半導体装置に関する。
プログラム可能な半導体装置、例えば読出し専用記憶
装置（以下PROMと記す）は、その用途からみて記憶容量
の高密度化と確実なプログラムが望まれている。
装置（以下PROMと記す）は、その用途からみて記憶容量
の高密度化と確実なプログラムが望まれている。
第３図は従来の絶縁膜破壊型PROMセルの一例の断面図
である。
である。
Ｐ型シリコン基板１にＮ型埋込層２を形成し、Ｎ型エ
ピタキシャル層３を堆積し、エピタキシャル層上に酸化
シリコン膜からなる第１の絶縁膜４を形成し、イオン注
入法により選択的にベース領域５を設ける。
ピタキシャル層３を堆積し、エピタキシャル層上に酸化
シリコン膜からなる第１の絶縁膜４を形成し、イオン注
入法により選択的にベース領域５を設ける。
次に、前記ベース領域上の酸化シリコン膜４に選択的
に開孔窓を形成してベース領域表面を露出させ、熱酸化
法により前記露出したベース領域表面及び第１の絶縁膜
に接する第２の絶縁膜６を設ける。
に開孔窓を形成してベース領域表面を露出させ、熱酸化
法により前記露出したベース領域表面及び第１の絶縁膜
に接する第２の絶縁膜６を設ける。
その後、アルミニウム等からなる金属膜を被着し、選
択エッチして第３図に示す構造の半導体装置を得る。
択エッチして第３図に示す構造の半導体装置を得る。
情報の書込みに当たっては、金属膜とベース領域の間
に過電圧を印加して第２の絶縁膜を破壊することにより
ベース領域と金属膜を短絡して情報を書込む。
に過電圧を印加して第２の絶縁膜を破壊することにより
ベース領域と金属膜を短絡して情報を書込む。
上述した従来の半導体装置は、開孔窓に第２の絶縁膜
を設け、情報書込みに当たっては第２の絶縁膜に過電圧
を印加して第２の絶縁膜を破壊して情報を書込んでい
る。
を設け、情報書込みに当たっては第２の絶縁膜に過電圧
を印加して第２の絶縁膜を破壊して情報を書込んでい
る。
この時の印加した過電圧をV,第２の絶縁膜の膜厚をｄ
とすると、第２の絶縁膜を加わる電界の強さＥは次式で
表わす事ができる。
とすると、第２の絶縁膜を加わる電界の強さＥは次式で
表わす事ができる。
Ｅ＝V/d（ボルト／メートル） ところで、安定した書込み特性を実現するには、上式
の電界強度Ｅを上げる必要がある。上式より、過電圧Ｖ
を上げればよいが、過電圧Ｖを上げるには書込回路を構
成する素子が高耐圧に耐えうる様に素子パターンを大き
く設計しなければならず、半導体装置の高集積化への支
障となっていた。その為、一般的に、第２の絶縁膜の膜
厚ｄを小さくして電界の強さＥを上げる方法が用いられ
ている。この方法であれば、前述した様に、書込回路を
高耐圧化する必要はなく、高集積化に支障はない。
の電界強度Ｅを上げる必要がある。上式より、過電圧Ｖ
を上げればよいが、過電圧Ｖを上げるには書込回路を構
成する素子が高耐圧に耐えうる様に素子パターンを大き
く設計しなければならず、半導体装置の高集積化への支
障となっていた。その為、一般的に、第２の絶縁膜の膜
厚ｄを小さくして電界の強さＥを上げる方法が用いられ
ている。この方法であれば、前述した様に、書込回路を
高耐圧化する必要はなく、高集積化に支障はない。
しかし、第２の絶縁膜が薄くなる程、膜厚が不均一に
なり、ピンホール等が形成されてしまい、書込特性が劣
化し、信頼性の点から大きな問題になっていた。
なり、ピンホール等が形成されてしまい、書込特性が劣
化し、信頼性の点から大きな問題になっていた。
本発明は、一導電型の半導体基板上に選択的に設けた
逆導電型の埋込層と、前記埋込層上に設けられた逆導電
型のエピタキシャル層と、前記エピタキシャル層に設け
られた一導電型のベース領域と、前記ベース領域及びエ
ピタキシャル層を覆う第１の絶縁膜と、前記第１の絶縁
膜に選択的に形成された前記ベース領域表面に達する開
口部と、前記開口部の前記ベース領域表面及び前記第１
の絶縁膜に接する第２の絶縁膜を有し、前記第２の絶縁
膜を破壊して情報を記憶する半導体装置に於いて、前記
開口部内の第１の絶縁膜に接している箇所の第２の絶縁
膜の膜厚が前記箇所及びその近傍以外の領域の第２の絶
縁膜の膜厚より薄く設けた構造にしたものである。
逆導電型の埋込層と、前記埋込層上に設けられた逆導電
型のエピタキシャル層と、前記エピタキシャル層に設け
られた一導電型のベース領域と、前記ベース領域及びエ
ピタキシャル層を覆う第１の絶縁膜と、前記第１の絶縁
膜に選択的に形成された前記ベース領域表面に達する開
口部と、前記開口部の前記ベース領域表面及び前記第１
の絶縁膜に接する第２の絶縁膜を有し、前記第２の絶縁
膜を破壊して情報を記憶する半導体装置に於いて、前記
開口部内の第１の絶縁膜に接している箇所の第２の絶縁
膜の膜厚が前記箇所及びその近傍以外の領域の第２の絶
縁膜の膜厚より薄く設けた構造にしたものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ），（ｂ）は本発明の第１の実施例の製造
方法を説明するための工程順に示した半導体チップの断
面図である。
方法を説明するための工程順に示した半導体チップの断
面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板
１にＮ型埋込層２を設け、シリコン基板表面にＮ型エピ
タキシャル層３を堆積する。次に、エピタキシャル層３
上に第１の絶縁膜として酸化シリコン膜４を0.5〜1.5μ
ｍの膜厚に形成し、イオン注入法により選択的にＰ型ベ
ース領域５を形成する。次に、ベース領域上の酸化シリ
コン膜４を選択的にエッチングして開口部を形成し全面
に窒化シリコン膜８を50〜100nm程度の厚さに形成し、
異方性エッチングにより窒化シリコン膜８をエッチバッ
クすると開口部の酸化シリコン膜４の側壁のみに窒化シ
リコン膜８が形成される。次に、熱酸化により開口部内
に第２の絶縁膜として酸化シリコン膜６を形成する。窒
化シリコン膜４とベース領域５の間には熱酸化により形
成した酸化シリコン膜のバーズビークにより薄い酸化シ
リコン膜が形成される。
１にＮ型埋込層２を設け、シリコン基板表面にＮ型エピ
タキシャル層３を堆積する。次に、エピタキシャル層３
上に第１の絶縁膜として酸化シリコン膜４を0.5〜1.5μ
ｍの膜厚に形成し、イオン注入法により選択的にＰ型ベ
ース領域５を形成する。次に、ベース領域上の酸化シリ
コン膜４を選択的にエッチングして開口部を形成し全面
に窒化シリコン膜８を50〜100nm程度の厚さに形成し、
異方性エッチングにより窒化シリコン膜８をエッチバッ
クすると開口部の酸化シリコン膜４の側壁のみに窒化シ
リコン膜８が形成される。次に、熱酸化により開口部内
に第２の絶縁膜として酸化シリコン膜６を形成する。窒
化シリコン膜４とベース領域５の間には熱酸化により形
成した酸化シリコン膜のバーズビークにより薄い酸化シ
リコン膜が形成される。
次に、第１図（ｂ）に示すように、窒化シリコン膜８
を除去し、全面にアルミニウムを被着して選択エッチし
てアルミニウム電極７を形成する。
を除去し、全面にアルミニウムを被着して選択エッチし
てアルミニウム電極７を形成する。
本実施例では、第１の絶縁膜に選択的に形成した開口
部内に形成した第２の絶縁膜が第１の絶縁膜と接してい
る箇所及びその近傍のみ薄くなるように設けたので情報
書込次の印加電圧を低くする事ができる。又、第２の絶
縁膜の膜厚の薄い領域も第１の絶縁膜と接している箇所
のみに限られており、第２の絶縁膜とピンホールの存在
する割合も大幅に低下し、特性を大幅に向上する事がで
きる。
部内に形成した第２の絶縁膜が第１の絶縁膜と接してい
る箇所及びその近傍のみ薄くなるように設けたので情報
書込次の印加電圧を低くする事ができる。又、第２の絶
縁膜の膜厚の薄い領域も第１の絶縁膜と接している箇所
のみに限られており、第２の絶縁膜とピンホールの存在
する割合も大幅に低下し、特性を大幅に向上する事がで
きる。
第２図は本発明の第２の実施例の断面図である。
Ｐ型シリコン基板１にＮ型埋込層２、Ｎ型エピタキシ
ャル層３、第１の絶縁膜としての酸化シリコン膜４、Ｐ
型ベース領域５、窒化シリコン膜８、第２の絶縁膜とし
ての酸化シリコン膜６を形成するまでは第１図（ａ）で
説明したのと同様にして行う。
ャル層３、第１の絶縁膜としての酸化シリコン膜４、Ｐ
型ベース領域５、窒化シリコン膜８、第２の絶縁膜とし
ての酸化シリコン膜６を形成するまでは第１図（ａ）で
説明したのと同様にして行う。
次に、窒化シリコン膜８を除去し、全面に30〜100nm
の膜厚の多結晶シリコン膜９及びアルミニウムを被着し
選択エッチしてアルミニウム電極７を形成する。
の膜厚の多結晶シリコン膜９及びアルミニウムを被着し
選択エッチしてアルミニウム電極７を形成する。
本実施例では、電極を多結晶シリコン膜とアルミニウ
ムの二層構造としている。その為、第２の絶縁膜を破壊
してベース領域５とアルミニウム電極７を短絡して情報
を書込むが、ベース領域及びアルミニウム電極間に多結
晶シリコン膜を挟んでいる為、ベース領域とアルミニウ
ム電極の接触抵抗を小さくする事ができる。
ムの二層構造としている。その為、第２の絶縁膜を破壊
してベース領域５とアルミニウム電極７を短絡して情報
を書込むが、ベース領域及びアルミニウム電極間に多結
晶シリコン膜を挟んでいる為、ベース領域とアルミニウ
ム電極の接触抵抗を小さくする事ができる。
以上説明した様に、本発明は、ベース領域上の第１の
絶縁膜に選択的に形成した開口部に第１の絶縁膜及びベ
ース領域と接する第２の絶縁間を設け、前記第２の絶縁
膜の膜厚が第１の絶縁膜と接している箇所で薄くなるよ
うに設けたので、情報書込時の過電圧を低く抑える事が
でき、書込回路を構成する素子を小型化でき高集積化す
る事ができる効果がある。又、書込特性を安定にでき高
信頼度の半導体装置を実現する事ができるという効果が
ある。
絶縁膜に選択的に形成した開口部に第１の絶縁膜及びベ
ース領域と接する第２の絶縁間を設け、前記第２の絶縁
膜の膜厚が第１の絶縁膜と接している箇所で薄くなるよ
うに設けたので、情報書込時の過電圧を低く抑える事が
でき、書込回路を構成する素子を小型化でき高集積化す
る事ができる効果がある。又、書込特性を安定にでき高
信頼度の半導体装置を実現する事ができるという効果が
ある。
第１図（ａ），（ｂ）は本発明の第１の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図、第２図は本発明の第２の実施例の断面図、第３図は
従来の半導体装置の一例の断面図である。 １……Ｐ型シリコン基板、２……Ｎ型埋込層、３……Ｎ
型エピタキシャル層、４……酸化シリコン膜（第１の絶
縁膜）、５……Ｐ型ベース領域、６……酸化シリコン膜
（第２の絶縁膜）、７……アルミニウム電極、８……窒
化シリコン膜、９……多結晶シリコン膜。
法を説明するための工程順に示した半導体チップの断面
図、第２図は本発明の第２の実施例の断面図、第３図は
従来の半導体装置の一例の断面図である。 １……Ｐ型シリコン基板、２……Ｎ型埋込層、３……Ｎ
型エピタキシャル層、４……酸化シリコン膜（第１の絶
縁膜）、５……Ｐ型ベース領域、６……酸化シリコン膜
（第２の絶縁膜）、７……アルミニウム電極、８……窒
化シリコン膜、９……多結晶シリコン膜。
Claims (1)
- 【請求項１】一導電型の半導体基板上に選択的に設けた
逆導電型の埋込層と、前記埋込層上に設けられた逆導電
型のエピタキシャル層と、前記エピタキシャル層に設け
られた一導電型のベース領域と、前記ベース領域及びエ
ピタキシャル層を覆う第１の絶縁膜と、前記第１の絶縁
膜に選択的に形成され前記ベース領域表面に達する開口
部と、前記開口部の前記ベース領域表面及び前記第１の
絶縁膜に接する第２の絶縁膜を有し、前記第２の絶縁膜
を破壊して情報を記憶する半導体装置に於いて、前記開
口部内の第１の絶縁膜に接している箇所の第２の絶縁膜
の膜厚が前記箇所及びその近傍以外の領域の第２の絶縁
膜の膜厚より薄く設けてあることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209217A JP2715459B2 (ja) | 1988-08-22 | 1988-08-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209217A JP2715459B2 (ja) | 1988-08-22 | 1988-08-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0256964A JPH0256964A (ja) | 1990-02-26 |
| JP2715459B2 true JP2715459B2 (ja) | 1998-02-18 |
Family
ID=16569288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209217A Expired - Lifetime JP2715459B2 (ja) | 1988-08-22 | 1988-08-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715459B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2507192B2 (ja) * | 1990-02-06 | 1996-06-12 | 松下電子工業株式会社 | プログラマブル素子およびその製造方法 |
-
1988
- 1988-08-22 JP JP63209217A patent/JP2715459B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0256964A (ja) | 1990-02-26 |
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