JPH05206472A - 不揮発性半導体装置とその製造方法 - Google Patents
不揮発性半導体装置とその製造方法Info
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- JPH05206472A JPH05206472A JP1267792A JP1267792A JPH05206472A JP H05206472 A JPH05206472 A JP H05206472A JP 1267792 A JP1267792 A JP 1267792A JP 1267792 A JP1267792 A JP 1267792A JP H05206472 A JPH05206472 A JP H05206472A
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Abstract
(57)【要約】
【目的】 不揮発性のメモリ機能を有する絶縁ゲート型
半導体装置に関し、ドレインターンオン電流を防止し、
誤動作の少ない不揮発性半導体装置を提供することを目
的とする。 【構成】 第１導電型のチャネル領域と、前記チャネル
領域を挟んで配置された第２導電型のソース領域とドレ
イン領域と、前記チャネル領域上にゲート絶縁膜を介し
て配置され相互に接続された複数の導電層を有する蓄積
電極と、前記蓄積電極上に配置され、前記蓄積電極の複
数の導電層の間に延在する部分を有する導電領域で形成
された制御電極とを含む。
半導体装置に関し、ドレインターンオン電流を防止し、
誤動作の少ない不揮発性半導体装置を提供することを目
的とする。 【構成】 第１導電型のチャネル領域と、前記チャネル
領域を挟んで配置された第２導電型のソース領域とドレ
イン領域と、前記チャネル領域上にゲート絶縁膜を介し
て配置され相互に接続された複数の導電層を有する蓄積
電極と、前記蓄積電極上に配置され、前記蓄積電極の複
数の導電層の間に延在する部分を有する導電領域で形成
された制御電極とを含む。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
不揮発性のメモリ機能を有する絶縁ゲート型半導体装置
に関する。
不揮発性のメモリ機能を有する絶縁ゲート型半導体装置
に関する。
【０００２】
【従来の技術】半導体装置の高集積化が進むにつれ、半
導体素子のスケールダウンが行なわれる。典型的には、
電界効果型トランジスタのチャネル長が短くなる。チャ
ネル長の減少により、パンチスルー耐圧はますます厳し
くなっていく。
導体素子のスケールダウンが行なわれる。典型的には、
電界効果型トランジスタのチャネル長が短くなる。チャ
ネル長の減少により、パンチスルー耐圧はますます厳し
くなっていく。
【０００３】電気的にフローティング状態の蓄積電極を
有する不揮発型半導体記憶装置では、ドレインターンオ
ン電流と呼ばれる現象がパンチスルー耐圧よりもさらに
厳しい条件となり、セルトランジスタの耐圧を低くす
る。ドレインターンオン電流は蓄積電極の電位がドレイ
ンの電圧に引きずられて上昇し、トランジスタをオンさ
せてしまう現象である。
有する不揮発型半導体記憶装置では、ドレインターンオ
ン電流と呼ばれる現象がパンチスルー耐圧よりもさらに
厳しい条件となり、セルトランジスタの耐圧を低くす
る。ドレインターンオン電流は蓄積電極の電位がドレイ
ンの電圧に引きずられて上昇し、トランジスタをオンさ
せてしまう現象である。
【０００４】図３に、従来の技術による不揮発性半導体
記憶装置を概略的に示す。図３（Ａ）は電流が流れる方
向に沿う断面図を示し、図３（Ｂ）は電流方向と垂直方
向の断面図を示す。
記憶装置を概略的に示す。図３（Ａ）は電流が流れる方
向に沿う断面図を示し、図３（Ｂ）は電流方向と垂直方
向の断面図を示す。
【０００５】ｐ型Ｓｉ等で形成されたチャネル領域１を
挟んで、ｎ+ 型等の高不純物濃度のソース領域３１、ド
レイン領域３２が形成されている。チャネル領域１上に
は、ゲート絶縁膜２を介して電気的にフローティング状
態の蓄積電極５ａが形成され、その上に絶縁層８ａを介
してゲート電圧が印加される制御電極９ａが配置されて
いる。
挟んで、ｎ+ 型等の高不純物濃度のソース領域３１、ド
レイン領域３２が形成されている。チャネル領域１上に
は、ゲート絶縁膜２を介して電気的にフローティング状
態の蓄積電極５ａが形成され、その上に絶縁層８ａを介
してゲート電圧が印加される制御電極９ａが配置されて
いる。
【０００６】電流方向と垂直な方向について見ると、図
３（Ｂ）に示すようにチャネル領域１を挟んでＬＯＣＯ
Ｓ（局所酸化）で形成されたトランジスタ絶縁領域３３
が形成されている。蓄積電極５ａ、絶縁層８ａ、制御電
極９ａは、チャネル領域１上から両側のトランジスタ絶
縁領域３３上に延在し、対向面積を増大させている。
３（Ｂ）に示すようにチャネル領域１を挟んでＬＯＣＯ
Ｓ（局所酸化）で形成されたトランジスタ絶縁領域３３
が形成されている。蓄積電極５ａ、絶縁層８ａ、制御電
極９ａは、チャネル領域１上から両側のトランジスタ絶
縁領域３３上に延在し、対向面積を増大させている。
【０００７】制御電極９ａに印加されるゲート電圧は、
蓄積電極５ａを介してチャネル領域１を制御する。蓄積
電極５ａに電荷が蓄積されているか否かにより、同一の
ゲート電圧を印加してもソースＳ−ドレインＤ間の電流
路がオンするか否かが異なる。このようにして、蓄積電
極５ａに蓄積した電荷状態をソースＳ−ドレインＤ間に
流れる電流によって検出することができる。
蓄積電極５ａを介してチャネル領域１を制御する。蓄積
電極５ａに電荷が蓄積されているか否かにより、同一の
ゲート電圧を印加してもソースＳ−ドレインＤ間の電流
路がオンするか否かが異なる。このようにして、蓄積電
極５ａに蓄積した電荷状態をソースＳ−ドレインＤ間に
流れる電流によって検出することができる。
【０００８】上述のドレインターンオン電流は、ドレイ
ン領域３２にドレイン電圧を印加したとき、このドレイ
ン電圧によって蓄積電極５ａの電位が変化し、チャネル
領域１がターンオンしてしまう現象である。
ン領域３２にドレイン電圧を印加したとき、このドレイ
ン電圧によって蓄積電極５ａの電位が変化し、チャネル
領域１がターンオンしてしまう現象である。
【０００９】
【発明が解決しようとする課題】ドレインと蓄積電極の
オーバラップ部分の容量をＣD とし、蓄積電極と制御電
極間の容量をＣFG、蓄積電極と基板間の容量をＣS とす
ると、ドレイン電圧ＶD に対して蓄積電極の電位Ｖ
FGは、 ＶFG＝ＶD ×ＣD ／ＣT ただし、ＣT ＝ＣS ＋ＣFG＋ＣD のように変化する。
オーバラップ部分の容量をＣD とし、蓄積電極と制御電
極間の容量をＣFG、蓄積電極と基板間の容量をＣS とす
ると、ドレイン電圧ＶD に対して蓄積電極の電位Ｖ
FGは、 ＶFG＝ＶD ×ＣD ／ＣT ただし、ＣT ＝ＣS ＋ＣFG＋ＣD のように変化する。
【００１０】ドレイン電圧ＶD の増加によるＶFGが大き
くなると、ドレインターンオン電流が流れやすくなる。
ＶFGを小さくするには、右辺のパラメータＣD を小さく
するか、ＣT を大きくすればよい。ＣT を大きくするに
は、ＣS かＣFGを大きくすることが必要である。
くなると、ドレインターンオン電流が流れやすくなる。
ＶFGを小さくするには、右辺のパラメータＣD を小さく
するか、ＣT を大きくすればよい。ＣT を大きくするに
は、ＣS かＣFGを大きくすることが必要である。
【００１１】ＣS は、トランジスタの活性化領域の面積
とゲート酸化膜厚で主に決定されるが、高集積化のため
活性化領域の面積は大きくできず、ゲート酸化膜の薄膜
化にも限界がある。
とゲート酸化膜厚で主に決定されるが、高集積化のため
活性化領域の面積は大きくできず、ゲート酸化膜の薄膜
化にも限界がある。
【００１２】ＣD は、ドレインと蓄積電極のオーバラッ
プ部分の面積とゲート酸化膜厚で決定されるが、オーバ
ラップ部分の面積はもともと小さいため、大幅に増大す
ることは難しく、ゲート酸化膜の薄膜化は上述の通り限
界がある。
プ部分の面積とゲート酸化膜厚で決定されるが、オーバ
ラップ部分の面積はもともと小さいため、大幅に増大す
ることは難しく、ゲート酸化膜の薄膜化は上述の通り限
界がある。
【００１３】残る可能性は、ＣFGである。ＣFGは、蓄積
電極と制御電極の対向面積と蓄積電極と制御電極間の絶
縁膜厚で決定される。絶縁膜厚はゲート酸化膜と同様に
薄膜化には限界がある。残る可能性としては、蓄積電極
と制御電極の対向面積をいかに増大させるかとなる。
電極と制御電極の対向面積と蓄積電極と制御電極間の絶
縁膜厚で決定される。絶縁膜厚はゲート酸化膜と同様に
薄膜化には限界がある。残る可能性としては、蓄積電極
と制御電極の対向面積をいかに増大させるかとなる。
【００１４】本発明の目的は、ドレインターンオン電流
を防止し、誤動作の少ない不揮発性半導体装置を提供す
ることである。
を防止し、誤動作の少ない不揮発性半導体装置を提供す
ることである。
【００１５】
【課題を解決するための手段】本発明の不揮発性半導体
装置は、第１導電型のチャネル領域と、前記チャネル領
域を挟んで配置された第２導電型のソース領域とドレイ
ン領域と、前記チャネル領域上にゲート絶縁膜を介して
配置され相互に接続された複数の導電層を有する蓄積電
極と、前記蓄積電極上に配置され、前記蓄積電極の複数
の導電層の間に延在する部分を有する導電領域で形成さ
れた制御電極とを含む。
装置は、第１導電型のチャネル領域と、前記チャネル領
域を挟んで配置された第２導電型のソース領域とドレイ
ン領域と、前記チャネル領域上にゲート絶縁膜を介して
配置され相互に接続された複数の導電層を有する蓄積電
極と、前記蓄積電極上に配置され、前記蓄積電極の複数
の導電層の間に延在する部分を有する導電領域で形成さ
れた制御電極とを含む。
【００１６】
【作用】蓄積電極が相互に接続された複数の導電層を有
し、蓄積電極上に配置される制御電極が蓄積電極の複数
の導電層の間に延在する部分を有するため、蓄積電極と
制御電極の対向面積が増大する。蓄積電極と制御電極の
間の容量ＣFGが増大することにより、ドレイン電圧ＶD
の変化による蓄積電極の電位ＶFGの変化を減少すること
ができる。このため、ドレインターンオン電流が減少す
る。
し、蓄積電極上に配置される制御電極が蓄積電極の複数
の導電層の間に延在する部分を有するため、蓄積電極と
制御電極の対向面積が増大する。蓄積電極と制御電極の
間の容量ＣFGが増大することにより、ドレイン電圧ＶD
の変化による蓄積電極の電位ＶFGの変化を減少すること
ができる。このため、ドレインターンオン電流が減少す
る。
【００１７】
【実施例】図１に本発明の実施例による基本構成を示
す。図１（Ａ）右側の図は、不揮発性半導体装置の構成
を概略的に示す断面図である。半導体基板等で形成され
たチャネル領域１の表面には、ゲート絶縁膜２を介して
下層蓄積電極３と上層蓄積電極４を含む積層蓄積電極５
が配置されている。下層蓄積電極３と上層蓄積電極４
は、電気的に相互に接続されている。
す。図１（Ａ）右側の図は、不揮発性半導体装置の構成
を概略的に示す断面図である。半導体基板等で形成され
たチャネル領域１の表面には、ゲート絶縁膜２を介して
下層蓄積電極３と上層蓄積電極４を含む積層蓄積電極５
が配置されている。下層蓄積電極３と上層蓄積電極４
は、電気的に相互に接続されている。
【００１８】制御電極９は、蓄積電極５の上を覆うのみ
でなく、上層蓄積電極４と下層蓄積電極３の間に延在す
る部分９ａを含む。このため、蓄積電極５と制御電極９
の対向面積が増大し、その間の容量が増大する。ソース
領域３１とドレイン領域３２は、チャネル領域１を挟ん
で対向して配置されている。
でなく、上層蓄積電極４と下層蓄積電極３の間に延在す
る部分９ａを含む。このため、蓄積電極５と制御電極９
の対向面積が増大し、その間の容量が増大する。ソース
領域３１とドレイン領域３２は、チャネル領域１を挟ん
で対向して配置されている。
【００１９】図１（Ａ）左側は、図１（Ａ）右側に示す
積層ゲート電極を実現する１つの構成を示す。なお、図
１（Ａ）の断面図は図１（Ａ）右側の構成を紙面と垂直
方向に切断した断面図である。
積層ゲート電極を実現する１つの構成を示す。なお、図
１（Ａ）の断面図は図１（Ａ）右側の構成を紙面と垂直
方向に切断した断面図である。
【００２０】Ｓｉ等で形成されたチャネル領域１の両側
には、ＳｉＯ2 のＬＯＣＯＳ酸化膜等のトランジスタ絶
縁領域３３が形成され、チャネル領域１を両側から画定
している。チャネル領域１表面上には熱酸化ＳｉＯ2 膜
等の薄いゲート絶縁膜２が形成されている。ゲート絶縁
膜２およびその両側のトランジスタ絶縁領域３３の上に
延在して多結晶シリコン等の下層蓄積電極３が形成され
ている。
には、ＳｉＯ2 のＬＯＣＯＳ酸化膜等のトランジスタ絶
縁領域３３が形成され、チャネル領域１を両側から画定
している。チャネル領域１表面上には熱酸化ＳｉＯ2 膜
等の薄いゲート絶縁膜２が形成されている。ゲート絶縁
膜２およびその両側のトランジスタ絶縁領域３３の上に
延在して多結晶シリコン等の下層蓄積電極３が形成され
ている。
【００２１】下層蓄積電極３の上方には、所定間隔をお
いて多結晶シリコン等で形成された上層蓄積電極４が配
置されている。これらの下層蓄積電極３、上層蓄積電極
４は、図中左側のトランジスタ絶縁領域３３上部におい
て相互に接続されている。
いて多結晶シリコン等で形成された上層蓄積電極４が配
置されている。これらの下層蓄積電極３、上層蓄積電極
４は、図中左側のトランジスタ絶縁領域３３上部におい
て相互に接続されている。
【００２２】なお、蓄積電極５が左側のトランジスタ絶
縁領域３３上に延在する面積は、図中右側のトランジス
タ絶縁領域３３上に延在する部分よりも広く設計されて
いる。この広い領域にコンタクトが形成される。蓄積電
極５の表面は、下層絶縁層６、上層絶縁層７を含む蓄積
電極絶縁層８によって覆われており、制御電極９は蓄積
電極５の外側表面を覆うのみでなく、上層蓄積電極４と
下層蓄積電極３の中間の領域にも延在する部分９ａを有
する。
縁領域３３上に延在する面積は、図中右側のトランジス
タ絶縁領域３３上に延在する部分よりも広く設計されて
いる。この広い領域にコンタクトが形成される。蓄積電
極５の表面は、下層絶縁層６、上層絶縁層７を含む蓄積
電極絶縁層８によって覆われており、制御電極９は蓄積
電極５の外側表面を覆うのみでなく、上層蓄積電極４と
下層蓄積電極３の中間の領域にも延在する部分９ａを有
する。
【００２３】すなわち、蓄積電極５と制御電極９が対向
する面は、下層蓄積電極３上面、上層蓄積４下面および
上面の３面となり、従来の１面と比べその対向面積は大
幅に向上する。蓄積電極絶縁層８の厚さが同じであれ
ば、蓄積電極５と制御電極９の間の容量ＣFGは、３倍近
くまで増大させることが可能となる。
する面は、下層蓄積電極３上面、上層蓄積４下面および
上面の３面となり、従来の１面と比べその対向面積は大
幅に向上する。蓄積電極絶縁層８の厚さが同じであれ
ば、蓄積電極５と制御電極９の間の容量ＣFGは、３倍近
くまで増大させることが可能となる。
【００２４】このように、蓄積電極をフィン型とし、制
御電極をそのフィンの間にまで延在させる構造は、図１
（Ａ）に示すものに限らない。図１（Ｂ）、（Ｃ）は、
他の２つの構成を示す。
御電極をそのフィンの間にまで延在させる構造は、図１
（Ａ）に示すものに限らない。図１（Ｂ）、（Ｃ）は、
他の２つの構成を示す。
【００２５】図１（Ｂ）においては、チャネル領域１上
方に下層蓄積電極３、上層蓄積電極４の複数の導電層を
有する積層蓄積電極５が配置され、制御電極９が蓄積電
極５上面を覆うのみでなく、上層蓄積電極４、下層蓄積
電極３の間に延在する部分９ａを有する点は、図１
（Ａ）と同様である。
方に下層蓄積電極３、上層蓄積電極４の複数の導電層を
有する積層蓄積電極５が配置され、制御電極９が蓄積電
極５上面を覆うのみでなく、上層蓄積電極４、下層蓄積
電極３の間に延在する部分９ａを有する点は、図１
（Ａ）と同様である。
【００２６】本構成においては、上層蓄積電極４と下層
蓄積電極３を相互に接続する部分がトランジスタ絶縁領
域３３上ではなく、チャネル領域１上に配置されてい
る。このため、蓄積電極５の構成を図１（Ｂ）に示す断
面図において、左右ほぼ対称的にすることができる。
蓄積電極３を相互に接続する部分がトランジスタ絶縁領
域３３上ではなく、チャネル領域１上に配置されてい
る。このため、蓄積電極５の構成を図１（Ｂ）に示す断
面図において、左右ほぼ対称的にすることができる。
【００２７】図１（Ｃ）においては、下層蓄積電極３と
上層蓄積電極４とがチャネル領域１両側のトランジスタ
絶縁領域３３上方において２ヵ所で相互に接続されてい
る。制御電極９は、蓄積電極５上面を覆うのみでなく、
上層蓄積電極４、下層蓄積電極３の間に延在する部分９
ａを有する点は前述の構成と同様である。
上層蓄積電極４とがチャネル領域１両側のトランジスタ
絶縁領域３３上方において２ヵ所で相互に接続されてい
る。制御電極９は、蓄積電極５上面を覆うのみでなく、
上層蓄積電極４、下層蓄積電極３の間に延在する部分９
ａを有する点は前述の構成と同様である。
【００２８】図１（Ａ）の構成は、上層蓄積電極４と下
層蓄積電極３の相互接続がトランジスタ絶縁領域３３上
方で行なわれるため、相互接続のためのプロセスによっ
てチャネル領域１に影響を与えることが少ない。また、
上層蓄積電極４と下層蓄積電極３の相互接続が１ヵ所で
行なわれるため、容量ＣFGの増大、トランジスタ構造の
小型化に有利である。
層蓄積電極３の相互接続がトランジスタ絶縁領域３３上
方で行なわれるため、相互接続のためのプロセスによっ
てチャネル領域１に影響を与えることが少ない。また、
上層蓄積電極４と下層蓄積電極３の相互接続が１ヵ所で
行なわれるため、容量ＣFGの増大、トランジスタ構造の
小型化に有利である。
【００２９】図１（Ｂ）の構成は、対照的な構造となる
ため、上層蓄積電極４、下層蓄積電極３の中間に入り込
む制御電極９の部分９ａの作成が容易となる。図１
（Ｃ）の構成は、上層蓄積電極と下層蓄積電極の相互接
続がトランジスタ絶縁領域上で行なわれるため、図１
（Ａ）の構成同様、チャネル領域１に与える影響が少な
い。また、上層蓄積電極が２ヵ所で下層蓄積電極と接続
するため、上層蓄積電極、制御電極の中間に入り込む部
分９ａの作成が容易となる。
ため、上層蓄積電極４、下層蓄積電極３の中間に入り込
む制御電極９の部分９ａの作成が容易となる。図１
（Ｃ）の構成は、上層蓄積電極と下層蓄積電極の相互接
続がトランジスタ絶縁領域上で行なわれるため、図１
（Ａ）の構成同様、チャネル領域１に与える影響が少な
い。また、上層蓄積電極が２ヵ所で下層蓄積電極と接続
するため、上層蓄積電極、制御電極の中間に入り込む部
分９ａの作成が容易となる。
【００３０】図２は、図１（Ａ）に示す構成の平面配置
の例を示す。図中横方向にビット線となるソース領域３
１が延在し、制御電極９がこのソース領域３１と平行に
配置されている。制御電極９の下側には、蓄積電極５が
配置されている。蓄積電極５が配置されている部分を斜
線で示す。
の例を示す。図中横方向にビット線となるソース領域３
１が延在し、制御電極９がこのソース領域３１と平行に
配置されている。制御電極９の下側には、蓄積電極５が
配置されている。蓄積電極５が配置されている部分を斜
線で示す。
【００３１】なお、破線で示すクロスマークは、蓄積電
極５の上層蓄積電極と下層蓄積電極の相互接続部分であ
る積層蓄積電極コンタクト領域ＳＣを示す。蓄積電極５
を挟んでソース領域３１の反対側にはドレイン領域３２
が配置されている。ソース領域３１とドレイン領域３２
に挟まれた部分にはチャネル領域が形成される。
極５の上層蓄積電極と下層蓄積電極の相互接続部分であ
る積層蓄積電極コンタクト領域ＳＣを示す。蓄積電極５
を挟んでソース領域３１の反対側にはドレイン領域３２
が配置されている。ソース領域３１とドレイン領域３２
に挟まれた部分にはチャネル領域が形成される。
【００３２】また、各トランジスタの間にはトランジス
タ絶縁領域３３が形成されており、各トランジスタを電
気的に分離する。実線で示すクロスマークは、ドレイン
コンタクト領域ＤＣを示す。
タ絶縁領域３３が形成されており、各トランジスタを電
気的に分離する。実線で示すクロスマークは、ドレイン
コンタクト領域ＤＣを示す。
【００３３】なお、蓄積電極５は、チャネル領域左側の
トランジスタ絶縁領域上に配置される部分が狭く、右側
のトランジスタ絶縁領域上に配置される部分が広いよう
に形成されている。この広い右側部分に積層蓄積電極コ
ンタクト領域ＳＣが配置されている。
トランジスタ絶縁領域上に配置される部分が狭く、右側
のトランジスタ絶縁領域上に配置される部分が広いよう
に形成されている。この広い右側部分に積層蓄積電極コ
ンタクト領域ＳＣが配置されている。
【００３４】蓄積電極５と制御電極９の対向面積は、ほ
ぼ斜線で示す蓄積電極５の面積の３倍から積層蓄積電極
コンタクト領域ＳＣの面積の２倍を引き、側面での対向
面積を加えたものとなる。
ぼ斜線で示す蓄積電極５の面積の３倍から積層蓄積電極
コンタクト領域ＳＣの面積の２倍を引き、側面での対向
面積を加えたものとなる。
【００３５】図１に示すような構成を作成するための製
造方法を以下に説明する。なお、例として図１（Ｃ）の
構成を作成する場合を説明するが、他の構成も同様の工
程によって作成することができることは当業者に自明で
あろう。
造方法を以下に説明する。なお、例として図１（Ｃ）の
構成を作成する場合を説明するが、他の構成も同様の工
程によって作成することができることは当業者に自明で
あろう。
【００３６】図４〜図７は、本発明の実施例による不揮
発性半導体装置の製造方法を概略的に示す断面図であ
る。各図中、左側に示す図はチャネル部分の横断面図で
あり、右側に示す図はソース−ドレイン方向に沿う縦断
面図である。
発性半導体装置の製造方法を概略的に示す断面図であ
る。各図中、左側に示す図はチャネル部分の横断面図で
あり、右側に示す図はソース−ドレイン方向に沿う縦断
面図である。
【００３７】図４（Ａ）に示すように、Ｓｉ基板１１表
面にＬＯＣＯＳ（局所酸化）領域１３を形成してトラン
ジスタ絶縁領域を形成する。図４（Ａ）において、両側
のＬＯＣＯＳ領域１３に挟まれたＳｉ基板１１表面部分
がチャネル領域となる。
面にＬＯＣＯＳ（局所酸化）領域１３を形成してトラン
ジスタ絶縁領域を形成する。図４（Ａ）において、両側
のＬＯＣＯＳ領域１３に挟まれたＳｉ基板１１表面部分
がチャネル領域となる。
【００３８】ＬＯＣＯＳ領域１３の形成は、たとえばト
ランジスタを作成すべき活性化領域上に酸化膜と窒化膜
を積層し、熱酸化を行なうことにより作成する。なお、
ＬＯＣＯＳ領域１３作成後、マスクとして用いた窒化
膜、酸化膜は除去し、チャネル領域上に新たにゲート酸
化膜１２を熱酸化により形成する。
ランジスタを作成すべき活性化領域上に酸化膜と窒化膜
を積層し、熱酸化を行なうことにより作成する。なお、
ＬＯＣＯＳ領域１３作成後、マスクとして用いた窒化
膜、酸化膜は除去し、チャネル領域上に新たにゲート酸
化膜１２を熱酸化により形成する。
【００３９】図４（Ｂ）に示すように、Ｓｉ基板表面上
に多結晶Ｓｉ等で形成された導電層を堆積し、パターニ
ングすることによって下層蓄積電極１４を形成する。な
お、この状態においては、ソース−ドレイン方向におい
て下層蓄積電極１４は長く延在した状態である。すなわ
ち、下層蓄積電極１４は長いストリップ状の形状とな
る。
に多結晶Ｓｉ等で形成された導電層を堆積し、パターニ
ングすることによって下層蓄積電極１４を形成する。な
お、この状態においては、ソース−ドレイン方向におい
て下層蓄積電極１４は長く延在した状態である。すなわ
ち、下層蓄積電極１４は長いストリップ状の形状とな
る。
【００４０】図４（Ｃ）に示すように、多結晶Ｓｉの下
層蓄積電極１４表面を熱酸化して酸化膜１５を形成し、
さらにＣＶＤによりＳｉＮ（Ｓｉ3 Ｎ4 ）膜１６を堆積
する。このＳｉＮ膜１６は、後のエッチング工程におけ
るエッチングストッパとして機能する。
層蓄積電極１４表面を熱酸化して酸化膜１５を形成し、
さらにＣＶＤによりＳｉＮ（Ｓｉ3 Ｎ4 ）膜１６を堆積
する。このＳｉＮ膜１６は、後のエッチング工程におけ
るエッチングストッパとして機能する。
【００４１】図５（Ａ）に示すように、ＳｉＮ膜１６を
作成したＳｉ基板上にＣＶＤによりＳｉＯ2 の酸化膜１
７を堆積する。次に酸化膜１７上にホトレジストマスク
を形成し、酸化膜１７、ＳｉＮ膜１６、酸化膜１５を選
択的にエッチし、図５（Ｂ）に示すように下層蓄積電極
１４を露出するコンタクトホール１８を形成する。な
お、図１（Ｃ）に示す構成を作成するため、コンタクト
ホール１８はチャネル領域を挟んで２ヵ所形成されてい
る。
作成したＳｉ基板上にＣＶＤによりＳｉＯ2 の酸化膜１
７を堆積する。次に酸化膜１７上にホトレジストマスク
を形成し、酸化膜１７、ＳｉＮ膜１６、酸化膜１５を選
択的にエッチし、図５（Ｂ）に示すように下層蓄積電極
１４を露出するコンタクトホール１８を形成する。な
お、図１（Ｃ）に示す構成を作成するため、コンタクト
ホール１８はチャネル領域を挟んで２ヵ所形成されてい
る。
【００４２】図５（Ｃ）に示すように、コンタクトホー
ル１８内に下層蓄積電極１４を露出した後、ＣＶＤによ
り多結晶Ｓｉ層を堆積し、パターニングすることによっ
て上層蓄積電極１９を作成する。なお、この上層蓄積電
極１９は、コンタクトホール１８において下層蓄積電極
１４と電気的に接続する。
ル１８内に下層蓄積電極１４を露出した後、ＣＶＤによ
り多結晶Ｓｉ層を堆積し、パターニングすることによっ
て上層蓄積電極１９を作成する。なお、この上層蓄積電
極１９は、コンタクトホール１８において下層蓄積電極
１４と電気的に接続する。
【００４３】上層蓄積電極１９パターニング後、ウェッ
トエッチ等によりＳｉＮ膜１６上の酸化膜１７を除去す
る。このときＳｉＮ膜１６がエッチングストッパとして
機能する。酸化膜１７が除去された状態を図６（Ａ）に
示す。
トエッチ等によりＳｉＮ膜１６上の酸化膜１７を除去す
る。このときＳｉＮ膜１６がエッチングストッパとして
機能する。酸化膜１７が除去された状態を図６（Ａ）に
示す。
【００４４】次に図６（Ｂ）に示すように、露出された
多結晶Ｓｉ表面を熱酸化して酸化膜２０を形成し、Ｓｉ
Ｎ膜２１をＣＶＤ等によって堆積し、さらに熱酸化を行
なうことによって表面に薄い酸化膜２２を形成する。
多結晶Ｓｉ表面を熱酸化して酸化膜２０を形成し、Ｓｉ
Ｎ膜２１をＣＶＤ等によって堆積し、さらに熱酸化を行
なうことによって表面に薄い酸化膜２２を形成する。
【００４５】なお、酸化膜２２の形成は、ＳｉＮ膜２
１、１６にピンホール等の不完全性がある場合、これら
の不完全性を補償する。この状態において、上層蓄積電
極１９と下層蓄積電極１４の間には空間が未だ残されて
いる。
１、１６にピンホール等の不完全性がある場合、これら
の不完全性を補償する。この状態において、上層蓄積電
極１９と下層蓄積電極１４の間には空間が未だ残されて
いる。
【００４６】次に図６（Ｃ）に示すように、ＣＶＤによ
り多結晶Ｓｉを堆積し、上層蓄積電極１９、下層蓄積電
極１４間の空間を埋め戻すと共にそれらの周囲を覆う。
このようにして、制御電極２３が形成される。
り多結晶Ｓｉを堆積し、上層蓄積電極１９、下層蓄積電
極１４間の空間を埋め戻すと共にそれらの周囲を覆う。
このようにして、制御電極２３が形成される。
【００４７】次に図７（Ａ）に示すように、制御電極２
３を熱酸化して表面に酸化膜２４を形成し、その上にＰ
ＳＧ等の層間絶縁膜２５を堆積する。層間絶縁膜２５堆
積後、必要に応じて平坦化処理を行なう。
３を熱酸化して表面に酸化膜２４を形成し、その上にＰ
ＳＧ等の層間絶縁膜２５を堆積する。層間絶縁膜２５堆
積後、必要に応じて平坦化処理を行なう。
【００４８】必要部分にコンタクトホールを形成した
後、図７（Ｂ）に示すように、層間絶縁膜２５上にＡｌ
層を堆積し、パターニングすることによってＡｌ配線２
６を作成する。その後、カバー膜２７で全表面を覆う。
後、図７（Ｂ）に示すように、層間絶縁膜２５上にＡｌ
層を堆積し、パターニングすることによってＡｌ配線２
６を作成する。その後、カバー膜２７で全表面を覆う。
【００４９】このようにして、図１（Ｃ）に示す構成の
不揮発性半導体装置を作成することができる。なお、上
述の製造方法は制限的なものではなく、種々の変更が可
能である。たとえば、積層絶縁膜の構成は様々に変える
ことができる。
不揮発性半導体装置を作成することができる。なお、上
述の製造方法は制限的なものではなく、種々の変更が可
能である。たとえば、積層絶縁膜の構成は様々に変える
ことができる。
【００５０】窒化膜の作成は、ＣＶＤのみでなく、窒化
性雰囲気で行なうことも可能である。蓄積電極、制御電
極として、多結晶Ｓｉの代わりにアモルファスＳｉやＷ
Ｓｉ等のポリサイド等を用いることも可能である。
性雰囲気で行なうことも可能である。蓄積電極、制御電
極として、多結晶Ｓｉの代わりにアモルファスＳｉやＷ
Ｓｉ等のポリサイド等を用いることも可能である。
【００５１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
不揮発性半導体装置において、蓄積電極と制御電極との
間の容量を増大させることが可能である。
不揮発性半導体装置において、蓄積電極と制御電極との
間の容量を増大させることが可能である。
【００５３】このため、不揮発性半導体装置の耐圧不足
が改善される。このため、不揮発性半導体装置の高集積
化が容易となる。
が改善される。このため、不揮発性半導体装置の高集積
化が容易となる。
【図１】本発明の実施例による不揮発性半導体装置の基
本構成を示す断面図である。
本構成を示す断面図である。
【図２】本発明の実施例による不揮発性半導体装置の平
面配置の例を示す平面図である。
面配置の例を示す平面図である。
【図３】従来の技術による不揮発性半導体記憶装置の構
成例を示す断面図である。
成例を示す断面図である。
【図４】本発明の実施例による不揮発性半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図５】本発明の実施例による不揮発性半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図６】本発明の実施例による不揮発性半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図７】本発明の実施例による不揮発性半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
１ チャネル領域（半導体基板） ２ ゲート絶縁膜 ３ 下層蓄積電極 ４ 上層蓄積電極 ５ 積層蓄積電極 ６ 下層絶縁層 ７ 上層絶縁層 ８ 蓄積電極絶縁層 ９ 制御電極 １１ Ｓｉ基板 １２ ゲート酸化膜 １３ ＬＯＣＯＳ領域 １４ 下層蓄積電極 １５ 酸化膜 １６ ＳｉＮ膜 １７ 酸化膜 １８ コンタクトホール １９ 上層蓄積電極 ２０ 酸化膜 ２１ ＳｉＮ膜 ２２ 酸化膜 ２３ 制御電極 ２４ 酸化膜 ２５ 層間絶縁膜 ２６ Ａｌ配線 ２７ カバー膜 ３１ ソース領域 ３２ ドレイン領域 ３３ トランジスタ絶縁領域 ＤＣ ドレインコンタクト領域 ＳＣ 積層蓄積電極コンタクト領域
Claims (3)
- 【請求項１】 第１導電型のチャネル領域（１）と、 前記チャネル領域（１）を挟んで配置された第２導電型
のソース領域（３１）とドレイン領域（３２）と、 前記チャネル領域（１）上にゲート絶縁膜（２）を介し
て配置され相互に接続された複数の導電層（３、４）を
有する蓄積電極（５）と、 前記蓄積電極（５）上に配置され、前記蓄積電極（５）
の複数の導電層（３、４）の間に延在する部分（９ａ）
を有する導電領域で形成された制御電極（９）とを含む
不揮発性半導体装置。 - 【請求項２】 さらに、前記チャネル領域（１）を挟む
ように形成された絶縁領域で形成されたトランジスタ絶
縁領域（３３）を含み、前記蓄積電極（５）と前記制御
電極（９）はトランジスタ絶縁領域（３３）上にまで延
在する請求項１記載の不揮発性半導体装置。 - 【請求項３】 チャネル領域（１）上にゲート絶縁膜
（２）を介して下層蓄積電極（３）を形成する工程と、 前記下層蓄積電極（３）表面に窒化膜を形成する工程
と、 前記窒化膜上に酸化膜をＣＶＤで堆積する工程と、 前記酸化膜、窒化膜を貫通して前記下層蓄積電極（３）
を露出する開口を形成する工程と、 前記開口を覆って上層蓄積電極（４）を形成する工程
と、 前記窒化膜上の酸化膜をエッチングで除去する工程と、 露出した上層蓄積電極（４）表面上に上層絶縁層（７）
を形成する工程と、 上層蓄積電極（４）と下層蓄積電極（３）の中間部を含
め、露出している表面上に制御電極（９）を形成する工
程とを含む不揮発性半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267792A JPH05206472A (ja) | 1992-01-28 | 1992-01-28 | 不揮発性半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267792A JPH05206472A (ja) | 1992-01-28 | 1992-01-28 | 不揮発性半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206472A true JPH05206472A (ja) | 1993-08-13 |
Family
ID=11812012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1267792A Withdrawn JPH05206472A (ja) | 1992-01-28 | 1992-01-28 | 不揮発性半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206472A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594688A (en) * | 1994-07-08 | 1997-01-14 | Nippon Steel Corporation | Nonvolatile semiconductor memory device and method of producing the same |
| JPH09307071A (ja) * | 1996-05-16 | 1997-11-28 | Lg Semicon Co Ltd | 半導体メモリ素子及びその製造方法 |
| US5763913A (en) * | 1996-08-21 | 1998-06-09 | Lg Semicon Co., Ltd. | Flash memory device with improved efficiency and reliability and method of making the same |
| US5780894A (en) * | 1996-02-23 | 1998-07-14 | Nippon Steel Corporation | Nonvolatile semiconductor memory device having stacked-gate type transistor |
-
1992
- 1992-01-28 JP JP1267792A patent/JPH05206472A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594688A (en) * | 1994-07-08 | 1997-01-14 | Nippon Steel Corporation | Nonvolatile semiconductor memory device and method of producing the same |
| US5686333A (en) * | 1994-07-08 | 1997-11-11 | Nippon Steel Corporation | Nonvolatile semiconductor memory device and method of producing the same |
| US5780894A (en) * | 1996-02-23 | 1998-07-14 | Nippon Steel Corporation | Nonvolatile semiconductor memory device having stacked-gate type transistor |
| JPH09307071A (ja) * | 1996-05-16 | 1997-11-28 | Lg Semicon Co Ltd | 半導体メモリ素子及びその製造方法 |
| US5763913A (en) * | 1996-08-21 | 1998-06-09 | Lg Semicon Co., Ltd. | Flash memory device with improved efficiency and reliability and method of making the same |
| US6093604A (en) * | 1996-08-21 | 2000-07-25 | Lg Semicon Co., Ltd. | Method of manufacturing a flash memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |