JPH03157966A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH03157966A JPH03157966A JP1297826A JP29782689A JPH03157966A JP H03157966 A JPH03157966 A JP H03157966A JP 1297826 A JP1297826 A JP 1297826A JP 29782689 A JP29782689 A JP 29782689A JP H03157966 A JPH03157966 A JP H03157966A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製法、特に高抵抗負荷型スタテ
ィックＲＡＭの高抵抗負荷の形成に適用して好適な技術
に関する。
ィックＲＡＭの高抵抗負荷の形成に適用して好適な技術
に関する。
本発明は、例えば高抵抗負荷型スタティックＲＡＭ等の
製造に適用される半導体装置の製法において、配線上に
層間絶縁膜、高抵抗素子となる半絶縁性半導体膜を順次
形成して後、コンタクトホールを開口し、少なくともコ
ンタクトホール上に半導体膜を形成して選択的にイオン
注入を行ない、配線と半絶縁性半導体膜を接続すること
により、層間絶縁膜の耐圧劣化及び層間絶縁膜構造の複
雑化を抑え、安定した抵抗値を有する高抵抗素子の形成
を可能にしたものである。
製造に適用される半導体装置の製法において、配線上に
層間絶縁膜、高抵抗素子となる半絶縁性半導体膜を順次
形成して後、コンタクトホールを開口し、少なくともコ
ンタクトホール上に半導体膜を形成して選択的にイオン
注入を行ない、配線と半絶縁性半導体膜を接続すること
により、層間絶縁膜の耐圧劣化及び層間絶縁膜構造の複
雑化を抑え、安定した抵抗値を有する高抵抗素子の形成
を可能にしたものである。
スタティックＲＡＭの半導体メモリ装置としては、高抵
抗負荷型ステタインクＲＡＭが主として用いられている
。最近では、サブミクロン以降の高密度化を図るために
多層配線技術を用いてポリサイドく又は多結晶シリコン
）からなる配線、多結晶シリコンからなる高抵抗負荷を
多層に積層した高集積化構造が用いられるようになって
いる（特開昭６２−２１０６６６号公報、１９８９年Ｓ
ｙｍｐｏｓｉｕｍｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇ
！／ Ｐ３４〜６４参照）。
抗負荷型ステタインクＲＡＭが主として用いられている
。最近では、サブミクロン以降の高密度化を図るために
多層配線技術を用いてポリサイドく又は多結晶シリコン
）からなる配線、多結晶シリコンからなる高抵抗負荷を
多層に積層した高集積化構造が用いられるようになって
いる（特開昭６２−２１０６６６号公報、１９８９年Ｓ
ｙｍｐｏｓｉｕｍｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇ
！／ Ｐ３４〜６４参照）。
第２図はその例を示すもので、シリコン基板（１）上に
ゲート絶縁膜（２）、 （３）を介して第１層目のク
ンゲスチンポリサイド（（４）は多結晶シリコン、（５
）はタングステンシリサイド）でドライバトランジスタ
Ｔｒ、のゲート電極（６）及びスイッチングトランジス
タＴｒ２のゲート電極（７）を形成し、第１の層間絶縁
膜（８）を介して第２層目のタングステンポリサイド（
（４）は多結晶シリコン、（５）はタングステンシリサ
イド〉で接地線（９）とビット線取出し部（１０）を形
成し、さらに第２の層間絶縁膜（１１）を介して第３層
目の多結晶シリコンで高抵抗負荷（１２）を形成し、高
抵抗負荷（１２）の一端をコンタクトホールを介してド
ライバトランジスタＴｒ、のゲート電極（６）に接続し
て構成される。このとき、第３層目の多結晶シリコンの
Ｖｃｃライン（１３）とドライバトランジスタＴｒ、の
ゲート電極（６）とのコンタ、タトホール部分（１４）
とには不純物がドープされて低抵抗化される。
ゲート絶縁膜（２）、 （３）を介して第１層目のク
ンゲスチンポリサイド（（４）は多結晶シリコン、（５
）はタングステンシリサイド）でドライバトランジスタ
Ｔｒ、のゲート電極（６）及びスイッチングトランジス
タＴｒ２のゲート電極（７）を形成し、第１の層間絶縁
膜（８）を介して第２層目のタングステンポリサイド（
（４）は多結晶シリコン、（５）はタングステンシリサ
イド〉で接地線（９）とビット線取出し部（１０）を形
成し、さらに第２の層間絶縁膜（１１）を介して第３層
目の多結晶シリコンで高抵抗負荷（１２）を形成し、高
抵抗負荷（１２）の一端をコンタクトホールを介してド
ライバトランジスタＴｒ、のゲート電極（６）に接続し
て構成される。このとき、第３層目の多結晶シリコンの
Ｖｃｃライン（１３）とドライバトランジスタＴｒ、の
ゲート電極（６）とのコンタ、タトホール部分（１４）
とには不純物がドープされて低抵抗化される。
尚、（１６）、 （１７）、 （１８）はソース、ドレ
インとなる拡散層、（１９）はＭによるビット線、（２
０）は第３の層間絶縁膜、（２１）はフィールド絶縁膜
を示す。
インとなる拡散層、（１９）はＭによるビット線、（２
０）は第３の層間絶縁膜、（２１）はフィールド絶縁膜
を示す。
通常、上述の高抵抗負荷（１２）は第３図に示すように
して形成される。即ち、フィールド絶縁膜（２１）上に
延在するように形成したドライバトランジスタ７ｒ、の
ゲート電極（６）上に５１０２の層間絶縁膜（８）、（
１１） をＣＶＤ （化学気相成長）法を用いて形成し
く同図Ａ）、次に高抵抗負荷と接続するためのコンタク
トホール（２３）を層間絶縁膜（８）、（１１） に
開口する（同図Ｂ）。次に、良好なコンタクト性を得る
ためにコンタクトホール（２３）に臨むゲート電極（６
）のポリサイド膜上の自然酸化膜を希釈ＨＦ溶液を用い
てエツチング除去して後、高抵抗負荷（１２）としての
多結晶シリコン膜（１２ａ） をコンタクトホール（２
３）を含んでＣＶＤ法により形成する（同図Ｃ）。次に
、多結晶シリコン膜（１２ａ） をパターニングして
高抵抗負荷（１２）を形成した後、コンタクト部分（１
４）とＶｃｃライン（１３） （図示せず）に不純物（
２４）がイオン注入される（同図Ｄ）。
して形成される。即ち、フィールド絶縁膜（２１）上に
延在するように形成したドライバトランジスタ７ｒ、の
ゲート電極（６）上に５１０２の層間絶縁膜（８）、（
１１） をＣＶＤ （化学気相成長）法を用いて形成し
く同図Ａ）、次に高抵抗負荷と接続するためのコンタク
トホール（２３）を層間絶縁膜（８）、（１１） に
開口する（同図Ｂ）。次に、良好なコンタクト性を得る
ためにコンタクトホール（２３）に臨むゲート電極（６
）のポリサイド膜上の自然酸化膜を希釈ＨＦ溶液を用い
てエツチング除去して後、高抵抗負荷（１２）としての
多結晶シリコン膜（１２ａ） をコンタクトホール（２
３）を含んでＣＶＤ法により形成する（同図Ｃ）。次に
、多結晶シリコン膜（１２ａ） をパターニングして
高抵抗負荷（１２）を形成した後、コンタクト部分（１
４）とＶｃｃライン（１３） （図示せず）に不純物（
２４）がイオン注入される（同図Ｄ）。
上述の高抵抗負荷型スタティックＲＡＭの形成、就中、
高抵抗負荷（１２）の形成において、第３図Ｃの工程で
多結晶シリコン膜（１２ａ） を形成する際に、自然
酸化膜を除去する為の希釈ＨＦ溶液によるエツチングが
不可避であるが、このとき、層間絶縁膜（８）、（１１
） も同時にエツチングされることになり、層間耐圧
の劣化を引き起こす憧れがあった。これを回避する為に
は、５ｉ０２による層間絶縁膜（８）、（１１）がエツ
チングされないようにＳｉ、Ｎ、膜を導入する等の工程
を採用する必要があった。さらに、このような構造で半
絶縁性多結晶シリコン、いわゆるＳＩＰＯ３（Ｓｅｍｉ
−ｉｎｓｕｌａｔｉｎｇ Ｐｏ１ｙｃｒｙｓｔａｌｌｉ
ｎｅ ５ｉｌｉ、ｃｏｎ）のような超高抵抗材料を高抵
抗負荷（１２）に用いることも考えられるが、微小コン
タクト部分ではゲート電極〔６〕に対して良好なコンタ
クト性を得ることができない。
高抵抗負荷（１２）の形成において、第３図Ｃの工程で
多結晶シリコン膜（１２ａ） を形成する際に、自然
酸化膜を除去する為の希釈ＨＦ溶液によるエツチングが
不可避であるが、このとき、層間絶縁膜（８）、（１１
） も同時にエツチングされることになり、層間耐圧
の劣化を引き起こす憧れがあった。これを回避する為に
は、５ｉ０２による層間絶縁膜（８）、（１１）がエツ
チングされないようにＳｉ、Ｎ、膜を導入する等の工程
を採用する必要があった。さらに、このような構造で半
絶縁性多結晶シリコン、いわゆるＳＩＰＯ３（Ｓｅｍｉ
−ｉｎｓｕｌａｔｉｎｇ Ｐｏ１ｙｃｒｙｓｔａｌｌｉ
ｎｅ ５ｉｌｉ、ｃｏｎ）のような超高抵抗材料を高抵
抗負荷（１２）に用いることも考えられるが、微小コン
タクト部分ではゲート電極〔６〕に対して良好なコンタ
クト性を得ることができない。
本発明は、上述の点に鑑み、層間耐圧の劣化を抑えると
共に、層間絶縁膜構造の複雑化を抑え、安定な高抵抗素
子の形成を可能にした半導体装置の製法を提供するもの
である。
共に、層間絶縁膜構造の複雑化を抑え、安定な高抵抗素
子の形成を可能にした半導体装置の製法を提供するもの
である。
本発明に係る半導体装置の製法は、配線（６）上に層間
絶縁膜（８）、（１１） 、半絶縁性半導体膜（３１）
を順次形成し、コンタクトホール（３２）を開口し、少
なくともコンタクトホール（３２）上に半導体膜（３３
）を形成して選択的にイオン注入を行い、配線（６）と
半絶縁性半導体膜（３１）を接続するようになす。
絶縁膜（８）、（１１） 、半絶縁性半導体膜（３１）
を順次形成し、コンタクトホール（３２）を開口し、少
なくともコンタクトホール（３２）上に半導体膜（３３
）を形成して選択的にイオン注入を行い、配線（６）と
半絶縁性半導体膜（３１）を接続するようになす。
〔作用〕
上述の製法によれば、配線（６）上に層間絶縁膜（８）
。
。
（１１）、半袖′緑性半導体膜（３１）を順次に形成し
、コンタクトホール（３２）を開口した後、少なくとも
コンタクトホール（３２）上に半導体膜（３３）を形成
している。従って、半導体膜（３３）の被着直前に行う
コンタクト性を良くするためのエツチング工程、即ちコ
ンタクトホール（３２）に臨む配線（６）表面の自然酸
化を希釈ＨＦ溶液を用いてエツチング除去する工程では
、層間絶縁膜（８）、（１１） が半絶縁性半導体膜
（３１）で保護されているので、エツチングされること
がない。このため、層間絶縁膜（８）、（１１） での
層間耐圧の劣化は阻止される。
、コンタクトホール（３２）を開口した後、少なくとも
コンタクトホール（３２）上に半導体膜（３３）を形成
している。従って、半導体膜（３３）の被着直前に行う
コンタクト性を良くするためのエツチング工程、即ちコ
ンタクトホール（３２）に臨む配線（６）表面の自然酸
化を希釈ＨＦ溶液を用いてエツチング除去する工程では
、層間絶縁膜（８）、（１１） が半絶縁性半導体膜
（３１）で保護されているので、エツチングされること
がない。このため、層間絶縁膜（８）、（１１） での
層間耐圧の劣化は阻止される。
また、半絶縁性半導体膜（３１）を高抵抗素子として用
いるので、安定した超高抵抗値が得られる。
いるので、安定した超高抵抗値が得られる。
さらに、コンタクトホール（３２）上に半導体膜（３３
）を形成し、ここに選択的にイオン注入を行うので、微
細コンタクトホール（３２）での配線（６）と半絶縁性
半導体膜（３１）とのコンタクト性が良好となる。
）を形成し、ここに選択的にイオン注入を行うので、微
細コンタクトホール（３２）での配線（６）と半絶縁性
半導体膜（３１）とのコンタクト性が良好となる。
以下、第１図を用いて本発明の一例を高抵抗負荷型スタ
ティックＲＡＭの製法、特にその高抵抗負荷の形成に適
用した場合につき説明する。
ティックＲＡＭの製法、特にその高抵抗負荷の形成に適
用した場合につき説明する。
尚、第１図は第２図の高抵抗負荷型スタティックＲＡＭ
の高抵抗負荷の部分のみを示す。
の高抵抗負荷の部分のみを示す。
本例においては、先ず第１図Ａに示すようにフィールド
絶縁膜（２１）上に延在するように形成した例えばタン
グステンポリサイド（（４）は多結晶シリコン、（５）
はタングステンシリサイド）によるドライバトランジス
タＴｒ、のゲート電極（６）上にＳｉＯ□による層間絶
縁膜（８）、（１１） をＶＣＤ法により被着形成す
る。
絶縁膜（２１）上に延在するように形成した例えばタン
グステンポリサイド（（４）は多結晶シリコン、（５）
はタングステンシリサイド）によるドライバトランジス
タＴｒ、のゲート電極（６）上にＳｉＯ□による層間絶
縁膜（８）、（１１） をＶＣＤ法により被着形成す
る。
次に、第１図已に示すように層間絶縁膜（８）、（１１
）の上に例えば７００人程大の厚さで超高抵抗材料であ
る半絶縁性半導体膜即ち５ＩＰＯ３膜（３１）をＣＶＤ
法により被着形成する。
）の上に例えば７００人程大の厚さで超高抵抗材料であ
る半絶縁性半導体膜即ち５ＩＰＯ３膜（３１）をＣＶＤ
法により被着形成する。
次に、第１図Ｃに示すようにＳ＋ＰＯ３膜（３１）と層
間絶縁膜（８）、（１１） に対し共通にゲート電極
（６）に達するコンタクトホール（３２）を開口する。
間絶縁膜（８）、（１１） に対し共通にゲート電極
（６）に達するコンタクトホール（３２）を開口する。
このコンタクトホール（３２）は爾後形成される高抵抗
負荷とゲー゛ト電極（６）とを接続するためのものであ
る。
負荷とゲー゛ト電極（６）とを接続するためのものであ
る。
次に、第１図りに示すように、コンタクトホール（３２
）を含んで５ＩＰＯ３膜（３１）の全面にコンタクト層
としての多結晶シリコン膜（３３）を例えば１００人程
大の厚さでＣＶＤ法を用いて被着形成する。このとき、
コンタクトホール（３２）に臨むゲート電極（６）との
良好なコンタクト性を得る為に、多結晶シリコン膜（３
３）を被着する直前にゲート電極（６）であるタングス
テンポリサイド膜上の自然酸化膜を希釈ＨＦ溶液を用い
て除去する。このゲート電極（６）上の自然酸化膜のエ
ツチング除去において層間絶縁膜（８）、（１１）
は５ＩＰＯＳ膜（３１）で保護されているので、層間絶
縁膜（８）、（１１） がエツチングされることはない
。
）を含んで５ＩＰＯ３膜（３１）の全面にコンタクト層
としての多結晶シリコン膜（３３）を例えば１００人程
大の厚さでＣＶＤ法を用いて被着形成する。このとき、
コンタクトホール（３２）に臨むゲート電極（６）との
良好なコンタクト性を得る為に、多結晶シリコン膜（３
３）を被着する直前にゲート電極（６）であるタングス
テンポリサイド膜上の自然酸化膜を希釈ＨＦ溶液を用い
て除去する。このゲート電極（６）上の自然酸化膜のエ
ツチング除去において層間絶縁膜（８）、（１１）
は５ＩＰＯＳ膜（３１）で保護されているので、層間絶
縁膜（８）、（１１） がエツチングされることはない
。
次に、第１図已に示すように、５ＩＰＯ３膜（３１）を
多結晶シリコン膜（３３）と共にパクーニングして高抵
抗負荷（１２）を形成し、次いで、多結晶シリコン膜（
３３）のコンタクト部分とＶｃｃライン（１３） （
図示せず）の部分に不純物（２４）をイオン注入して低
抵抗化する。即ち、イオン注入された多結晶シリコン部
分（３３ａ） を介して高抵抗負荷（１２）とゲート
電極（６）とがオーミック接続される。
多結晶シリコン膜（３３）と共にパクーニングして高抵
抗負荷（１２）を形成し、次いで、多結晶シリコン膜（
３３）のコンタクト部分とＶｃｃライン（１３） （
図示せず）の部分に不純物（２４）をイオン注入して低
抵抗化する。即ち、イオン注入された多結晶シリコン部
分（３３ａ） を介して高抵抗負荷（１２）とゲート
電極（６）とがオーミック接続される。
第１図Ｂの工程で５ＩＰＯ３膜（３１）を用いるのは、
多結晶シリコン膜であると、この膜厚分だけ合計の多結
晶シリコン膜厚が厚くなってしまい高抵抗値が低下する
からである。ここでは、高抵抗値は主に５ＩＰＯ３膜（
３１）で決定され、薄膜多結晶シリコン膜り３３）はコ
ンタクト性の改善と不純物ドープ部分のシート抵抗の低
減に作用し、且つ薄膜であるがゆえに高抵抗値がばらつ
くようなこと無い。尚、多結晶シリコン膜（３３）とし
ては高抵抗負荷（１２）とゲート電極（６）とを接続す
るコンタクトホール（３２）に対応する部分（３３ａ）
にのみ選択的に形成するようにしてもよい。
多結晶シリコン膜であると、この膜厚分だけ合計の多結
晶シリコン膜厚が厚くなってしまい高抵抗値が低下する
からである。ここでは、高抵抗値は主に５ＩＰＯ３膜（
３１）で決定され、薄膜多結晶シリコン膜り３３）はコ
ンタクト性の改善と不純物ドープ部分のシート抵抗の低
減に作用し、且つ薄膜であるがゆえに高抵抗値がばらつ
くようなこと無い。尚、多結晶シリコン膜（３３）とし
ては高抵抗負荷（１２）とゲート電極（６）とを接続す
るコンタクトホール（３２）に対応する部分（３３ａ）
にのみ選択的に形成するようにしてもよい。
かかる製法によれば、層間絶縁膜（８）、（１１）
の上に５ＩＰＯ３膜（３１）を形成してコンタクトホー
ル（３２）を形成した後、コンタクトホール（３２）を
含んでコンタクト用の多結晶シリコン膜（３３）を被着
形成するので、多結晶シリコン膜（３３）を被着する直
前のゲート電極（６）上の自然酸化膜のエツチング（所
謂ラインエツチング）時において、層間絶縁膜（８）（
１１〉は５ＩＰＤＳ膜（３１）で保護されておりエツチ
ングされることがない。従って、層間絶縁膜（８）、（
１１）での層間耐圧の劣化を引き起こすことがない。ま
た、実質的に高抵抗負荷（１２〉となる５ＩＰＯ３膜（
３１）が層間絶縁膜（８）、（１１） に対するエツ
チングストッパー膜として作用するので、層間絶縁膜（
８）、（１１）の他に別途Ｓｉ３Ｎ、膜等のエツチング
ストッパー膜を形成する必要がなく、層間絶縁膜構造を
単純にすることができ、製造工程が簡単化される。さら
に高抵抗負荷（１２）として５ＩＰＯ３膜（３１）を用
いるもコンタクト用の多結晶シリコン膜（３３）を介し
てゲート電極（６）とコンタクトしているので微小コン
タ０ クト部でのコンタクト性を良好にする。従って安定な超
高抵抗値の高抵抗負荷（１２）を実現することができる
。
の上に５ＩＰＯ３膜（３１）を形成してコンタクトホー
ル（３２）を形成した後、コンタクトホール（３２）を
含んでコンタクト用の多結晶シリコン膜（３３）を被着
形成するので、多結晶シリコン膜（３３）を被着する直
前のゲート電極（６）上の自然酸化膜のエツチング（所
謂ラインエツチング）時において、層間絶縁膜（８）（
１１〉は５ＩＰＤＳ膜（３１）で保護されておりエツチ
ングされることがない。従って、層間絶縁膜（８）、（
１１）での層間耐圧の劣化を引き起こすことがない。ま
た、実質的に高抵抗負荷（１２〉となる５ＩＰＯ３膜（
３１）が層間絶縁膜（８）、（１１） に対するエツ
チングストッパー膜として作用するので、層間絶縁膜（
８）、（１１）の他に別途Ｓｉ３Ｎ、膜等のエツチング
ストッパー膜を形成する必要がなく、層間絶縁膜構造を
単純にすることができ、製造工程が簡単化される。さら
に高抵抗負荷（１２）として５ＩＰＯ３膜（３１）を用
いるもコンタクト用の多結晶シリコン膜（３３）を介し
てゲート電極（６）とコンタクトしているので微小コン
タ０ クト部でのコンタクト性を良好にする。従って安定な超
高抵抗値の高抵抗負荷（１２）を実現することができる
。
尚、上側ではゲート電極（６）、 （７）、接地部（
９）、ビット線取出し部（１０）等をポリサイドで形成
したが、多結晶シリコン膜、シリサイド膜等で形成する
こともできる。
９）、ビット線取出し部（１０）等をポリサイドで形成
したが、多結晶シリコン膜、シリサイド膜等で形成する
こともできる。
又、高抵抗負荷型スタティックＲＡＭの製造に限らず他
の高抵抗素子を有する半導体装置の製造にも適用できる
。
の高抵抗素子を有する半導体装置の製造にも適用できる
。
本発明に係る半導体装置の製法によれば、配線上に層間
絶縁膜、高抵抗素子となる半絶縁性半導体膜を順次形成
し、コンタクトホールを開口した後、コンタクトホール
上にコンタクト用の半導体膜を形成するようにしている
ので、半導体膜形成前に行うコンタクトホールに臨む配
線上の自然酸化膜のライトエツチングで層間絶縁膜がエ
ツチングされることがなく、従って層間絶縁膜での層間
耐圧の劣化を抑えることができる。また高抵抗素子とな
る半絶縁性半導体膜が自然酸化膜のエツチング時に、層
間絶縁膜のエツチングストッパー膜を兼ねるので、層間
絶縁膜の構造は単純化され、製造工程の簡単化を図るこ
とができる。また半絶縁性半導体膜で高抵抗素子を形成
するので、安定な超高抵抗値を得ることができる。従っ
て、本発明は、特に高抵抗負荷型スタティックＲＡＭの
製造に適用して好適ならしめるものである。
絶縁膜、高抵抗素子となる半絶縁性半導体膜を順次形成
し、コンタクトホールを開口した後、コンタクトホール
上にコンタクト用の半導体膜を形成するようにしている
ので、半導体膜形成前に行うコンタクトホールに臨む配
線上の自然酸化膜のライトエツチングで層間絶縁膜がエ
ツチングされることがなく、従って層間絶縁膜での層間
耐圧の劣化を抑えることができる。また高抵抗素子とな
る半絶縁性半導体膜が自然酸化膜のエツチング時に、層
間絶縁膜のエツチングストッパー膜を兼ねるので、層間
絶縁膜の構造は単純化され、製造工程の簡単化を図るこ
とができる。また半絶縁性半導体膜で高抵抗素子を形成
するので、安定な超高抵抗値を得ることができる。従っ
て、本発明は、特に高抵抗負荷型スタティックＲＡＭの
製造に適用して好適ならしめるものである。
第１図Ａ−Ｅは本発明に係る高抵抗負荷型ステタイツク
ＲＡＭの高抵抗負荷の形成に適用した工程図、第２図は
一般の高抵抗負荷型スタティックＲＡＭの断面図、第３
図Ａ−Ｄは従来の高抵抗負荷型スタティックＲＡＭの高
抵抗負荷の形成法の工程図である。 （１）はシリコン基板、（２）、 （３）はゲート絶縁
膜、（４）は多結晶シリコン、（５）はタングステンシ
リサイド、（６）、 （７）はゲート電極、（８）、（
１１） は層間絶縁膜、（１２）は高抵抗負荷、（３
１）は５ＩＰＤＳ膜、（３２）はコン１ ２ ３ く コニ （）
ＲＡＭの高抵抗負荷の形成に適用した工程図、第２図は
一般の高抵抗負荷型スタティックＲＡＭの断面図、第３
図Ａ−Ｄは従来の高抵抗負荷型スタティックＲＡＭの高
抵抗負荷の形成法の工程図である。 （１）はシリコン基板、（２）、 （３）はゲート絶縁
膜、（４）は多結晶シリコン、（５）はタングステンシ
リサイド、（６）、 （７）はゲート電極、（８）、（
１１） は層間絶縁膜、（１２）は高抵抗負荷、（３
１）は５ＩＰＤＳ膜、（３２）はコン１ ２ ３ く コニ （）
Claims (1)
- 【特許請求の範囲】 配線上に層間絶縁膜、半絶縁性半導体膜を順次形成し、
コンタクトホールを開口し、 少なくとも前記コンタクトホール上に半導体膜を形成し
、 選択的にイオン注入を行ない、前記配線と前記半絶縁性
半導体膜を接続させることを特徴とする半導体装置の製
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1297826A JPH03157966A (ja) | 1989-11-16 | 1989-11-16 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1297826A JPH03157966A (ja) | 1989-11-16 | 1989-11-16 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03157966A true JPH03157966A (ja) | 1991-07-05 |
Family
ID=17851661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1297826A Pending JPH03157966A (ja) | 1989-11-16 | 1989-11-16 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03157966A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274190A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | スタティック型半導体記憶装置 |
| US5949113A (en) * | 1997-02-21 | 1999-09-07 | Nec Corporation | Static RAM having a stable high-resistance load |
| JP2010272598A (ja) * | 2009-05-19 | 2010-12-02 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-11-16 JP JP1297826A patent/JPH03157966A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274190A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | スタティック型半導体記憶装置 |
| US5757694A (en) * | 1995-03-30 | 1998-05-26 | Nec Corporation | Balanced resistance load type SRAM cell |
| US5949113A (en) * | 1997-02-21 | 1999-09-07 | Nec Corporation | Static RAM having a stable high-resistance load |
| JP2010272598A (ja) * | 2009-05-19 | 2010-12-02 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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