JP3071302B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- H10B12/01—Manufacture or treatment
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Description
【０００１】
【産業上の利用分野】この発明は、半導体素子の製造方
法に関し、特に、ＤＲＡＭにおけるキャパシタの製造方
法に関する。
法に関し、特に、ＤＲＡＭにおけるキャパシタの製造方
法に関する。
【０００２】
【従来の技術】ＤＲＡＭのキャパシタ構造として、スタ
ックト型と呼ばれるものが知られており、例えば、特開
平２−７７１５４号公報にその一例が開示されている。
この種のキャパシタ構造は、ポリシリコンを主成分とす
る上下部電極と、これらの電極間に挟まれた２層構造の
誘電体膜、例えば、シリコン窒化膜（Ｓｉ3 Ｎ4 ) とそ
の酸化膜とから構成されている。
ックト型と呼ばれるものが知られており、例えば、特開
平２−７７１５４号公報にその一例が開示されている。
この種のキャパシタ構造は、ポリシリコンを主成分とす
る上下部電極と、これらの電極間に挟まれた２層構造の
誘電体膜、例えば、シリコン窒化膜（Ｓｉ3 Ｎ4 ) とそ
の酸化膜とから構成されている。
【０００３】このような構造のキャパシタの製造方法を
簡単に説明すると、まず、シリコン基板にトランジスタ
部を形成し、この後に、層間絶縁膜にコンタクト孔を形
成し、コンタクト孔内および層間絶縁膜上に下部電極と
なる不純物が導入されたポリシリコンを形成する。次い
で、下部電極上にシリコン窒化膜を堆積し、その後その
一部を酸化させて酸化膜を形成し、さらにその上部に下
部電極と同じ構成の上部電極が形成してキャパシタ部と
する。このような構造のキャパシタ部では、一般的にシ
リコン窒化膜の下部に自然酸化膜が形成されている。
簡単に説明すると、まず、シリコン基板にトランジスタ
部を形成し、この後に、層間絶縁膜にコンタクト孔を形
成し、コンタクト孔内および層間絶縁膜上に下部電極と
なる不純物が導入されたポリシリコンを形成する。次い
で、下部電極上にシリコン窒化膜を堆積し、その後その
一部を酸化させて酸化膜を形成し、さらにその上部に下
部電極と同じ構成の上部電極が形成してキャパシタ部と
する。このような構造のキャパシタ部では、一般的にシ
リコン窒化膜の下部に自然酸化膜が形成されている。
【０００４】ところで、近時、ＤＲＡＭセルの微細化に
伴い、キャパシタ部の誘電体膜の薄膜化が強く要求され
ており、たとえば、技術文献（1991年春期応用物理学会
28p−Ｖ−５ 小林他「極薄Oxide-Nitride-Oxide 積層
膜における電気伝導」) には、ＯＮＯ（Oxide-Nitride-
Oxide ）膜の薄膜化に関して、その問題点と解決法とが
示されている。
伴い、キャパシタ部の誘電体膜の薄膜化が強く要求され
ており、たとえば、技術文献（1991年春期応用物理学会
28p−Ｖ−５ 小林他「極薄Oxide-Nitride-Oxide 積層
膜における電気伝導」) には、ＯＮＯ（Oxide-Nitride-
Oxide ）膜の薄膜化に関して、その問題点と解決法とが
示されている。
【０００５】この文献に示されている問題点は、Nitrid
e 、すなわち、シリコン窒化膜を薄くすると、耐圧が急
激に低下することであり、その解決策としてシリコン窒
化膜成膜表面の自然酸化膜を薄厚化することが重要であ
って、自然酸化膜を薄厚化すると耐圧の急激な低下が起
こる実効膜厚を薄くすることができるとされている。し
かしながら、この技術文献に示されている解決策を、例
えば、上記公報に示されているような製造工程に採用す
る際には、以下に説明する技術的課題があった。
e 、すなわち、シリコン窒化膜を薄くすると、耐圧が急
激に低下することであり、その解決策としてシリコン窒
化膜成膜表面の自然酸化膜を薄厚化することが重要であ
って、自然酸化膜を薄厚化すると耐圧の急激な低下が起
こる実効膜厚を薄くすることができるとされている。し
かしながら、この技術文献に示されている解決策を、例
えば、上記公報に示されているような製造工程に採用す
る際には、以下に説明する技術的課題があった。
【０００６】
【発明が解決しようとする課題】すなわち、上記技術文
献に示されている方法を製造工程に組み入れるとすれ
ば、自然酸化膜の除去とシリコン窒化膜の成膜とが、外
部から遮断された状態で連続してできる、例えば、in s
itu ＨＦ vapor クリーニングチャンバ付のLOADLOCK-L
PCVDシステムの採用が考えられる。
献に示されている方法を製造工程に組み入れるとすれ
ば、自然酸化膜の除去とシリコン窒化膜の成膜とが、外
部から遮断された状態で連続してできる、例えば、in s
itu ＨＦ vapor クリーニングチャンバ付のLOADLOCK-L
PCVDシステムの採用が考えられる。
【０００７】そこで、本発明者らは、このシステムを用
いて自然酸化膜を極限まで0 に近づけ、その後にシリコ
ン窒化膜を形成してみた。ところが、この方法で自然酸
化膜を非常に薄厚化すると、LPCVD-シリコン窒化膜の成
長の選択性が顕著に現れることが判明した。つまり、シ
リコン窒化膜は、クリーンなＳｉ表面に選択的に成長
し、酸化膜上の成膜が極端に遅れることが判った。
いて自然酸化膜を極限まで0 に近づけ、その後にシリコ
ン窒化膜を形成してみた。ところが、この方法で自然酸
化膜を非常に薄厚化すると、LPCVD-シリコン窒化膜の成
長の選択性が顕著に現れることが判明した。つまり、シ
リコン窒化膜は、クリーンなＳｉ表面に選択的に成長
し、酸化膜上の成膜が極端に遅れることが判った。
【０００８】従って、このようなLOADLOCK-LPCVDシステ
ムを用いて、ＤＲＡＭ用のキャパシタ部を作成しようと
すると、クリーニングしたポリシリコン下部電極表面に
は、所望のシリコン窒化膜が成長するが、電極の下層の
層間絶縁膜上には、シリコン窒化膜が殆ど成長しない。
ムを用いて、ＤＲＡＭ用のキャパシタ部を作成しようと
すると、クリーニングしたポリシリコン下部電極表面に
は、所望のシリコン窒化膜が成長するが、電極の下層の
層間絶縁膜上には、シリコン窒化膜が殆ど成長しない。
【０００９】このため、シリコン窒化膜上に酸化膜を形
成するときに、酸化種は、層間絶縁膜中を拡散して下部
電極の端部内まで到達し、この結果、ポリシリコン下部
電極の端部が酸化され、キャパシタの容量が低下すると
いう問題が予測される。また、下部電極の形状が悪化す
ることは、絶縁膜としての耐圧の低下や、経時絶縁破壊
特性の劣化に繋がる。
成するときに、酸化種は、層間絶縁膜中を拡散して下部
電極の端部内まで到達し、この結果、ポリシリコン下部
電極の端部が酸化され、キャパシタの容量が低下すると
いう問題が予測される。また、下部電極の形状が悪化す
ることは、絶縁膜としての耐圧の低下や、経時絶縁破壊
特性の劣化に繋がる。
【００１０】この発明は、このような問題点に鑑みてな
されたものであり、その目的とするところは、ポリシリ
コン下部電極の酸化を防止することにより、キャパシタ
絶縁膜の耐圧の低下や経時絶縁破壊特性の劣化が回避さ
れる半導体素子の製造方法を提供することにある。
されたものであり、その目的とするところは、ポリシリ
コン下部電極の酸化を防止することにより、キャパシタ
絶縁膜の耐圧の低下や経時絶縁破壊特性の劣化が回避さ
れる半導体素子の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板にトランジスタ部を形成する
工程と、ポリシリコンを主成分とする下部電極上にシリ
コン窒化膜と酸化膜とを形成した後に、前記酸化膜上に
上部電極を形成してキャパシタ部を形成する工程とを有
する半導体素子の製造方法において、前記下部電極の形
成前にその下方に第１シリコン窒化膜を形成する工程
と、前記第１シリコン窒化膜の上に前記下部電極を形成
した後に、この下部電極をクリーニングして自然酸化膜
を除去する工程とを含むことを特徴とする。
に、本発明は、半導体基板にトランジスタ部を形成する
工程と、ポリシリコンを主成分とする下部電極上にシリ
コン窒化膜と酸化膜とを形成した後に、前記酸化膜上に
上部電極を形成してキャパシタ部を形成する工程とを有
する半導体素子の製造方法において、前記下部電極の形
成前にその下方に第１シリコン窒化膜を形成する工程
と、前記第１シリコン窒化膜の上に前記下部電極を形成
した後に、この下部電極をクリーニングして自然酸化膜
を除去する工程とを含むことを特徴とする。
【００１２】
【作用】上記構成の半導体素子の製造方法によれば、ポ
リシリコンを主成分とする下部電極の下面に予め第１シ
リコン窒化膜が形成されているので、下部電極をクリー
ニングしてシリコン窒化膜を形成する際に、シリコン窒
化膜は、第１シリコン窒化膜上にも成長し、下部電極の
上下および側面がシリコン窒化膜で覆われる。
リシリコンを主成分とする下部電極の下面に予め第１シ
リコン窒化膜が形成されているので、下部電極をクリー
ニングしてシリコン窒化膜を形成する際に、シリコン窒
化膜は、第１シリコン窒化膜上にも成長し、下部電極の
上下および側面がシリコン窒化膜で覆われる。
【００１３】
【実施例】以下、本発明の好適な実施例について添付図
面を参照にして詳細に説明する。図１は、本発明にかか
る半導体素子の製造方法の一実施例を示しており、同図
に示す製造方法は、ＤＲＡＭセルのキャパシタの製造工
程を順に示したものである。
面を参照にして詳細に説明する。図１は、本発明にかか
る半導体素子の製造方法の一実施例を示しており、同図
に示す製造方法は、ＤＲＡＭセルのキャパシタの製造工
程を順に示したものである。
【００１４】製造工程では、まず、図１（Ａ）に示すよ
うに、シリコン基板１０上にフィールド酸化膜１１を形
成して、アクティブ領域とフィールド領域とに分離し
て、アクティブ領域にトランジスタ部が形成される。ト
ランジスタ部の形成では、ゲート酸化膜１２を形成した
後、その上部にゲート電極１３を形成し、その後ドーピ
ングにより拡散層１４が形成される。
うに、シリコン基板１０上にフィールド酸化膜１１を形
成して、アクティブ領域とフィールド領域とに分離し
て、アクティブ領域にトランジスタ部が形成される。ト
ランジスタ部の形成では、ゲート酸化膜１２を形成した
後、その上部にゲート電極１３を形成し、その後ドーピ
ングにより拡散層１４が形成される。
【００１５】次に、層間絶縁膜として、ＣＶＤ酸化膜１
５が基板１０の全面に、例えば、１０００〜５０００Å
の厚みに形成され、次いで、キャパシタ部が形成され
る。キャパシタ部の形成工程では、図１（Ｂ）に示すよ
うに、酸化膜１５を大気に曝したその表面上に、第１シ
リコン窒化膜（Ｓｉ3 Ｎ4 ）１６が１０００〜２０００
Å厚みに形成される。
５が基板１０の全面に、例えば、１０００〜５０００Å
の厚みに形成され、次いで、キャパシタ部が形成され
る。キャパシタ部の形成工程では、図１（Ｂ）に示すよ
うに、酸化膜１５を大気に曝したその表面上に、第１シ
リコン窒化膜（Ｓｉ3 Ｎ4 ）１６が１０００〜２０００
Å厚みに形成される。
【００１６】この第１シリコン窒化膜１６は、この後に
形成されるポリシリコンを主成分とする下部電極の下面
およびエッジ部を酸化から保護するためのものであり、
この目的が達成される範囲で厚みは任意に決めることが
できる。その後、拡散層１４に対応した位置にコンタク
ト孔１７が開設される。
形成されるポリシリコンを主成分とする下部電極の下面
およびエッジ部を酸化から保護するためのものであり、
この目的が達成される範囲で厚みは任意に決めることが
できる。その後、拡散層１４に対応した位置にコンタク
ト孔１７が開設される。
【００１７】次に、コンタクト孔１７を含む第１シリコ
ン窒化膜１６上にポリシリコン膜を１０００〜２０００
Å形成し、ＰＯＣｌ3 の拡散や、Ａｓイオンの打ち込み
により不純物を導入して、その後パターンニングするこ
とにより下部電極１８を形成する。なお、この下部電極
１８の形成では、ポリシリコン膜形成時にホスフィン
（ＰＨ3 ）を同時に流すドープト多結晶シリコンであっ
てもよい。
ン窒化膜１６上にポリシリコン膜を１０００〜２０００
Å形成し、ＰＯＣｌ3 の拡散や、Ａｓイオンの打ち込み
により不純物を導入して、その後パターンニングするこ
とにより下部電極１８を形成する。なお、この下部電極
１８の形成では、ポリシリコン膜形成時にホスフィン
（ＰＨ3 ）を同時に流すドープト多結晶シリコンであっ
てもよい。
【００１８】そして、次の工程では、外部から遮断され
た状態でクリーニングと窒化膜との成膜が可能な、例え
ば、クラスタLPCVD システムやクリーニングチャンバ付
のLOADLOCK-LPCVDシステムを用いて、in situ ＨＦ vap
orクリーニングが行われ、下部電極１８の表面の自然酸
化膜の除去が行われる。
た状態でクリーニングと窒化膜との成膜が可能な、例え
ば、クラスタLPCVD システムやクリーニングチャンバ付
のLOADLOCK-LPCVDシステムを用いて、in situ ＨＦ vap
orクリーニングが行われ、下部電極１８の表面の自然酸
化膜の除去が行われる。
【００１９】下部電極１８の自然酸化膜が除去される
と、LPCVD によりシリコン窒化膜（Ｓｉ3 Ｎ4 ）１９が
３０〜２００Å堆積される。次に、８００〜９００℃の
酸化雰囲気中に導入され、シリコン窒化膜１９の表面側
を酸化させることによりその一部に酸化膜２０が形成さ
れる。
と、LPCVD によりシリコン窒化膜（Ｓｉ3 Ｎ4 ）１９が
３０〜２００Å堆積される。次に、８００〜９００℃の
酸化雰囲気中に導入され、シリコン窒化膜１９の表面側
を酸化させることによりその一部に酸化膜２０が形成さ
れる。
【００２０】この後、酸化膜２０上にポリシリコンを１
０００〜３０００Å堆積し、不純物を導入してパターン
ニングすることで上部電極２１が形成され、これによ
り、図１（Ｃ）に示す構造のスタックト型のキャパシタ
部が構成される。
０００〜３０００Å堆積し、不純物を導入してパターン
ニングすることで上部電極２１が形成され、これによ
り、図１（Ｃ）に示す構造のスタックト型のキャパシタ
部が構成される。
【００２１】さて、以上の工程で形成される半導体素子
においては、ポリシリコンを主成分とする下部電極１８
の下面に予め第１シリコン窒化膜１６が形成されている
ので、下部電極１８をクリーニングして自然酸化膜を除
去した後に、シリコン窒化膜１９を形成する際に、シリ
コン窒化膜１９は、第１シリコン窒化膜１６上にも成長
し、下部電極１８の上下および側面がシリコン窒化膜１
６，１９で覆われる。
においては、ポリシリコンを主成分とする下部電極１８
の下面に予め第１シリコン窒化膜１６が形成されている
ので、下部電極１８をクリーニングして自然酸化膜を除
去した後に、シリコン窒化膜１９を形成する際に、シリ
コン窒化膜１９は、第１シリコン窒化膜１６上にも成長
し、下部電極１８の上下および側面がシリコン窒化膜１
６，１９で覆われる。
【００２２】このため、酸化膜２０を形成する際に酸化
種が下部電極１８側に拡散することが確実に防止され、
キャパシタ容量の低下などの不具合が解消される。
種が下部電極１８側に拡散することが確実に防止され、
キャパシタ容量の低下などの不具合が解消される。
【００２３】
【効果】以上、実施例で詳細に説明したように、本発明
にかかる半導体素子の製造方法によれば、ポリシリコン
を主成分とする下部電極の形成前に、その下面側に位置
するシリコン窒化膜を形成するので、外部から遮断され
た状態で下部電極の自然酸化膜をクリーニングして、キ
ャパシタ用のシリコン窒化膜を成長させてその表面に酸
化膜を形成しても、下部電極の酸化が防止され、キャパ
シタ絶縁膜の耐圧の低下や経時絶縁破壊特性の劣化が回
避される。
にかかる半導体素子の製造方法によれば、ポリシリコン
を主成分とする下部電極の形成前に、その下面側に位置
するシリコン窒化膜を形成するので、外部から遮断され
た状態で下部電極の自然酸化膜をクリーニングして、キ
ャパシタ用のシリコン窒化膜を成長させてその表面に酸
化膜を形成しても、下部電極の酸化が防止され、キャパ
シタ絶縁膜の耐圧の低下や経時絶縁破壊特性の劣化が回
避される。
【図１】本発明にかかる半導体素子の製造方法の一例を
工程順に示す断面図である。
工程順に示す断面図である。
１６ 第１シリコン窒化膜 １８ 下部電極 １９ シリコン窒化膜 ２０ 酸化膜 ２１ 上部電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−81470（ＪＰ，Ａ) 特開 平４−61158（ＪＰ，Ａ) 特開 平４−30572（ＪＰ，Ａ) 特開 平３−183161（ＪＰ，Ａ) 特開 平２−16763（ＪＰ，Ａ) 特開 平４−144278（ＪＰ，Ａ) 特開 平４−348069（ＪＰ，Ａ) 特開 平５−283635（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (1)
- 【請求項１】 半導体基板上に第1の酸化膜を形成する
工程と、 前記第1の酸化膜上に第1のシリコン窒化膜を形成する工
程と、 前記第1のシリコン窒化膜上にポリシリコンを主成分と
する層を形成し、キャパシタ下部電極を形成する工程
と、 前記キャパシタ下部電極上の自然酸化膜を除去する工程
と、 前記キャパシタ下部電極直上に第2のシリコン窒化膜を
形成する工程と、 前記第2のシリコン窒化膜上に第2の酸化膜を形成する工
程と、 前記第2の酸化膜上にキャパシタ上部電極層を形成する
工程とを有することを特徴とする半導体素子の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4129042A JP3071302B2 (ja) | 1992-05-21 | 1992-05-21 | 半導体素子の製造方法 |
| US08/062,752 US5378645A (en) | 1992-05-21 | 1993-05-18 | Method of making a semiconductor device with a capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4129042A JP3071302B2 (ja) | 1992-05-21 | 1992-05-21 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326874A JPH05326874A (ja) | 1993-12-10 |
| JP3071302B2 true JP3071302B2 (ja) | 2000-07-31 |
Family
ID=14999660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4129042A Expired - Fee Related JP3071302B2 (ja) | 1992-05-21 | 1992-05-21 | 半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5378645A (ja) |
| JP (1) | JP3071302B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW236710B (ja) * | 1994-04-08 | 1994-12-21 | ||
| US6174821B1 (en) | 1996-05-09 | 2001-01-16 | Micron Technology, Inc. | Semiconductor processing method of depositing polysilicon |
| US5670431A (en) * | 1996-06-13 | 1997-09-23 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of forming an ultra thin dielectric film for a capacitor |
| US6528436B1 (en) | 1996-10-21 | 2003-03-04 | Micron Technology. Inc. | Method of forming silicon nitride layer directly on HSG polysilicon |
| KR100402939B1 (ko) * | 1996-12-28 | 2004-07-23 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| US6200874B1 (en) * | 1997-08-22 | 2001-03-13 | Micron Technology, Inc. | Methods for use in forming a capacitor |
| TW412842B (en) * | 1997-10-18 | 2000-11-21 | United Microelectronics Corp | Method of making dual gate oxide |
| US6649543B1 (en) * | 2000-06-22 | 2003-11-18 | Micron Technology, Inc. | Methods of forming silicon nitride, methods of forming transistor devices, and transistor devices |
| US6833329B1 (en) | 2000-06-22 | 2004-12-21 | Micron Technology, Inc. | Methods of forming oxide regions over semiconductor substrates |
| US6686298B1 (en) * | 2000-06-22 | 2004-02-03 | Micron Technology, Inc. | Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates |
| US6660657B1 (en) | 2000-08-07 | 2003-12-09 | Micron Technology, Inc. | Methods of incorporating nitrogen into silicon-oxide-containing layers |
| US6878585B2 (en) | 2001-08-29 | 2005-04-12 | Micron Technology, Inc. | Methods of forming capacitors |
| US6723599B2 (en) * | 2001-12-03 | 2004-04-20 | Micron Technology, Inc. | Methods of forming capacitors and methods of forming capacitor dielectric layers |
| CN103441061B (zh) * | 2013-08-29 | 2017-11-24 | 上海华虹宏力半导体制造有限公司 | 电容器结构及其制作方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4438157A (en) * | 1980-12-05 | 1984-03-20 | Ncr Corporation | Process for forming MNOS dual dielectric structure |
| JPH01298758A (ja) * | 1988-05-27 | 1989-12-01 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH038367A (ja) * | 1989-06-06 | 1991-01-16 | Sanyo Electric Co Ltd | 半導体装置 |
| JPH0314232A (ja) * | 1989-06-13 | 1991-01-22 | Sharp Corp | 半導体装置の製造方法 |
| US5104819A (en) * | 1989-08-07 | 1992-04-14 | Intel Corporation | Fabrication of interpoly dielctric for EPROM-related technologies |
| US5032545A (en) * | 1990-10-30 | 1991-07-16 | Micron Technology, Inc. | Process for preventing a native oxide from forming on the surface of a semiconductor material and integrated circuit capacitors produced thereby |
-
1992
- 1992-05-21 JP JP4129042A patent/JP3071302B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-18 US US08/062,752 patent/US5378645A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5378645A (en) | 1995-01-03 |
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