JPH09275189A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、単位面積当りの容量をできるだけ
大きくして容量素子の面積を小さくする２段構造を採用
すると共に、１層のポリシリコン層しか使用しない半導
体装置のプロセスに容易に適合することができる半導体
装置及びその製造方法を提供することを目的とする。 【解決手段】 シリコン基板１０表面のｎ型不純物領域
１２上に、第１の誘電体膜１６、ポリシリコン層１８
ｂ、第２の誘電体膜２０、金属層２２ａが順に積層され
ていると共に、ｎ型不純物領域１２と金属層２２ａとが
ポリシリコン層１８ａを介して互いに接続している構造
となっている。即ち、第１のキャパシタ電極を構成する
金属層２２ａ及びｎ型不純物領域１２が、第２の誘電体
膜２０及び第１の誘電体膜１６を介して、第２のキャパ
シタ電極を構成するポリシリコン層１８ｂを上下にサン
ドウィッチ状に挟む２段構造となっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特に容量素子を有する半導体装置及びその
製造方法に関する。

【０００２】

【従来の技術】容量素子を有する半導体集積回路を作製
する場合、単位面積当りの容量をできるだけ大きくして
容量素子の面積を小さくし、チップ面積の縮小、素子の
高集積化を図ることが要求される。このため、一方の電
極が誘電体膜を介して他方の電極をサンドウィッチ状に
挟み込む２段構造の容量素子が提案されている（発明協
会公開技報；公技番号９１−１３３４３号参照）。以
下、この２段構造の容量素子を、図１１を用いて説明す
る。

【０００３】図１１において、シリコン基板８０上にシ
リコン酸化膜８２が形成され、このシリコン酸化膜８２
上に導電性の第１のポリシリコン層８４が形成されてい
る。また、シリコン酸化膜８２上及び第１のポリシリコ
ン層８４上に、シリコン窒化膜８６が形成されている。
そして第１のポリシリコン層８４上に、シリコン窒化膜
８６を介して導電性の第２のポリシリコン層８８が積層
されていると共に、この第２のポリシリコン層８８は、
シリコン窒化膜８６及びシリコン酸化膜８２に開口した
コンタクトホールを介してシリコン基板８０に接続して
いる。

【０００４】また、全面には表面保護膜９０が堆積され
ており、この表面保護膜９０及びシリコン窒化膜８６に
開口したコンタクトホールを介して、第１のポリシリコ
ン層８４に接続するＡｌ配線層９２が形成されていると
共に、表面保護膜９０に開口したコンタクトホールを介
して、第２のポリシリコン層８８に接続するＡｌ配線層
９４が形成されている。

【０００５】こうして、シリコン基板８０上に、シリコ
ン酸化膜８２、第１のポリシリコン層８４、シリコン窒
化膜８６、第２のポリシリコン層８８が順に積層されて
いると共に、シリコン基板８０と第２のポリシリコン層
８８とが互いに接続している構造となっている。即ち、
互いに接続された第２のポリシリコン層８８とシリコン
基板８０とが、シリコン酸化膜８２及びシリコン窒化膜
８６を介して、第１のポリシリコン層８４を上下にサン
ドウィッチ状に挟む２段構造となっている。そしてこの
２段構造により、キャパシタの容量値に対する面積効率
を向上させている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の２段構造の容量素子においては、第１のポリシリコ
ン層８４及び第２のポリシリコン層８８と２層のポリシ
リコン層を用いているため、１層のポリシリコン層しか
使用しない半導体装置のプロセスでこの容量素子を形成
する場合、別に不純物を添加して導電化したポリシリコ
ン層をもう１層形成することが必要となる。

【０００７】例えば、同一基板上にバイポーラトランジ
スタとＣＭＯＳ（Complementary Metal Oxide Semicond
uctor ）トランジスタとが混載されているＢｉＣＭＯＳ
を作製するプロセスの中でこの容量素子を形成する場
合、ＭＯＳトランジスタのポリシリコン層からなるゲー
ト電極を形成する工程で、同時にこの容量素子の第１の
ポリシリコン層８４及び第２のポリシリコン層８８のい
ずれか一方を形成することが可能であるが、他方を形成
するには別の工程によらなければならない。従って、こ
の容量素子を形成するためだけの工程が必要となり、全
体の工程数の増加を招き、引いてはコストの上昇を生じ
るという問題があった。

【０００８】そこで本発明は、上記問題点を考慮してな
されたもので、単位面積当りの容量をできるだけ大きく
して容量素子の面積を小さくする２段構造を採用すると
共に、１層のポリシリコン層しか使用しない半導体装置
のプロセスに容易に適合することができる半導体装置及
びその製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置及びその製造方法により達成され
る。即ち、請求項１に係る半導体装置は、半導体基板
と、前記半導体基板上に形成された第１の誘電体膜と、
前記第１の誘電体膜上に形成された導電性のポリシリコ
ン層と、前記ポリシリコン層上に形成された第２の誘電
体膜と、前記第２の誘電体膜上に形成されると共に、前
記半導体基板表面にオーミックに接続された金属層と、
を有し、前記半導体基板及び前記金属層を第１の電極と
し、前記第２の誘電体膜及び前記第１の誘電体膜を介し
て、上下をそれぞれ前記金属層及び前記半導体基板によ
って挟まれている前記ポリシリコン層を第２の電極とす
ることを特徴とする。

【００１０】このように請求項１に係る半導体装置にお
いては、半導体基板上に、第１の誘電体膜、導電性のポ
リシリコン層、第２の誘電体膜、金属層が順に積層され
ると共に、半導体基板と金属層とが接続しているため、
第１のキャパシタ電極を構成する金属層及び半導体基板
が、第２の誘電体膜及び第１の誘電体膜を介して、第２
のキャパシタ電極を構成するポリシリコン層を上下にサ
ンドウィッチ状に挟む２段構造となっている。この２段
構造より、第１のキャパシタ電極を構成する金属層と第
２のキャパシタ電極を構成するポリシリコン層との間に
第２の誘電体膜を挟んで容量が形成されると共に、第１
のキャパシタ電極を構成する不純物領域と第２のキャパ
シタ電極を構成するポリシリコン層との間にも第１の誘
電体膜を挟んで容量が形成される。

【００１１】なお、上記の請求項１記載の半導体装置に
おいて、前記半導体基板表面に、不純物領域が形成され
ており、前記第１の誘電体膜は、前記不純物領域上に形
成されており、前記金属層は、前記不純物領域表面にオ
ーミックに接続されており、前記不純物領域及び前記金
属層を前記第１の電極とすることが望ましい。この場
合、第１のキャパシタ電極を構成する金属層及び半導体
基板表面の不純物領域が、第２の誘電体膜及び第１の誘
電体膜を介して、第２のキャパシタ電極を構成するポリ
シリコン層を上下にサンドウィッチ状に挟む２段構造と
なっており、この２段構造より、第１のキャパシタ電極
を構成する金属層と第２のキャパシタ電極を構成するポ
リシリコン層との間に第２の誘電体膜を挟んで容量が形
成されると共に、第１のキャパシタ電極を構成する不純
物領域と第２のキャパシタ電極を構成するポリシリコン
層との間にも第１の誘電体膜を挟んで容量が形成され
る。また、上記の半導体装置において、前記ポリシリコ
ン層に、前記不純物領域の導電型と同一の導電型の不純
物が添加されていることが好適である。また、上記の半
導体装置において、前記金属層が、導電性のポリシリコ
ン層を介して、前記不純物領域表面にオーミックに接続
されている、ことが好適である。この導電性のポリシリ
コン層の介在により、第１のキャパシタ電極を構成する
金属層と不純物領域とのオーミックな接続はより安定し
たものとなる。

【００１２】更に、請求項５記載の半導体装置の製造方
法は、半導体基板上に、第１の誘電体膜を形成する第１
の工程と、前記第１の誘電体膜上に、導電性のポリシリ
コン層を形成する第２の工程と、前記ポリシリコン層上
に、第２の誘電体膜を形成する第３の工程と、前記第２
の誘電体膜上及び半導体基板上に金属層を形成し、前記
金属層を前記半導体基板表面にオーミックに接続させる
第４の工程と、を有し、前記半導体基板及び前記金属層
を第１の電極とし、前記第２の誘電体膜及び前記第１の
誘電体膜を介して上下をそれぞれ前記金属層及び前記半
導体基板によって挟まれている前記ポリシリコン層を第
２の電極とする容量素子を形成する、ことを特徴とす
る。

【００１３】また、請求項６記載の半導体装置の製造方
法は、半導体基板表面に、不純物領域を形成する第１の
工程と、前記不純物領域上に、第１の誘電体膜を形成す
る第２の工程と、前記第１の誘電体膜上に、導電性のポ
リシリコン層を形成する第３の工程と、前記ポリシリコ
ン層上に、第２の誘電体膜を形成する第４の工程と、前
記第２の誘電体膜上及び前記不純物領域上に金属層を形
成し、前記金属層を前記不純物領域表面にオーミックに
接続させる第５の工程と、を有し、前記半導体基板表面
の前記不純物領域及び前記金属層を第１の電極とし、前
記第２の誘電体膜及び前記第１の誘電体膜を介して上下
をそれぞれ前記金属層及び前記不純物領域によって挟ま
れている前記ポリシリコン層を第２の電極とする容量素
子を形成する、ことを特徴とする。

【００１４】このように請求項５又は６に係る半導体装
置の製造方法においては、第１の電極として金属層及び
半導体基板又は半導体基板表面の不純物領域を使用し、
第２の電極として導電性のポリシリコン層を使用してい
るため、２段構造の容量素子であっても、ポリシリコン
層を形成する工程は１回である。従って、通常１層のポ
リシリコン層しか使用しないことが多い半導体装置のプ
ロセスに容易に適合することができ、この容量素子と共
に他の半導体素子を同一基板上に形成している半導体装
置の製造方法に対して広くかつ容易に応用することが可
能となる。

【００１５】なお、上記の請求項６記載の半導体装置の
製造方法において、前記第３の工程が、前記第１の誘電
体膜上に、前記不純物領域の導電型と同一の導電型の不
純物が添加されたポリシリコン層を形成する工程である
ことが好適である。また、上記の半導体装置において、
前記第３の工程が、前記第１の誘電体膜上に、前記不純
物領域の導電型と同一の導電型の不純物が添加された第
１のポリシリコン層を形成すると共に、前記不純物領域
上に、前記不純物領域の導電型と同一の導電型の不純物
が添加された第２のポリシリコン層を形成する工程であ
り、前記第４の工程が、前記第１のポリシリコン層上
に、第２の誘電体膜を形成する工程であり、前記第５の
工程が、前記第２の誘電体膜上及び前記第２のポリシリ
コン層上に金属層を形成し、前記金属層を前記第２のポ
リシリコン層を介して前記不純物領域表面にオーミック
に接続させる工程であることが好適である。

【００１６】

【発明の実施の形態】以下、添付図面を参照しながら本
発明の実施の形態を説明する。 （第１の実施の形態）本発明の第１の実施の形態に係る
容量素子を、図１を用いて説明する。ここで、図１は本
実施の形態に係る容量素子を示す断面図である。図１に
おいて、シリコン基板１０表面に、ｎ型不純物領域１２
が形成されている。また、シリコン基板１０上には、シ
リコン酸化膜１４が形成されている。そして、ｎ型不純
物領域１２上のシリコン酸化膜１４には、相対的に小さ
な第１の窓と相対的に大きな第２の窓が開口されてい
る。

【００１７】この第２の窓内のｎ型不純物領域１２上及
び第２の窓周辺のシリコン酸化膜１４上には、第１の誘
電体膜１６が形成されている。他方、第１の窓内のｎ型
不純物領域１２上には、ｎ型不純物が添加されたポリシ
リコン層１８ａが形成されている。また、第１の誘電体
膜１６上には、ｎ型不純物が添加されたポリシリコン層
１８ｂが積層されて形成されている。

【００１８】このポリシリコン層１８ｂ上には、第２の
誘電体膜２０が積層されて形成されている。また、第２
の誘電体膜２０上には、金属層２２ａが積層されて形成
されているが、この金属層２２ａは、ポリシリコン層１
８ａ上にも形成され、ポリシリコン層１８ａを介してシ
リコン基板１０表面のｎ型不純物領域１２に接続してい
る。そしてポリシリコン層１８ａを介して互いに接続し
ている金属層２２ａ及びｎ型不純物領域１２が、第１の
キャパシタ電極を構成している。

【００１９】また、シリコン酸化膜１４上方におけるポ
リシリコン層１８ｂ上の第２の誘電体膜２０にはコンタ
クトホールが開口され、このコンタクトホールを介し
て、ポリシリコン層１８ｂに接続している金属層２２ｂ
が形成されている。そしてこれら互いに接続している金
属層２２ｂ及びポリシリコン層１８ｂが、第２のキャパ
シタ電極を構成している。

【００２０】このように、第１の実施の形態に係る容量
素子においては、シリコン基板１０表面のｎ型不純物領
域１２上に、第１の誘電体膜１６、ポリシリコン層１８
ｂ、第２の誘電体膜２０、金属層２２ａが順に積層され
ていると共に、ｎ型不純物領域１２と金属層２２ａとが
ポリシリコン層１８ａを介して互いに接続している構造
となっている。即ち、第１のキャパシタ電極を構成する
金属層２２ａ及びｎ型不純物領域１２が、第２の誘電体
膜２０及び第１の誘電体膜１６を介して、第２のキャパ
シタ電極を構成するポリシリコン層１８ｂを上下にサン
ドウィッチ状に挟む２段構造となっている。

【００２１】このため、第１のキャパシタ電極を構成す
る金属層２２ａと第２のキャパシタ電極を構成するポリ
シリコン層１８ｂとの間に、第２の誘電体膜２０を挟ん
で容量が形成されると共に、第１のキャパシタ電極を構
成するｎ型不純物領域１２と第２のキャパシタ電極を構
成するポリシリコン層１８ｂとの間にも、第１の誘電体
膜１６を挟んで容量が形成される。

【００２２】なお、上記の第１の実施の形態に係る容量
素子において、シリコン基板１０表面に形成されている
不純物領域はｎ型不純物領域１２となっているが、この
代わりにｐ型不純物領域であってもよい。この場合、ｎ
型不純物が添加されたポリシリコン層１８ａ、１８ｂ
は、それぞれｐ型不純物が添加されたポリシリコン層と
なる。

【００２３】次に、図１に示す容量素子の製造方法を、
図２乃至図９を用いて説明する。ここで図２乃至図９
は、それぞれ図１の容量素子の製造方法を説明するため
の工程断面図である。先ず、シリコン基板１０表面にｎ
型不純物領域１２を形成する。このｎ型不純物領域１２
の形成は、イオン注入法を用いても、不純物拡散法を用
いてもよい。続いて、全面に、シリコン酸化膜１４を形
成する。そしてリソグラフィ法を用いて、このシリコン
酸化膜１４を所定の形状にパターニングして、ｎ型不純
物領域１２上に相対的に小さな第１の窓１５ａと相対的
に大きな第２の窓１５ｂを開口し、第１及び第２の窓１
５ａ、１５ｂ内のｎ型不純物領域１２表面を露出させる
（図２参照）。

【００２４】次いで、ＣＶＤ（Chemical Vapor Deposit
ion ）法を用いて、全面に第１の誘電体膜１６を堆積す
る（図３参照）。続いて、リソグラフィ法を用いて、こ
の第１の誘電体膜１６を所定の形状にパターニングし
て、相対的に大きな第２の窓１５ｂ内のｎ型不純物領域
１２上及び第２の窓１５ｂ周辺のシリコン酸化膜１４上
に第１の誘電体膜１６を残存させ、その他の領域の第１
の誘電体膜１６を除去する。従って、相対的に小さな第
１の窓１５ａ内のｎ型不純物領域１２表面は再び露出す
る（図４参照）。

【００２５】次いで、ＣＶＤ法を用いて、全面にポリシ
リコン層１８を堆積する。そしてこのポリシリコン層１
８の抵抗を下げるため、イオン注入法を用いても、ｎ型
不純物イオンを注入する（図５参照）。なお、このイオ
ン注入法を用いる代わりに、ＣＶＤ法を用いて、ｎ型不
純物をドーピングしたポリシリコン層１８を堆積しても
よい。

【００２６】次いで、リソグラフィ法を用いて、このポ
リシリコン層１８を所定の形状にパターニングして、第
１の窓１５ａ内のｎ型不純物領域１２上にポリシリコン
層１８ａを形成すると共に、第１の誘電体膜１６上に積
層してポリシリコン層１８ｂを形成する（図６参照）。

【００２７】次いで、ＣＶＤ法を用いて、全面に、第２
の誘電体膜２０を堆積する（図７参照）。続いて、リソ
グラフィ法を用いて、この第２の誘電体膜２０を所定の
形状にパターニングして、ポリシリコン層１８ａ上に第
１のコンタクトホール２１ａを開口すると共に、シリコ
ン酸化膜１４上方のポリシリコン層１８ｂ上に第２のコ
ンタクトホール２１ｂを開口する（図８参照）。

【００２８】次いで、スパッタ法を用いて、全面に金属
層を堆積する。続いて、リソグラフィ法を用いて、この
金属層を所定の形状にパターニングして、第２の誘電体
膜２０及びポリシリコン層１８ａを覆う金属層２２ａを
形成すると共に、第２のコンタクトホール２１ｂ内のポ
リシリコン層１８ｂ上に金属層２２ｂを形成する。この
とき、金属層２２ａと金属層２２ｂとが接触しないよう
に注意する。

【００２９】こうして、ポリシリコン層１８ａを介して
互いに接続している金属層２２ａ及びｎ型不純物領域１
２を、第１のキャパシタ電極として形成する。また、互
いに接続している金属層２２ｂ及びポリシリコン層１８
ｂを、第２のキャパシタ電極として形成する。そして同
時に、ｎ型不純物領域１２とポリシリコン層１８ｂとの
間に、第１の誘電体膜１６を介在させ、ポリシリコン層
１８ｂと金属層２２ａとの間に、第２の誘電体膜２０を
介在させる（図９参照）。

【００３０】このようなプロセスにより、シリコン基板
１０表面のｎ型不純物領域１２上に、第１の誘電体膜１
６、ポリシリコン層１８ｂ、第２の誘電体膜２０、金属
層２２ａが順に積層すると共に、ｎ型不純物領域１２と
金属層２２ａとをポリシリコン層１８ａを介して互いに
接続させる。そして第１のキャパシタ電極を構成する金
属層２２ａ及びｎ型不純物領域１２が、第２の誘電体膜
２０及び第１の誘電体膜１６を介して、第２のキャパシ
タ電極を構成するポリシリコン層１８ｂを上下にサンド
ウィッチ状に挟む２段構造となっている図１の容量素子
を作製する。

【００３１】以上のように、第１の実施の形態に係る容
量素子によれば、第１のキャパシタ電極を構成する金属
層２２ａ及びｎ型不純物領域１２が、第２の誘電体膜２
０及び第１の誘電体膜１６を介して、第２のキャパシタ
電極を構成するポリシリコン層１８ｂを上下にサンドウ
ィッチ状に挟む２段構造となっているため、従来のシリ
コン基板表面の不純物領域を第１のキャパシタ電極と
し、この不純物領域上に誘電体膜を介して形成した導電
性のポリシリコン層を第２のキャパシタ電極とする１段
構造の容量素子と比較すると、単位面積あたりの容量が
大幅に増加し、そのために小さな面積で大きな容量を得
ることができ、その結果、容量素子の面積、引いてはチ
ップ全体の面積を大幅に縮小することが可能となる。

【００３２】また、２段構造の容量素子であっても、ポ
リシリコン層は第２のキャパシタ電極を構成するポリシ
リコン層１８ｂ及びポリシリコン層１８ａの１層しか使
用していないことにより、従来の２層のポリシリコン層
を使用する２段構造の容量素子の製造方法よりも、通常
１層のポリシリコン層しか使用しないことが多い半導体
装置のプロセスに容易に適合することができるため、こ
の容量素子と共に他の半導体素子を同一基板上に形成す
る半導体装置の製造方法に対して広くかつ容易に応用す
ることが可能となる。

【００３３】（第２の実施の形態）本発明の第２の実施
の形態に係る容量素子を含むＢｉＣＭＯＳを、図１０を
用いて説明する。ここで、図１０は本実施の形態に係る
容量素子を含むＢｉＣＭＯＳを示す断面図である。図１
０において、シリコン基板３０上には、容量素子３２、
ｐチャネルＭＯＳトランジスタ３４、ｎチャネルＭＯＳ
トランジスタ３６、及びバイポーラトランジスタが形成
され、各素子はフィールド酸化膜３８によって分離され
ている。なお、本実施の形態においては、容量素子の製
造を、ＢｉＣＭＯＳのうちＣＭＯＳを製造する工程に組
み込んで行うことができることを明らかにすることを主
要な目的としているため、ここではバイポーラトランジ
スタについての図示及び説明を省略することにする。

【００３４】容量素子３２は、上記図１に示す容量素子
とほぼ同様な構造を有している。即ち、シリコン基板３
０表面に、ｎ型不純物領域４０が形成されており、この
ｎ型不純物領域４０上には、第１の誘電体膜４２が形成
されている。そしてこの第１の誘電体膜４２に開口され
た窓を介して、ｎ型不純物が添加されたポリシリコン層
４４が形成され、ｎ型不純物領域４０と接続している。
また、第１の誘電体膜４２上には、ｎ型不純物が添加さ
れたポリシリコン層４６が積層して形成されている。

【００３５】このポリシリコン層４６上には、第２の誘
電体膜４８が積層して形成されている。そして全面に堆
積されている表面保護膜５０に開口された窓を介して、
第２の誘電体膜４８上及びポリシリコン層４４上に金属
層５２が形成されており、この金属層５２は、ポリシリ
コン層４４を介してシリコン基板３０表面のｎ型不純物
領域４０に接続している。これらポリシリコン層４４を
介して互いに接続している金属層５２及びｎ型不純物領
域４０が、第１のキャパシタ電極を構成している。

【００３６】他方、表面保護膜５０に開口されたコンタ
クトホールを介して、ポリシリコン層４６に接続してい
る金属層５４が形成されている。そしてこれら互いに接
続している金属層５４及びポリシリコン層４６が、第２
のキャパシタ電極を構成している。

【００３７】このように、容量素子３２は、シリコン基
板３０表面のｎ型不純物領域４０上に、第１の誘電体膜
４２、ポリシリコン層４６、第２の誘電体膜４８、金属
層５２が順に積層されると共に、ｎ型不純物領域４０と
金属層５２とがポリシリコン層４４を介して互いに接続
している構造となっている。即ち、第１のキャパシタ電
極を構成する金属層５２及びｎ型不純物領域４０が、第
２の誘電体膜４８及び第１の誘電体膜４２を介して、第
２のキャパシタ電極を構成するポリシリコン層４６を上
下にサンドウィッチ状に挟む２段構造となっている。

【００３８】また、ＣＭＯＳを構成する一方のｐチャネ
ルＭＯＳトランジスタ３４は、通常の場合と同様な構造
を有している。即ち、シリコン基板３０表面に、ｎ型ウ
ェル５６が形成されており、このｎ型ウェル５６表面に
は、ｐ⁺ 型不純物領域からなるｐ⁺ 型ソース領域５８ａ
及びｐ⁺ 型ドレイン領域５８ｂが相対して形成されてい
る。そしてこれらｐ⁺ 型ソース、ドレイン領域５８ａ、
５８ｂ間のｎ型ウェル５６上には、ゲート絶縁膜６０を
介して、ｐ型不純物が添加されたポリシリコン層からな
るゲート電極６２形成されている。また、全面に堆積さ
れている表面保護膜５０に開口されたコンタクトホール
を介して、ｐ⁺ 型ソース領域５８ａに接続する金属層か
らなるソース電極６４及びｐ⁺ 型ドレイン領域５８ｂに
接続する金属層からなるドレイン電極６６が形成されて
いる。

【００３９】また、ＣＭＯＳを構成する他方のｎチャネ
ルＭＯＳトランジスタ３６も、通常の場合と同様な構造
を有している。即ち、シリコン基板３０表面に、ｎ型ウ
ェル６８が形成されており、このｎ型ウェル６８表面に
は、ｎ⁺ 型不純物領域からなるｎ⁺ 型ソース領域７０ａ
及びｎ⁺ 型ドレイン領域７０ｂが相対して形成されてい
る。そしてこれらｎ⁺ 型ソース、ドレイン領域７０ａ、
７０ｂ間のｎ型ウェル６８上には、ゲート絶縁膜７２を
介して、ｎ型不純物が添加されたポリシリコン層からな
るゲート電極７４形成されている。また、全面に堆積さ
れている表面保護膜５０に開口されたコンタクトホール
を介して、ｎ⁺ 型ソース領域７０ａに接続する金属層か
らなるソース電極７６及びｎ⁺ 型ドレイン領域７０ｂに
接続する金属層からなるドレイン電極７８が形成されて
いる。

【００４０】このように、第２の実施の形態に係る容量
素子を含むＢｉＣＭＯＳにおいては、容量素子３２、ｐ
チャネルＭＯＳトランジスタ３４、ｎチャネルＭＯＳト
ランジスタ３６、及びバイポーラトランジスタ（図示せ
ず）が同一のシリコン基板３０上に形成されており、ｐ
チャネルＭＯＳトランジスタ３４、ｎチャネルＭＯＳト
ランジスタ３６、及びバイポーラトランジスタはそれぞ
れ通常の場合と同様の構造であるが、容量素子３２は、
シリコン基板３０表面のｎ型不純物領域４０上に、第１
の誘電体膜４２、ポリシリコン層４６、第２の誘電体膜
４８、金属層５２が順に積層されると共に、ｎ型不純物
領域４０と金属層５２とがポリシリコン層４４を介して
互いに接続している構造となっている。即ち、第１のキ
ャパシタ電極を構成する金属層５２及びｎ型不純物領域
４０が、第２の誘電体膜４８及び第１の誘電体膜４２を
介して、第２のキャパシタ電極を構成するポリシリコン
層４６を上下にサンドウィッチ状に挟む２段構造となっ
ている。

【００４１】次に、図１０に示す容量素子を含むＢｉＣ
ＭＯＳの製造方法を説明する。この容量素子を含むＢｉ
ＣＭＯＳの製造方法において、容量素子を作製するプロ
セスは、上記図２乃至図９を用いて説明した工程とほぼ
同様の工程に沿って行われる。また、ＢｉＣＭＯＳを作
製するプロセスは、通常の場合とほぼ同様である。従っ
て、ここでは、容量素子の作製プロセスとＢｉＣＭＯ
Ｓ、特にＣＭＯＳの作製プロセスとが共通する工程につ
いてのみ説明することにする。

【００４２】容量素子３２の第１の誘電体膜４２は、ｐ
チャネルＭＯＳトランジスタ３４のゲート絶縁膜６０及
びｎチャネルＭＯＳトランジスタ３６のゲート絶縁膜７
２を形成する工程において、例えば熱酸化法を用いて同
時に形成する。

【００４３】また、容量素子３２のポリシリコン層４
４、４６は、ｐチャネルＭＯＳトランジスタ３４のゲー
ト電極６２及びｎチャネルＭＯＳトランジスタ３６のゲ
ート電極７４を形成する工程において、例えばＣＶＤ法
を用いてポリシリコン層を堆積し、リソグラフィ技術を
用いて所定の形状にパターニングすることにより、同時
に形成する。また、容量素子３２のポリシリコン層４
４、４６へのｎ型不純物の添加は、ｎチャネルＭＯＳト
ランジスタ３６のゲート電極７４にｎ型不純物を添加す
る工程において、例えばイオン注入法を用いて同時に行
う。

【００４４】また、容量素子３２の金属層５２、５４
は、ｐチャネルＭＯＳトランジスタ３４のソース電極６
４及びドレイン電極６６並びにｎチャネルＭＯＳトラン
ジスタ３６のソース電極７６及びドレイン電極７８を形
成する工程において、例えばＣＶＤ法を用いて全面に表
面保護膜５０を堆積し、リソグラフィ技術を用いて所定
の形状にパターニングして必要な窓及びコンタクトホー
ルを開口した後、スパッタ法を用いて全面に金属層を堆
積し、リソグラフィ技術を用いて所定の形状にパターニ
ング形成することにより、同時に形成する。

【００４５】このようなプロセスにより、第１のキャパ
シタ電極を構成する金属層５２及びｎ型不純物領域４０
が、第２の誘電体膜４８及び第１の誘電体膜４２を介し
て、第２のキャパシタ電極を構成するポリシリコン層４
６を上下にサンドウィッチ状に挟む２段構造となってい
る容量素子３２を形成すると共に、同時に、同一のシリ
コン基板３０上に、通常の場合と同様な構造のｐチャネ
ルＭＯＳトランジスタ３４及びｎチャネルＭＯＳトラン
ジスタトランジスタ３６を形成する。

【００４６】なお、容量素子３２において、シリコン基
板３０表面に形成されている不純物領域はｎ型不純物領
域４０となっているが、この代わりにｐ型不純物領域で
あってもよい。この場合、ｎ型不純物が添加されたポリ
シリコン層１８ａ、１８ｂは、それぞれｐ型不純物が添
加されたポリシリコン層となる。そしてこれらのポリシ
リコン層へのｐ型不純物の添加は、ｐチャネルＭＯＳト
ランジスタ３４のゲート電極６２にｐ型不純物を添加す
る工程において、例えばイオン注入法を用いて同時に行
うことになる。

【００４７】以上のように、第２の実施の形態に係る容
量素子３２によれば、第１のキャパシタ電極を構成する
金属層５２及びｎ型不純物領域４０が、第２の誘電体膜
４８及び第１の誘電体膜４２を介して、第２のキャパシ
タ電極を構成するポリシリコン層４６を上下にサンドウ
ィッチ状に挟む２段構造となっているため、上記第１の
実施の形態の場合と同様に、従来の１段構造の容量素子
と比較して、単位面積あたりの容量が大幅に増加し、そ
のために小さな面積で大きな容量を得ることができ、そ
の結果、容量素子の面積、引いてはチップ全体の面積を
大幅に縮小することが可能となる。

【００４８】また、２段構造の容量素子３２であって
も、ポリシリコン層は第２のキャパシタ電極を構成する
ポリシリコン層４６及びポリシリコン層４４の１層しか
使用していないことにより、同一の半導体基板３０上の
ｐチャネルＭＯＳトランジスタ３４のゲート電極６２及
びｎチャネルＭＯＳトランジスタ３６のゲート電極７４
を形成する工程と同一の工程において同時に形成するこ
とができる。

【００４９】加えて、第２のキャパシタ電極を構成する
金属層５２及び金属層５４も、ｐチャネルＭＯＳトラン
ジスタ３４のソース電極６４及びドレイン電極６６並び
にｎチャネルＭＯＳトランジスタ３６のソース電極７６
及びドレイン電極７８を形成する工程と同一の工程にお
いて同時に形成することができる。このため、従来の２
層のポリシリコン層を使用する２段構造の容量素子の場
合のように、一方のキャパシタ電極を構成するポリシリ
コン層は、ＭＯＳトランジスタのゲート電極と同時に形
成することが可能であっても、他方のもう１層のポリシ
リコン層を形成する別の固有な工程を必要とするという
ことはなくなる。

【００５０】更にまた、容量素子３２の第１の誘電体膜
４２も、ｐチャネルＭＯＳトランジスタ３４のゲート絶
縁膜６０及びｎチャネルＭＯＳトランジスタ３６のゲー
ト絶縁膜７２を形成する工程と同一の工程において同時
に形成することができる。従って、従来の２層のポリシ
リコン層を使用する２段構造の容量素子の製造方法より
も、１層のポリシリコン層しか使用しないｐチャネルＭ
ＯＳトランジスタ３４及びｎチャネルＭＯＳトランジス
タ３６のプロセスに容易に適合することができるため、
容量素子３２の製造プロセスに固有な工程が少なくな
り、全体としての工程数を減少することができ、コスト
を低減することができる。

【００５１】

【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置によれば、半導体基板上に、第１の誘電体
膜、導電性のポリシリコン層、第２の誘電体膜、金属層
が順に積層されると共に、半導体基板と金属層とが接続
しているため、第１のキャパシタ電極を構成する金属層
及び半導体基板が、第２の誘電体膜及び第１の誘電体膜
を介して、第２のキャパシタ電極を構成するポリシリコ
ン層を上下にサンドウィッチ状に挟む２段構造となって
いる。そしてこの２段構造より、第１のキャパシタ電極
を構成する金属層と第２のキャパシタ電極を構成するポ
リシリコン層との間に第２の誘電体膜を挟んで容量が形
成されると共に、第１のキャパシタ電極を構成する半導
体基板と第２のキャパシタ電極を構成するポリシリコン
層との間にも第１の誘電体膜を挟んで容量が形成される
ため、従来の１段構造の容量素子と比較すると、単位面
積あたりの容量が大幅に増加し、そのために小さな面積
で大きな容量を得ることができ、その結果、容量素子の
面積、引いてはチップ全体の面積を大幅に縮小すること
が可能となる。また、本発明に係る半導体装置の製造方
法によれば、第１の電極として金属層及び半導体基板を
使用し、第２の電極として導電性のポリシリコン層を使
用することにより、２段構造の容量素子であっても、ポ
リシリコン層を形成する工程は１回であるため、通常１
層のポリシリコン層しか使用しないことが多い半導体装
置のプロセスに容易に適合することができ、この容量素
子と共に他の半導体素子を同一基板上に形成している半
導体装置の製造方法に対して広くかつ容易に応用するこ
とが可能となる。従って、容量素子の製造プロセスに固
有な工程が少なくなり、全体としての工程数を減少する
ことができ、コストを低減することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る容量素子を示
す断面図である。

【図２】図１の容量素子の製造方法を説明するための工
程断面図（その１）である。

【図３】図１の容量素子の製造方法を説明するための工
程断面図（その２）である。

【図４】図１の容量素子の製造方法を説明するための工
程断面図（その３）である。

【図５】図１の容量素子の製造方法を説明するための工
程断面図（その４）である。

【図６】図１の容量素子の製造方法を説明するための工
程断面図（その５）である。

【図７】図１の容量素子の製造方法を説明するための工
程断面図（その６）である。

【図８】図１の容量素子の製造方法を説明するための工
程断面図（その７）である。

【図９】図１の容量素子の製造方法を説明するための工
程断面図（その８）である。

【図１０】本発明の第２の実施の形態に係る容量素子を
含むＢｉＣＭＯＳを示す断面図である。

【図１１】従来の２段構造の容量素子を示す断面図であ
る。

【符号の説明】

１０……シリコン基板、１２……ｎ型不純物領域、１４
……シリコン酸化膜、１５ａ……第１の窓、１５ｂ……
第２の窓、１６……第１の誘電体膜、１８、１８ａ、１
８ｂ……ポリシリコン層、２０……第２の誘電体膜、２
１ａ……第１のコンタクトホール、２１ｂ……第２のコ
ンタクトホール、２２ａ、２２ｂ……金属層、３０……
シリコン基板、３２……容量素子、３４……ｐチャネル
ＭＯＳトランジスタ、３６……ｎチャネルＭＯＳトラン
ジスタ、３８……フィールド酸化膜、４０……ｎ型不純
物領域、４２……第１の誘電体膜、４４、４６……ポリ
シリコン層、４８……第２の誘電体膜、５０……表面保
護膜、５２、５４……金属層、５６……ｎ型ウェル、５
８ａ……ｐ⁺ 型ソース領域、５８ｂ……ｐ⁺ 型ドレイン
領域、６０……ゲート絶縁膜、６２……ゲート電極、６
４……ソース電極、６６……ドレイン電極、６８……ｎ
型ウェル、７０ａ……ｎ⁺ 型ソース領域、７０ｂ……ｎ
⁺ 型ドレイン領域、７２……ゲート絶縁膜、７４……ゲ
ート電極、７６……ソース電極、７８……ドレイン電
極、８０……シリコン基板、８２……シリコン酸化膜、
８４……第１のポリシリコン層、８６……シリコン窒化
膜、８８……第２のポリシリコン層、９０……表面保護
膜、９２、９４……Ａｌ配線層。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上に形成された第１の誘電体膜と、 前記第１の誘電体膜上に形成された導電性のポリシリコ
   ン層と、 前記ポリシリコン層上に形成された第２の誘電体膜と、 前記第２の誘電体膜上に形成されると共に、前記半導体
   基板表面にオーミックに接続された金属層と、を有し、 前記半導体基板及び前記金属層を第１の電極とし、 前記第２の誘電体膜及び前記第１の誘電体膜を介して、
   上下をそれぞれ前記金属層及び前記半導体基板によって
   挟まれている前記ポリシリコン層を第２の電極とするこ
   とを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記半導体基板表面に、不純物領域が形成されており、 前記第１の誘電体膜は、前記不純物領域上に形成されて
   おり、 前記金属層は、前記不純物領域表面にオーミックに接続
   されており、 前記不純物領域及び前記金属層を前記第１の電極とする
   ことを特徴とする半導体装置。
3. 【請求項３】 請求項２記載の半導体装置において、 前記ポリシリコン層に、前記不純物領域の導電型と同一
   の導電型の不純物が添加されていることを特徴とする半
   導体装置。
4. 【請求項４】 請求項２記載の半導体装置において、 前記金属層が、導電性のポリシリコン層を介して、前記
   不純物領域表面にオーミックに接続されていることを特
   徴とする半導体装置。
5. 【請求項５】 半導体基板上に、第１の誘電体膜を形成
   する第１の工程と、 前記第１の誘電体膜上に、導電性のポリシリコン層を形
   成する第２の工程と、 前記ポリシリコン層上に、第２の誘電体膜を形成する第
   ３の工程と、 前記第２の誘電体膜上及び半導体基板上に金属層を形成
   し、前記金属層を前記半導体基板表面にオーミックに接
   続させる第４の工程と、を有し、 前記半導体基板及び前記金属層を第１の電極とし、前記
   第２の誘電体膜及び前記第１の誘電体膜を介して上下を
   それぞれ前記金属層及び前記半導体基板によって挟まれ
   ている前記ポリシリコン層を第２の電極とする容量素子
   を形成することを特徴とする半導体装置の製造方法。
6. 【請求項６】 半導体基板表面に、不純物領域を形成す
   る第１の工程と、 前記不純物領域上に、第１の誘電体膜を形成する第２の
   工程と、 前記第１の誘電体膜上に、導電性のポリシリコン層を形
   成する第３の工程と、 前記ポリシリコン層上に、第２の誘電体膜を形成する第
   ４の工程と、 前記第２の誘電体膜上及び前記不純物領域上に金属層を
   形成し、前記金属層を前記不純物領域表面にオーミック
   に接続させる第５の工程と、を有し、 前記不純物領域及び前記金属層を第１の電極とし、前記
   第２の誘電体膜及び前記第１の誘電体膜を介して上下を
   それぞれ前記金属層及び前記不純物領域によって挟まれ
   ている前記ポリシリコン層を第２の電極とする容量素子
   を形成することを特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項６記載の半導体装置の製造方法に
   おいて、 前記第３の工程が、前記第１の誘電体膜上に、前記不純
   物領域の導電型と同一の導電型の不純物が添加されたポ
   リシリコン層を形成する工程であることを特徴とする半
   導体装置の製造方法。
8. 【請求項８】 請求項６記載の半導体装置の製造方法に
   おいて、 前記第３の工程が、前記第１の誘電体膜上に、前記不純
   物領域の導電型と同一の導電型の不純物が添加された第
   １のポリシリコン層を形成すると共に、前記不純物領域
   上に、前記不純物領域の導電型と同一の導電型の不純物
   が添加された第２のポリシリコン層を形成する工程であ
   り、 前記第４の工程が、前記第１のポリシリコン層上に、第
   ２の誘電体膜を形成する工程であり、 前記第５の工程が、前記第２の誘電体膜上及び前記第２
   のポリシリコン層上に金属層を形成し、前記金属層を前
   記第２のポリシリコン層を介して前記不純物領域表面に
   オーミックに接続させる工程であることを特徴とする半
   導体装置の製造方法。