JP2891242B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2891242B2 JP2891242B2 JP15005497A JP15005497A JP2891242B2 JP 2891242 B2 JP2891242 B2 JP 2891242B2 JP 15005497 A JP15005497 A JP 15005497A JP 15005497 A JP15005497 A JP 15005497A JP 2891242 B2 JP2891242 B2 JP 2891242B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に容量素子を搭載する集積回路の製造方
法に関する。
方法に関し、特に容量素子を搭載する集積回路の製造方
法に関する。
【０００２】
【従来の技術】図５に、容量素子を有した従来の半導体
装置の構成の一例の断面図を示す。図５を参照すると、
シリコン酸化膜１０１を形成した半導体基板１００上
に、下から順に容量の第１の電極１０２、容量絶縁膜１
０３、及び第２の電極１０４が形成されており、各電極
はコンタクト孔１０６を介してアルミ配線１０７に各々
接続されている。
装置の構成の一例の断面図を示す。図５を参照すると、
シリコン酸化膜１０１を形成した半導体基板１００上
に、下から順に容量の第１の電極１０２、容量絶縁膜１
０３、及び第２の電極１０４が形成されており、各電極
はコンタクト孔１０６を介してアルミ配線１０７に各々
接続されている。
【０００３】このような構成の半導体装置においては、
容量素子が、大容量を要する際には、第１の電極１０２
と第２の電極１０４の対向する面積を大きくしなければ
ならず、その結果、半導体装置の中の容量素子の面積占
有率が増加し、半導体装置のチップサイズ縮小化への妨
げになるという問題がある。
容量素子が、大容量を要する際には、第１の電極１０２
と第２の電極１０４の対向する面積を大きくしなければ
ならず、その結果、半導体装置の中の容量素子の面積占
有率が増加し、半導体装置のチップサイズ縮小化への妨
げになるという問題がある。
【０００４】容量素子の容量値を増大させる他の方法と
して、容量絶縁膜１０３の厚さを薄くする方法も考えら
れるが、容量絶縁膜１０３の厚さを薄くすると、絶縁膜
のリーク電流の増加や、絶縁耐圧の低下を招くため、薄
膜化にも制限がある。
して、容量絶縁膜１０３の厚さを薄くする方法も考えら
れるが、容量絶縁膜１０３の厚さを薄くすると、絶縁膜
のリーク電流の増加や、絶縁耐圧の低下を招くため、薄
膜化にも制限がある。
【０００５】このような問題の解決を図るため、すなわ
ち、半導体装置の中の容量素子の占有面積を増大させ
ず、また、容量絶縁膜の薄膜化を行わずに大容量を得る
ために、従来、複数の電極と絶縁膜を交互に積層して複
数の容量素子を縦積みに形成し、各容量素子を並列に接
続することにより、単位素子面積あたりの蓄積電荷量を
増やしていた。この種の半導体装置の従来技術として、
例えば特開平５−７５０２１号公報に提案されている並
列接続された縦積みの容量素子について、図８（ａ）に
その断面図を、図８（ｂ）に等価回路図を示す。
ち、半導体装置の中の容量素子の占有面積を増大させ
ず、また、容量絶縁膜の薄膜化を行わずに大容量を得る
ために、従来、複数の電極と絶縁膜を交互に積層して複
数の容量素子を縦積みに形成し、各容量素子を並列に接
続することにより、単位素子面積あたりの蓄積電荷量を
増やしていた。この種の半導体装置の従来技術として、
例えば特開平５−７５０２１号公報に提案されている並
列接続された縦積みの容量素子について、図８（ａ）に
その断面図を、図８（ｂ）に等価回路図を示す。
【０００６】図８（ａ）に示すように、この容量素子
は、シリコン酸化膜１１１が形成された半導体基板１１
０上に、第１の電極１１２、第１の容量絶縁膜１１３、
第２の電極１１４、及び第２の容量絶縁膜１１５、第３
の電極１１８が下から順に積層して形成されている。
は、シリコン酸化膜１１１が形成された半導体基板１１
０上に、第１の電極１１２、第１の容量絶縁膜１１３、
第２の電極１１４、及び第２の容量絶縁膜１１５、第３
の電極１１８が下から順に積層して形成されている。
【０００７】第１の電極１１２と第３の電極１１８を、
第３の電極１１８によりコンタクト孔１１７を介して電
気的に接続し、第２の電極１１４を、アルミ配線１１９
と電気的に接続することにより、図８（ｂ）に示すよう
に、並列接続された２個の容量Ｃ１とＣ２が形成され、
第３の電極１１８とアルミ配線１１９の間の容量値は、
２個の容量素子Ｃ１とＣ２の容量値の和となる。
第３の電極１１８によりコンタクト孔１１７を介して電
気的に接続し、第２の電極１１４を、アルミ配線１１９
と電気的に接続することにより、図８（ｂ）に示すよう
に、並列接続された２個の容量Ｃ１とＣ２が形成され、
第３の電極１１８とアルミ配線１１９の間の容量値は、
２個の容量素子Ｃ１とＣ２の容量値の和となる。
【０００８】次に、図８に示す、並列接続された縦積み
の容量素子の製造方法について説明する。図６及び図７
は、図８（ａ）に示す容量素子の製造方法の一例を製造
工程順に示した工程断面図である。図８に示す容量素子
は、以下に示す方法により形成される。
の容量素子の製造方法について説明する。図６及び図７
は、図８（ａ）に示す容量素子の製造方法の一例を製造
工程順に示した工程断面図である。図８に示す容量素子
は、以下に示す方法により形成される。
【０００９】半導体基板１１０上に、シリコン酸化膜１
１１を形成し、シリコン酸化膜１１１上にポリシリコン
を堆積し、ポリシリコンを通常のフォトリソグラフィー
技術と異方性エッチングを用いた所望の形状にパターニ
ングして、第１の電極１１２を形成する（図６（ａ）参
照）。
１１を形成し、シリコン酸化膜１１１上にポリシリコン
を堆積し、ポリシリコンを通常のフォトリソグラフィー
技術と異方性エッチングを用いた所望の形状にパターニ
ングして、第１の電極１１２を形成する（図６（ａ）参
照）。
【００１０】次に、半導体基板１１０の表面全体に、第
１の容量絶縁膜１１３として用いるシリコン窒化膜を堆
積した後、ポリシリコンを堆積し、ポリシリコンを通常
のフォトリソグラフィー技術と異方性エッチングを用い
て所望の形状にパターニングして、第１の電極１１２上
に、第２の電極１１４を形成する（図６（ｂ）参照）。
１の容量絶縁膜１１３として用いるシリコン窒化膜を堆
積した後、ポリシリコンを堆積し、ポリシリコンを通常
のフォトリソグラフィー技術と異方性エッチングを用い
て所望の形状にパターニングして、第１の電極１１２上
に、第２の電極１１４を形成する（図６（ｂ）参照）。
【００１１】次に、半導体基板１１０の表面に、第２の
容量絶縁膜１１５として用いるシリコン窒化膜を堆積
し、その後、層間絶縁膜１１６としてシリコン酸化膜を
堆積する（図６（ｃ）参照）。
容量絶縁膜１１５として用いるシリコン窒化膜を堆積
し、その後、層間絶縁膜１１６としてシリコン酸化膜を
堆積する（図６（ｃ）参照）。
【００１２】次に、通常のフォトリソグラフィー技術と
異方性エッチングを用いて、第２の電極１１４が、第１
の電極１１２と重なっている領域上の層間絶縁膜１１６
を選択的に除去し、第２の容量絶縁膜１１５を露出させ
る（図７（ｄ）参照）。
異方性エッチングを用いて、第２の電極１１４が、第１
の電極１１２と重なっている領域上の層間絶縁膜１１６
を選択的に除去し、第２の容量絶縁膜１１５を露出させ
る（図７（ｄ）参照）。
【００１３】次に、通常のフォトリソグラフィー技術と
異方性エッチングを用いて、層間絶縁膜１１６に、第１
の電極１１２、第２の電極１１４に達するコンタクト孔
を開口する（図７（ｅ）参照）。
異方性エッチングを用いて、層間絶縁膜１１６に、第１
の電極１１２、第２の電極１１４に達するコンタクト孔
を開口する（図７（ｅ）参照）。
【００１４】次に、半導体基板１１０の表面全体にアル
ミニウムを堆積し、通常のフォトリソグラフィー技術と
異方性エッチングを用いて、前工程にて露出させた第２
の容量絶縁膜１１５上に第３の電極１１８を形成し、同
時に、コンタクト孔１１７を介して第２の電極１１４と
電気的に接続したアルミ配線１１９を形成する。第３の
電極１１８はコンタクト孔１１７を介して第１の電極１
１２と電気的に接続される（図８（ａ）参照）。
ミニウムを堆積し、通常のフォトリソグラフィー技術と
異方性エッチングを用いて、前工程にて露出させた第２
の容量絶縁膜１１５上に第３の電極１１８を形成し、同
時に、コンタクト孔１１７を介して第２の電極１１４と
電気的に接続したアルミ配線１１９を形成する。第３の
電極１１８はコンタクト孔１１７を介して第１の電極１
１２と電気的に接続される（図８（ａ）参照）。
【００１５】
【発明が解決しようとする課題】しかしながら、上記し
た従来の容量素子を備えた半導体装置は次のような問題
点を有している。
た従来の容量素子を備えた半導体装置は次のような問題
点を有している。
【００１６】まず図５に示した、単体の容量素子は、大
容量を要する際に、第１の電極１０２と第２の電極１０
４の対向する面積を大きくしなければならず、半導体装
置の中の容量素子の面積占有率が増加し、半導体装置の
チップサイズ縮小化への妨げになる、という問題があっ
た。
容量を要する際に、第１の電極１０２と第２の電極１０
４の対向する面積を大きくしなければならず、半導体装
置の中の容量素子の面積占有率が増加し、半導体装置の
チップサイズ縮小化への妨げになる、という問題があっ
た。
【００１７】また、図５に示した単体の容量素子の問題
点を解決を図る従来技術として、図８に示した、２個の
容量を縦積みにすることにより並列接続した容量素子
は、素子を形成するために必要なフォトリソグラフィー
工程が、（１）第１の電極１１２をパターニングするた
めの工程、（２）第２の電極１１４をパターニングする
ための工程、（３）第３の電極１１８を形成するため
に、第２の電極１１４の直上の層間絶縁膜１１６を選択
的に除去する工程、（４）コンタクト孔１１７を開口す
るための工程、（５）第３の電極１１８とアルミ配線１
１９をパターニングするための工程、の計５工程からな
る。
点を解決を図る従来技術として、図８に示した、２個の
容量を縦積みにすることにより並列接続した容量素子
は、素子を形成するために必要なフォトリソグラフィー
工程が、（１）第１の電極１１２をパターニングするた
めの工程、（２）第２の電極１１４をパターニングする
ための工程、（３）第３の電極１１８を形成するため
に、第２の電極１１４の直上の層間絶縁膜１１６を選択
的に除去する工程、（４）コンタクト孔１１７を開口す
るための工程、（５）第３の電極１１８とアルミ配線１
１９をパターニングするための工程、の計５工程からな
る。
【００１８】一方、図５に示した、単体の容量素子を形
成するためのフォトリソグラフィー工程は、（１）第１
の電極１０２をパターニングするための工程、（２）第
２の電極１０４をパターニングするための工程、（３）
コンタクト孔１０６を開口するための工程、（４）アル
ミ配線１０７をパターニングするための工程、の計４工
程である。
成するためのフォトリソグラフィー工程は、（１）第１
の電極１０２をパターニングするための工程、（２）第
２の電極１０４をパターニングするための工程、（３）
コンタクト孔１０６を開口するための工程、（４）アル
ミ配線１０７をパターニングするための工程、の計４工
程である。
【００１９】このように、図８に示した、２個の容量を
縦積みにすることにより並列接続した容量素子を形成す
るために要するフォトリソグラフィー工程数は、図８に
示した単体の容量素子よりも多く、そのために製造コス
トが増大するという問題があった。
縦積みにすることにより並列接続した容量素子を形成す
るために要するフォトリソグラフィー工程数は、図８に
示した単体の容量素子よりも多く、そのために製造コス
トが増大するという問題があった。
【００２０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、単体の容量素子
と比べて、フォトリソグラフィー工程数を増やすことな
く、並列接続された縦積みの容量素子を形成することの
できる、半導体装置の製造方法を提供することにある。
てなされたものであって、その目的は、単体の容量素子
と比べて、フォトリソグラフィー工程数を増やすことな
く、並列接続された縦積みの容量素子を形成することの
できる、半導体装置の製造方法を提供することにある。
【００２１】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板上の
一部に第１の導電層を形成する工程と、第１の絶縁層
を、少なくとも第１の導電層の上に形成する工程と、第
１の絶縁層を隔てて第１の導電層の直上に、第１の導電
層と電気的に絶縁した第２の導電層を形成する工程と、
第２の導電層形成後に、第２の絶縁層を、半導体基板の
表面全体に形成する工程と、第２の導電層の上面が露出
するまで、第２の絶縁層全面を除去する工程と、第３の
絶縁層を、少なくとも上面が露出した第２の導電層の上
に形成する工程と、第２の絶縁層と第３の絶縁層を穿設
することにより、第１の導電層に達する第１の取り出し
電極孔と、第１の導電層の位置と異なる位置で第２の導
電層に達する第２の取り出し電極孔とを形成する工程
と、第３の絶縁層を隔てて第２の導電層の直上に、第２
の導電層と電気的に絶縁されると共に、第１の取り出し
電極孔を介して第１の導電層と電気的に接続された第３
の導電層を形成する工程と、第３の導電層の位置と異な
る位置で、第３の導電層と電気的に絶縁されると共に、
第２の取り出し電極孔を介して第２の導電層と電気的に
接続された第４の導電層を形成する工程により、並列接
続された複数の容量素子を縦積みに形成する。
め、本発明の半導体装置の製造方法は、半導体基板上の
一部に第１の導電層を形成する工程と、第１の絶縁層
を、少なくとも第１の導電層の上に形成する工程と、第
１の絶縁層を隔てて第１の導電層の直上に、第１の導電
層と電気的に絶縁した第２の導電層を形成する工程と、
第２の導電層形成後に、第２の絶縁層を、半導体基板の
表面全体に形成する工程と、第２の導電層の上面が露出
するまで、第２の絶縁層全面を除去する工程と、第３の
絶縁層を、少なくとも上面が露出した第２の導電層の上
に形成する工程と、第２の絶縁層と第３の絶縁層を穿設
することにより、第１の導電層に達する第１の取り出し
電極孔と、第１の導電層の位置と異なる位置で第２の導
電層に達する第２の取り出し電極孔とを形成する工程
と、第３の絶縁層を隔てて第２の導電層の直上に、第２
の導電層と電気的に絶縁されると共に、第１の取り出し
電極孔を介して第１の導電層と電気的に接続された第３
の導電層を形成する工程と、第３の導電層の位置と異な
る位置で、第３の導電層と電気的に絶縁されると共に、
第２の取り出し電極孔を介して第２の導電層と電気的に
接続された第４の導電層を形成する工程により、並列接
続された複数の容量素子を縦積みに形成する。
【００２２】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体装置の製造方法は、その好
ましい実施の形態において、半導体基板上に、第１の電
極（図１の１）、第１の容量絶縁膜（図１の２）、第２
の電極（図１の３）をこの順に形成した後、層間絶縁膜
（図１の１５）を基板の表面全体に堆積する（図１
（ｃ）参照）。その後、第２の電極の上面が露出するま
で層間絶縁膜を除去し（図２（ｄ）参照）、次に第２の
容量絶縁膜（図２の４）を基板の表面全体に堆積し（図
２（ｅ）参照）、第１の電極、第２の電極に達するコン
タクト孔（図２の１７）を開口し（図２（ｆ）参照）、
第２の容量絶縁膜を挟んで第２の電極の直上に、コンタ
クト孔を介して第１の電極と電気的に接続された第３の
電極（図３の５）を形成する（図３（ｇ）参照）。ま
た、この第３の電極を形成すると同時に、第２の電極と
電気的に接続されたアルミ配線（図３の１８）を形成す
る。
に説明する。本発明の半導体装置の製造方法は、その好
ましい実施の形態において、半導体基板上に、第１の電
極（図１の１）、第１の容量絶縁膜（図１の２）、第２
の電極（図１の３）をこの順に形成した後、層間絶縁膜
（図１の１５）を基板の表面全体に堆積する（図１
（ｃ）参照）。その後、第２の電極の上面が露出するま
で層間絶縁膜を除去し（図２（ｄ）参照）、次に第２の
容量絶縁膜（図２の４）を基板の表面全体に堆積し（図
２（ｅ）参照）、第１の電極、第２の電極に達するコン
タクト孔（図２の１７）を開口し（図２（ｆ）参照）、
第２の容量絶縁膜を挟んで第２の電極の直上に、コンタ
クト孔を介して第１の電極と電気的に接続された第３の
電極（図３の５）を形成する（図３（ｇ）参照）。ま
た、この第３の電極を形成すると同時に、第２の電極と
電気的に接続されたアルミ配線（図３の１８）を形成す
る。
【００２３】本発明の実施の形態においては、第１の導
電層は、好ましくは、半導体基板上に、ＭＯＳトランジ
スタのゲート電極を形成する工程と同時に形成される。
電層は、好ましくは、半導体基板上に、ＭＯＳトランジ
スタのゲート電極を形成する工程と同時に形成される。
【００２４】また、本発明の実施の形態において、第２
の導電層は、好ましくは、第２の絶縁層が形成される直
前において、前記半導体基板上で最も大きい段差を有し
ている。
の導電層は、好ましくは、第２の絶縁層が形成される直
前において、前記半導体基板上で最も大きい段差を有し
ている。
【００２５】また、本発明の実施の形態において、第３
の導電層は、好ましくは、半導体基板上に金属配線を形
成する工程と同時に形成される。
の導電層は、好ましくは、半導体基板上に金属配線を形
成する工程と同時に形成される。
【００２６】以上の手順を経て容量素子を形成すること
で、第３の電極とアルミ配線の間に、並列に接続された
複数の容量素子（Ｃ１、Ｃ２）が形成され、単体の容量
と比較して、フォトリソグラフィー工程を増やすことな
く、容量値の大きい容量素子を得ることができる。
で、第３の電極とアルミ配線の間に、並列に接続された
複数の容量素子（Ｃ１、Ｃ２）が形成され、単体の容量
と比較して、フォトリソグラフィー工程を増やすことな
く、容量値の大きい容量素子を得ることができる。
【００２７】
【実施例】以下、添付図面を参照して本発明の実施例に
ついて詳細に説明する。図１乃至図３は、本発明の半導
体装置の製造方法の第１の実施例を製造工程順に示した
工程断面図である。なお、図１乃至図３は、単に図面作
成の都合で分図されたものである。
ついて詳細に説明する。図１乃至図３は、本発明の半導
体装置の製造方法の第１の実施例を製造工程順に示した
工程断面図である。なお、図１乃至図３は、単に図面作
成の都合で分図されたものである。
【００２８】この第１の実施例では、以下のような手順
で並列接続された複数の容量素子を縦積みに形成する。
で並列接続された複数の容量素子を縦積みに形成する。
【００２９】Ｐ型半導体基板１０上に、公知の方法によ
り、厚さが５００ｎｍ程度のシリコン酸化膜１１を形成
し、シリコン酸化膜１１上に、厚さが３００ｎｍ程度の
ポリシリコンを、化学気相成長（Chemical Vapour De
position、「ＣＶＤ」という）法により堆積し、リンな
どの不純物を所望の濃度にドープさせてＮ型ポリシリコ
ン１２を形成する。
り、厚さが５００ｎｍ程度のシリコン酸化膜１１を形成
し、シリコン酸化膜１１上に、厚さが３００ｎｍ程度の
ポリシリコンを、化学気相成長（Chemical Vapour De
position、「ＣＶＤ」という）法により堆積し、リンな
どの不純物を所望の濃度にドープさせてＮ型ポリシリコ
ン１２を形成する。
【００３０】さらに厚さが４０ｎｍ程度のシリコン酸化
膜１３をＣＶＤ法により堆積し、リンなどの不純物を所
望の濃度にドープさせた、厚さが３００ｎｍ程度のＰ型
ポリシリコン１４をそれぞれＣＶＤ法により堆積する。
膜１３をＣＶＤ法により堆積し、リンなどの不純物を所
望の濃度にドープさせた、厚さが３００ｎｍ程度のＰ型
ポリシリコン１４をそれぞれＣＶＤ法により堆積する。
【００３１】その後、通常のフォトリソグラフィー技術
と異方性エッチングにより、Ｎ型ポリシリコン１４及び
シリコン酸化膜１３を所望の形状にパターニングし、第
２の電極３と第１の容量絶縁膜２を形成する（図１
（ａ）参照）。
と異方性エッチングにより、Ｎ型ポリシリコン１４及び
シリコン酸化膜１３を所望の形状にパターニングし、第
２の電極３と第１の容量絶縁膜２を形成する（図１
（ａ）参照）。
【００３２】次に、通常のフォトリソグラフィー技術と
異方性エッチングにより、Ｎ型ポリシリコン１２を所望
の形状にパターニングし、第１の電極１を形成する（図
１（ｂ）参照）。
異方性エッチングにより、Ｎ型ポリシリコン１２を所望
の形状にパターニングし、第１の電極１を形成する（図
１（ｂ）参照）。
【００３３】次に、Ｐ型半導体基板１０の表面に層間絶
縁膜１５として厚さ１５００ｎｍ程度のＢＰＳＧ（Boro
n-doped Phospho-Silicate Glass）膜を、ＣＶＤ法に
より堆積する（図１（ｃ）参照）。
縁膜１５として厚さ１５００ｎｍ程度のＢＰＳＧ（Boro
n-doped Phospho-Silicate Glass）膜を、ＣＶＤ法に
より堆積する（図１（ｃ）参照）。
【００３４】次に、化学機械研磨（ＣＭＰ、Chemical
Mechanical Polishing）法等により、第２の電極３の
上面が露出するまで層間絶縁膜１５を全面にわたって除
去する（図２（ｄ）参照）。
Mechanical Polishing）法等により、第２の電極３の
上面が露出するまで層間絶縁膜１５を全面にわたって除
去する（図２（ｄ）参照）。
【００３５】次に、Ｐ型半導体基板１０の表面全体に、
第２の容量絶縁膜４として用いる、厚さ５０ｎｍ程度の
シリコン酸化膜１６をＣＶＤ法により堆積させる（図２
（ｅ）参照）。
第２の容量絶縁膜４として用いる、厚さ５０ｎｍ程度の
シリコン酸化膜１６をＣＶＤ法により堆積させる（図２
（ｅ）参照）。
【００３６】次に、通常のフォトリソグラフィー技術と
異方性エッチングにより、層間絶縁膜１５と第２の容量
絶縁膜４に、第１の電極１及び第２の電極３に達するコ
ンタクト孔１７を開口する（図２（ｆ）参照）。
異方性エッチングにより、層間絶縁膜１５と第２の容量
絶縁膜４に、第１の電極１及び第２の電極３に達するコ
ンタクト孔１７を開口する（図２（ｆ）参照）。
【００３７】次に、Ｐ型半導体装置１０の表面全体に、
厚さが５００ｎｍ程度のアルミニウムをスパッタリング
により堆積し、通常のフォトリソグラフィ技術と異方性
エッチングにより、第２の容量絶縁膜４を挟んで、第２
の電極３と直上に第３の電極５を形成し、同時に、コン
タクト孔１７を介して第２の電極３と電気的に接続する
アルミ配線１８を形成する。第３の電極５は、コンタク
ト孔１７を介して第１の電極１と電気的に接続される
（図３（ｇ）参照）。
厚さが５００ｎｍ程度のアルミニウムをスパッタリング
により堆積し、通常のフォトリソグラフィ技術と異方性
エッチングにより、第２の容量絶縁膜４を挟んで、第２
の電極３と直上に第３の電極５を形成し、同時に、コン
タクト孔１７を介して第２の電極３と電気的に接続する
アルミ配線１８を形成する。第３の電極５は、コンタク
ト孔１７を介して第１の電極１と電気的に接続される
（図３（ｇ）参照）。
【００３８】以上説明した第１の実施例により、図３に
示すように、第３の電極５とアルミ配線１８の間に、並
列接続された２個の容量Ｃ１とＣ２が形成される。
示すように、第３の電極５とアルミ配線１８の間に、並
列接続された２個の容量Ｃ１とＣ２が形成される。
【００３９】以上説明したように、本実施例を用いて、
並列接続された縦積みの容量素子を形成する場合、必要
なフォトリソグラフィー工程は、（１）第１の電極１を
パターニングするための工程、（２）第２の電極３をパ
ターニングするための工程、（３）コンタクト孔１７を
開口するための工程、（４）第３の電極、アルミ配線１
８をパターニングするための工程の計４工程であり、図
１１に示した単体の容量素子と比較して、フォトリソグ
ラフィー工程が増加しない。
並列接続された縦積みの容量素子を形成する場合、必要
なフォトリソグラフィー工程は、（１）第１の電極１を
パターニングするための工程、（２）第２の電極３をパ
ターニングするための工程、（３）コンタクト孔１７を
開口するための工程、（４）第３の電極、アルミ配線１
８をパターニングするための工程の計４工程であり、図
１１に示した単体の容量素子と比較して、フォトリソグ
ラフィー工程が増加しない。
【００４０】このように、本実施例の半導体装置の製造
方法を用いれば、製造コストを大幅に増大させることな
く、また、素子の面積を増やすことなく容量値の大きい
容量素子を得ることができる。
方法を用いれば、製造コストを大幅に増大させることな
く、また、素子の面積を増やすことなく容量値の大きい
容量素子を得ることができる。
【００４１】次に本発明の第二の実施例について説明す
る。図４は、本発明の第２の実施例の製造方法を製造工
程順に示した工程断面図である。
る。図４は、本発明の第２の実施例の製造方法を製造工
程順に示した工程断面図である。
【００４２】この第２の実施例では、前記第１の実施例
の応用として、図４（ｃ）に示すように、不純物拡散層
２０上に形成された薄いシリコン酸化膜２１の上に縦積
みの容量素子を形成する。これにより、第３の電極５と
アルミ配線１８の間の、並列接続された容量の数を３個
に増やすことが可能である。
の応用として、図４（ｃ）に示すように、不純物拡散層
２０上に形成された薄いシリコン酸化膜２１の上に縦積
みの容量素子を形成する。これにより、第３の電極５と
アルミ配線１８の間の、並列接続された容量の数を３個
に増やすことが可能である。
【００４３】以下に、本発明の第２の実施例について、
製造工程順に説明する。
製造工程順に説明する。
【００４４】公知の方法で、素子分離用のフィールド酸
化膜１９及び不純物拡散層２０を形成し、不純物拡散層
２０上に厚さ１０ｎｍ程度のシリコン酸化膜２１を形成
したＰ型半導体基板１０の、シリコン酸化膜２１を挟ん
だ不純物拡散層２０の直上に、第１の実施形態と同様の
方法で、第１の電極１、第１の容量絶縁膜２、第２の電
極を形成する（図４（ａ）参照）。
化膜１９及び不純物拡散層２０を形成し、不純物拡散層
２０上に厚さ１０ｎｍ程度のシリコン酸化膜２１を形成
したＰ型半導体基板１０の、シリコン酸化膜２１を挟ん
だ不純物拡散層２０の直上に、第１の実施形態と同様の
方法で、第１の電極１、第１の容量絶縁膜２、第２の電
極を形成する（図４（ａ）参照）。
【００４５】次に、前記第１の実施例と同様の方法で、
層間絶縁膜１５と第２の容量絶縁膜４を形成した後、通
常のフォトリソグラフィー技術と異方性エッチングによ
り第１の電極１、第２の電極３及び不純物拡散層２０に
達するコンタクト孔１７を開口する（図４（ｂ）参
照）。
層間絶縁膜１５と第２の容量絶縁膜４を形成した後、通
常のフォトリソグラフィー技術と異方性エッチングによ
り第１の電極１、第２の電極３及び不純物拡散層２０に
達するコンタクト孔１７を開口する（図４（ｂ）参
照）。
【００４６】次に、第１の実施例と同様の方法で、第３
の電極５とアルミ配線１８を形成する。アルミ配線１８
は引き延ばされ、コンタクト孔を介して不純物拡散層２
０と電気的に接続する（図４（ｃ）参照）。
の電極５とアルミ配線１８を形成する。アルミ配線１８
は引き延ばされ、コンタクト孔を介して不純物拡散層２
０と電気的に接続する（図４（ｃ）参照）。
【００４７】以上に示した第２の実施例により、第３の
電極５とアルミ配線１８の間の、並列接続された容量素
子の数はＣ１、Ｃ２、Ｃ３の計３個になる。
電極５とアルミ配線１８の間の、並列接続された容量素
子の数はＣ１、Ｃ２、Ｃ３の計３個になる。
【００４８】尚、上記した第１、第２の実施例におい
て、容量絶縁膜はシリコン酸化膜である必要はなく、シ
リコン窒化膜や酸化タルタン等の絶縁膜、またはそれら
の絶縁膜を積層して形成しても良い。また、容量に用い
られる各電極は、Ｎ型ポリシリコンを用いる必要はな
く、アルミニウム、銅などの金属、Ｐ型ポリシリコンな
どの半導体、あるいはそれらの合金や化合物であっても
良い。
て、容量絶縁膜はシリコン酸化膜である必要はなく、シ
リコン窒化膜や酸化タルタン等の絶縁膜、またはそれら
の絶縁膜を積層して形成しても良い。また、容量に用い
られる各電極は、Ｎ型ポリシリコンを用いる必要はな
く、アルミニウム、銅などの金属、Ｐ型ポリシリコンな
どの半導体、あるいはそれらの合金や化合物であっても
良い。
【００４９】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法を用いて、並列接続された縦積みの容量素
子を形成する場合、必要なフォトリソグラフィー工程
は、（１）第１の電極をパターニングするための工程、
（２）第２の電極をパターニングするための工程、
（３）コンタクト孔を開口するための工程、（４）第３
の電極、アルミ配線をパターニングするための工程の計
４工程であり、単体の容量素子と比較して、フォトリソ
グラフィー工程は増加していず、製造コストを大幅に増
大させることなく、また、素子の面積を増やすことなく
容量値の大きい容量素子を得ることができるという顕著
な効果を奏する。
置の製造方法を用いて、並列接続された縦積みの容量素
子を形成する場合、必要なフォトリソグラフィー工程
は、（１）第１の電極をパターニングするための工程、
（２）第２の電極をパターニングするための工程、
（３）コンタクト孔を開口するための工程、（４）第３
の電極、アルミ配線をパターニングするための工程の計
４工程であり、単体の容量素子と比較して、フォトリソ
グラフィー工程は増加していず、製造コストを大幅に増
大させることなく、また、素子の面積を増やすことなく
容量値の大きい容量素子を得ることができるという顕著
な効果を奏する。
【図１】本発明の半導体装置の製造方法の第１の実施例
を説明するために製造工程順に示した断面図である。
を説明するために製造工程順に示した断面図である。
【図２】本発明の半導体装置の製造方法の第１の実施例
を説明するために製造工程順に示した断面図である。
を説明するために製造工程順に示した断面図である。
【図３】本発明の半導体装置の製造方法の第１の実施例
を説明するために製造工程順に示した断面図である。
を説明するために製造工程順に示した断面図である。
【図４】本発明の半導体装置の製造方法の第２の実施例
を説明するために製造工程順に示した断面図である。
を説明するために製造工程順に示した断面図である。
【図５】従来の、容量素子を搭載した半導体装置の断面
図である。
図である。
【図６】従来の、並列接続された縦積みの容量素子の製
造方法の例を、製造工程順に示した断面図である。
造方法の例を、製造工程順に示した断面図である。
【図７】従来の、並列接続された縦積みの容量素子の製
造方法の例を、製造工程順に示した断面図である。
造方法の例を、製造工程順に示した断面図である。
【図８】（ａ）は従来の製造方法で形成された、並列に
接続された縦積みの容量素子の断面図である。（ｂ）
は、（ａ）に示した容量素子の等価回路を示す図であ
る。
接続された縦積みの容量素子の断面図である。（ｂ）
は、（ａ）に示した容量素子の等価回路を示す図であ
る。
１ 第１の電極 ２ 第１の容量絶縁膜 ３ 第２の電極 ４ 第２の容量絶縁膜 ５ 第３の電極 １０ Ｐ型半導体基板 １１ シリコン酸化膜 １２ Ｎ型ポリシリコン １３ シリコン酸化膜 １４ Ｎ型ポリシリコン １５ 層間絶縁膜 １６ シリコン酸化膜 １７ コンタクト孔 １８ アルミ配線 １９ フィールド酸化膜 ２０ 不純物拡散層 ２１ シリコン酸化膜 １００ 半導体基板 １０１ シリコン酸化膜 １０２ 第１の電極 １０３ 容量絶縁膜 １０４ 第２の電極 １０５ 層間絶縁膜 １０６ コンタクト孔 １０７ アルミ配線 １１０ 半導体基板 １１１ シリコン酸化膜 １１２ 第１の電極 １１３ 第１の容量絶縁膜 １１４ 第２の電極 １１５ 第２の容量絶縁膜 １１６ 層間絶縁膜 １１７ コンタクト孔 １１８ 第３の電極 １１９ アルミ配線
Claims (5)
- 【請求項１】（ａ）半導体基板上の一部に第１の導電層
を形成する工程と、 （ｂ）第１の絶縁層を、少なくとも前記第１の導電層の
上に形成する工程と、 （ｃ）前記第１の絶縁層を挟んで前記第１の導電層の直
上に、前記第１の導電層と電気的に絶縁した第２の導電
層を形成する工程と、 （ｄ）前記第２の導電層を形成した後に第２の絶縁層を
基板表面全体に形成する工程と、 （ｅ）前記第２の導電層の上面が露出するまで前記第２
の絶縁層全面を除去する工程と、 （ｆ）第３の絶縁層を、少なくとも上面が露出した前記
第２の導電層の上に形成する工程と、 （ｇ）前記第２の絶縁層と前記第３の絶縁層を穿設する
ことにより、前記第１の導電層に達する第１の取り出し
電極孔と、前記第１の導電層の位置と異なる位置で前記
第２の導電層に達する第２の取り出し電極孔とを形成す
る工程と、 （ｈ）前記第３の絶縁層を挟んで前記第２の導電層の直
上に、前記第２の導電層と電気的に絶縁されると共に、
前記第１の取り出し電極孔を介して前記第１の導電層と
電気的に接続された第３の導電層を形成する工程と、 （ｉ）前記第３の導電層の位置と異なる位置で、前記第
３の導電層と電気的に絶縁されると共に、前記第２の取
り出し電極孔を介して前記第２の導電層と電気的に接続
された第４の導電層を形成する工程と、を含むことを特
徴とする半導体装置の製造方法。 - 【請求項２】前記第１の導電層が、前記半導体基板上に
ＭＯＳトランジスタのゲート電極を形成する工程と同時
に形成される、ことを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項３】前記第２の導電層が、前記第２の絶縁層が
形成される直前において、前記半導体基板上で最も大き
い段差を有する、ことを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項４】前記第３の導電層が、前記半導体基板上に
金属配線を形成する工程と同時に形成される、ことを特
徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項５】（ａ）半導体基板上に第１の電極、第１の
容量絶縁膜、第２の電極を形成してなる基板全体を覆う
ように層間絶縁膜を形成し、 （ｂ）前記第２の電極の上面が露出するまで層間絶縁膜
をＣＭＰ等で除去し、 （ｃ）第２の容量絶縁膜を基板の表面全体に堆積し、 （ｄ）前記第１の電極、第２の電極に達する第１、第２
のコンタクト孔を開口し、 （ｅ）前記第２の容量絶縁膜を挟んで前記第２の電極の
直上に第１のコンタクト孔を介して前記第１の電極と電
気的に接続された第３の電極を形成すると同時に、前記
第２の電極と電気的に接続された電極を形成する、こと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15005497A JP2891242B2 (ja) | 1997-05-23 | 1997-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15005497A JP2891242B2 (ja) | 1997-05-23 | 1997-05-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10326863A JPH10326863A (ja) | 1998-12-08 |
| JP2891242B2 true JP2891242B2 (ja) | 1999-05-17 |
Family
ID=15488507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15005497A Expired - Fee Related JP2891242B2 (ja) | 1997-05-23 | 1997-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2891242B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0207857D0 (en) | 2002-04-05 | 2002-05-15 | Zarlink Semiconductor Ltd | Integrated circuit capacitors |
| KR100861825B1 (ko) | 2007-04-27 | 2008-10-07 | 동부일렉트로닉스 주식회사 | 커패시터의 제조방법 |
| US7879681B2 (en) | 2008-10-06 | 2011-02-01 | Samsung Electronics Co., Ltd. | Methods of fabricating three-dimensional capacitor structures having planar metal-insulator-metal and vertical capacitors therein |
-
1997
- 1997-05-23 JP JP15005497A patent/JP2891242B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10326863A (ja) | 1998-12-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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