JPH0456264A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0456264A JPH0456264A JP16717490A JP16717490A JPH0456264A JP H0456264 A JPH0456264 A JP H0456264A JP 16717490 A JP16717490 A JP 16717490A JP 16717490 A JP16717490 A JP 16717490A JP H0456264 A JPH0456264 A JP H0456264A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- electrode
- metal electrode
- diffusion layer
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 43
- 238000009792 diffusion process Methods 0.000 claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 229920005591 polysilicon Polymers 0.000 claims abstract description 24
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 abstract description 2
- 238000003475 lamination Methods 0.000 abstract 2
- 239000003990 capacitor Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、容量素子を内蔵する半導体集積回路装置に関
するものである。
するものである。
従来の技術
近年、半導体集積回路装置においては微細化が進み、素
子占有面積が縮小化されている。これに伴い容量形成素
子も微細化の観点から単位面積あたりの容量値を大きく
できる技術が望まれている。
子占有面積が縮小化されている。これに伴い容量形成素
子も微細化の観点から単位面積あたりの容量値を大きく
できる技術が望まれている。
以下に従来の半導体集積回路装置について説明する。
第２図は、従来の半導体集積回路装置の断面図を示すも
のである。第２図において、半導体基板１中に形成され
たＮ型拡散層２の表面上に第１絶縁膜３を形成し、Ｎ型
拡散層２上に選択的に開口部４を形成した後、第１絶縁
膜３上にＮ型拡散層２と重畳するように第１金属電極５
を選択的に形成する。この時、第１絶縁膜３の開口部４
上にも同時に金属電極６を形成し、Ｎ型拡散層２と電気
的に接続させておく。この後、表面領域を第２絶縁膜７
で覆い、その第２絶縁膜７上に選択的に第２金属電極８
を形成していた。ここでその第２金属電極８は容量形成
ではなく単なる配線電極として用いていた。
のである。第２図において、半導体基板１中に形成され
たＮ型拡散層２の表面上に第１絶縁膜３を形成し、Ｎ型
拡散層２上に選択的に開口部４を形成した後、第１絶縁
膜３上にＮ型拡散層２と重畳するように第１金属電極５
を選択的に形成する。この時、第１絶縁膜３の開口部４
上にも同時に金属電極６を形成し、Ｎ型拡散層２と電気
的に接続させておく。この後、表面領域を第２絶縁膜７
で覆い、その第２絶縁膜７上に選択的に第２金属電極８
を形成していた。ここでその第２金属電極８は容量形成
ではなく単なる配線電極として用いていた。
以上のように構成された半導体集積回路装置において、
Ｎ型拡散層２と第１金属電極５および第１絶縁膜３で第
１の容量Ｃ１をなし、容量面積は第１金属電極５の面積
で決まっていた。
Ｎ型拡散層２と第１金属電極５および第１絶縁膜３で第
１の容量Ｃ１をなし、容量面積は第１金属電極５の面積
で決まっていた。
発明が解決しようとする課題
しかしながら上記従来の構成では、容量値を大きくする
ためには第１金属電極５の面積を大きくするか、または
第１絶縁膜３の膜厚を薄くする必要がある。前者は素子
面積の増大を招き、後者ではピンホール発生等のため歩
留まりの低下および信頼性上の問題があり、膜厚は２０
０ｎｍ程度と薄膜化にも限界がある等の不都合があった
。
ためには第１金属電極５の面積を大きくするか、または
第１絶縁膜３の膜厚を薄くする必要がある。前者は素子
面積の増大を招き、後者ではピンホール発生等のため歩
留まりの低下および信頼性上の問題があり、膜厚は２０
０ｎｍ程度と薄膜化にも限界がある等の不都合があった
。
本発明は上記課題を解決するもので、素子占有面積を増
大させることなく、単位面積あたりの容量値の増大を可
能とした半導体集積回路装置を提供することを目的とす
る。
大させることなく、単位面積あたりの容量値の増大を可
能とした半導体集積回路装置を提供することを目的とす
る。
課題を解決するための手段
この目的を達成するために本発明の半導体集積回路装置
は、半導体基板中に形成した不純物拡散層上に、順次第
１絶縁膜とポリシリコン電極と第２絶縁膜と第１金属電
極と第３絶縁膜および第２金属電極とをそれぞれ重畳す
るように積層形成し、不純物拡散層と第１金属電極、お
よびポリシリコン電極と第２金属電極とがそれぞれ電気
的に接続されてなる構成を有している。
は、半導体基板中に形成した不純物拡散層上に、順次第
１絶縁膜とポリシリコン電極と第２絶縁膜と第１金属電
極と第３絶縁膜および第２金属電極とをそれぞれ重畳す
るように積層形成し、不純物拡散層と第１金属電極、お
よびポリシリコン電極と第２金属電極とがそれぞれ電気
的に接続されてなる構成を有している。
作用
この構成によって、不純物拡散層とポリシリコン電極と
第１絶縁膜とで形成される第１の容量と、ポリシリコン
電極と第１金属電極と第２絶縁膜とで形成される第２の
容量と、さらに第１金属電極と第２金属電極と第３絶縁
膜とで形成される第３の容量とがそれぞれ並列接続され
、全体容量は各々の容量の合計値となる。このため素子
占有面積を増大することなく、大幅な容量値の増大を達
成できる。
第１絶縁膜とで形成される第１の容量と、ポリシリコン
電極と第１金属電極と第２絶縁膜とで形成される第２の
容量と、さらに第１金属電極と第２金属電極と第３絶縁
膜とで形成される第３の容量とがそれぞれ並列接続され
、全体容量は各々の容量の合計値となる。このため素子
占有面積を増大することなく、大幅な容量値の増大を達
成できる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は、本発明の一実施例の半導体集積回路装置の断
面図である。まず、Ｎ型シリコンなどの半導体基板１１
中にＮ型拡散層１２を形成した後、熱酸化法により表面
領域に第１絶縁膜１３として例えばシリコン酸化膜を２
０ｎｍ形成する。
面図である。まず、Ｎ型シリコンなどの半導体基板１１
中にＮ型拡散層１２を形成した後、熱酸化法により表面
領域に第１絶縁膜１３として例えばシリコン酸化膜を２
０ｎｍ形成する。
その後リン等の不純物を混入したポリシリコン電極１４
を、Ｎ型拡散層１２と重畳するように第１絶縁膜１３上
に形成し、Ｎ型拡散層１２と第１絶縁膜１３およびポリ
シリコン電極１４とで第１の容量Ｃ１をなす。その後、
ポリシリコン電極１４を覆う第２絶縁膜１５として例え
ば熱酸化法によりシリコン酸化膜を約２０ｎｍ形成する
。その後、第１絶縁膜１３および第２絶縁膜１５に選択
的に開口部１６および１７を形成した後、ポリシリコン
電極１４に積層重畳するように第１金属電極１８および
電極端子１９を形成する。この時第１金属電極１８は開
口部１６を介して、Ｎ型拡散層１２と電気的に接続され
る。ここでポリシリコン電極１４と第１金属電極１８お
よび第２絶縁膜１５で第２の容量Ｃ２をなす。その後、
第１金属電極１８を覆って表面領域に第３絶縁膜２０と
して例えばＣＶＤ法により約１μｍのリンを含むシリコ
ン酸化膜を形成し、金属端子１９の直上に選択的に開口
部２１を形成した後、第１金属電極１８に積層重畳する
ように第２金属電極２２を形成し、第１金属電極１８と
第３絶縁膜２０および第２金属電極２２とで第３の容量
Ｃ３をなす。この時、第２金属電極２２は第３絶縁膜２
０の開口部２１および電極端子１９を介してポリシリコ
ン電極１４に電気的に接続される。
を、Ｎ型拡散層１２と重畳するように第１絶縁膜１３上
に形成し、Ｎ型拡散層１２と第１絶縁膜１３およびポリ
シリコン電極１４とで第１の容量Ｃ１をなす。その後、
ポリシリコン電極１４を覆う第２絶縁膜１５として例え
ば熱酸化法によりシリコン酸化膜を約２０ｎｍ形成する
。その後、第１絶縁膜１３および第２絶縁膜１５に選択
的に開口部１６および１７を形成した後、ポリシリコン
電極１４に積層重畳するように第１金属電極１８および
電極端子１９を形成する。この時第１金属電極１８は開
口部１６を介して、Ｎ型拡散層１２と電気的に接続され
る。ここでポリシリコン電極１４と第１金属電極１８お
よび第２絶縁膜１５で第２の容量Ｃ２をなす。その後、
第１金属電極１８を覆って表面領域に第３絶縁膜２０と
して例えばＣＶＤ法により約１μｍのリンを含むシリコ
ン酸化膜を形成し、金属端子１９の直上に選択的に開口
部２１を形成した後、第１金属電極１８に積層重畳する
ように第２金属電極２２を形成し、第１金属電極１８と
第３絶縁膜２０および第２金属電極２２とで第３の容量
Ｃ３をなす。この時、第２金属電極２２は第３絶縁膜２
０の開口部２１および電極端子１９を介してポリシリコ
ン電極１４に電気的に接続される。
以上のように構成された半導体集積回路装置において、
第１の容量Ｃ１と第２の容量Ｃ２および第３の容量Ｃ３
は、それぞれ並列接続される。
第１の容量Ｃ１と第２の容量Ｃ２および第３の容量Ｃ３
は、それぞれ並列接続される。
ここで単位面積あたりの全容量をＣとすると、Ｃ−Ｃ＋
＋ Ｃ２＋ Ｃ３ となる。
＋ Ｃ２＋ Ｃ３ となる。
また
Ｃ１−ε 伊 εｏ／ｄ＋
Ｃ２−ε ― ε０／ｄ２
Ｃ３＝ ε ・ εｏ／ｄ３
ここで、εは絶縁膜の比誘電率、Ｃ０は真空の誘電率、
ｄ＋、ｄ２およびｄ３はそれぞれ第１絶縁膜厚、第２絶
縁膜厚および第３絶縁膜厚である。
ｄ＋、ｄ２およびｄ３はそれぞれ第１絶縁膜厚、第２絶
縁膜厚および第３絶縁膜厚である。
これらの関係式から容量は、
Ｃｌ＝Ｃ２＝ １．７２５ ｆ Ｆ／μゴＣ３＝０．０
３４５ ｆ Ｆ／μｄ Ｃ＝ Ｃ＋＋ Ｃ２十Ｃ３ −３，４８４５ｆＦ／μボ となる。
３４５ ｆ Ｆ／μｄ Ｃ＝ Ｃ＋＋ Ｃ２十Ｃ３ −３，４８４５ｆＦ／μボ となる。
以上のように本実施例によれば、単位面積あたりの容量
値は従来例の１．７２５ｆＦ／μポに比して約２倍大き
くできる。
値は従来例の１．７２５ｆＦ／μポに比して約２倍大き
くできる。
なお、ここでは絶縁膜としてシリコン酸化膜を例に上げ
たが、ＣＶＤ法によるシリコン窒化膜、またはシリコン
酸化膜とシリコン窒化膜の２層構造であってもよいこと
は言うまでもない。
たが、ＣＶＤ法によるシリコン窒化膜、またはシリコン
酸化膜とシリコン窒化膜の２層構造であってもよいこと
は言うまでもない。
発明の効果
以上のように本発明は、不純物拡散層上に順次第１絶縁
膜、ポリシリコン電極、第２絶縁膜、第１金属電極、第
３絶縁膜および第２金属電極を交互に積層重畳させる構
成とすることにより、容易に単位面積あたりの容量値を
増大することができ、高集積化対応可能なすぐれた半導
体集積回路装置を実現できるものである。
膜、ポリシリコン電極、第２絶縁膜、第１金属電極、第
３絶縁膜および第２金属電極を交互に積層重畳させる構
成とすることにより、容易に単位面積あたりの容量値を
増大することができ、高集積化対応可能なすぐれた半導
体集積回路装置を実現できるものである。
第１図は本発明の一実施例の半導体集積回路装置の断面
図、第２図は従来の半導体集積回路装置の断面図である
。 １１・・・・・・半導体基板（第１導電型の半導体基板
）、１２・・・・・・Ｎ型拡散層（第１導電型不純物拡
散層）、１３・・・・・・第１絶縁膜、１４・・・・・
・ポリシリコン電極、１５・・・・・・第２絶縁膜、１
８・・・・・・第１金属電極、２０・・・・・・第３絶
縁膜、２２・・・・・・第２金属電極。
図、第２図は従来の半導体集積回路装置の断面図である
。 １１・・・・・・半導体基板（第１導電型の半導体基板
）、１２・・・・・・Ｎ型拡散層（第１導電型不純物拡
散層）、１３・・・・・・第１絶縁膜、１４・・・・・
・ポリシリコン電極、１５・・・・・・第２絶縁膜、１
８・・・・・・第１金属電極、２０・・・・・・第３絶
縁膜、２２・・・・・・第２金属電極。
Claims (1)
- 第１導電型の半導体基板中に形成された第１導電型不
純物拡散層と、前記第１導電型の半導体基板および第１
導電型不純物拡散層表面上に形成された第１絶縁膜と、
その第１絶縁膜上に前記第１導電型不純物拡散層上に重
畳するように形成されたポリシリコン電極と、そのポリ
シリコン電極を覆って形成された第２絶縁膜と、その第
２絶縁膜上に前記ポリシリコン電極に重畳するように形
成された第１金属電極と、その第１金属電極を覆って形
成された第３絶縁膜と、その第３絶縁膜上に前記第１金
属電極に重畳するように形成された第２金属電極とで構
成され、前記第１導電型不純物拡散層と前記第１金属電
極が前記第１絶縁膜および第２絶縁膜の開口部を介して
電気的に接続され、前記ポリシリコン電極と前記第２金
属電極が前記第３絶縁膜の開口部とその下に形成された
電極端子を介して電気的に接続された半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16717490A JPH0456264A (ja) | 1990-06-25 | 1990-06-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16717490A JPH0456264A (ja) | 1990-06-25 | 1990-06-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456264A true JPH0456264A (ja) | 1992-02-24 |
Family
ID=15844793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16717490A Pending JPH0456264A (ja) | 1990-06-25 | 1990-06-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456264A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420449A (en) * | 1992-04-17 | 1995-05-30 | Rohm Co., Ltd. | Capacitor for a semiconductor device |
| EP0918356A1 (en) * | 1997-11-21 | 1999-05-26 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| US7879681B2 (en) | 2008-10-06 | 2011-02-01 | Samsung Electronics Co., Ltd. | Methods of fabricating three-dimensional capacitor structures having planar metal-insulator-metal and vertical capacitors therein |
| JP2011023567A (ja) * | 2009-07-16 | 2011-02-03 | Renesas Electronics Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225662A (ja) * | 1982-06-24 | 1983-12-27 | Nec Corp | 半導体装置 |
-
1990
- 1990-06-25 JP JP16717490A patent/JPH0456264A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225662A (ja) * | 1982-06-24 | 1983-12-27 | Nec Corp | 半導体装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420449A (en) * | 1992-04-17 | 1995-05-30 | Rohm Co., Ltd. | Capacitor for a semiconductor device |
| EP0918356A1 (en) * | 1997-11-21 | 1999-05-26 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| US6204104B1 (en) | 1997-11-21 | 2001-03-20 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| US6307227B2 (en) | 1997-11-21 | 2001-10-23 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| US7879681B2 (en) | 2008-10-06 | 2011-02-01 | Samsung Electronics Co., Ltd. | Methods of fabricating three-dimensional capacitor structures having planar metal-insulator-metal and vertical capacitors therein |
| JP2011023567A (ja) * | 2009-07-16 | 2011-02-03 | Renesas Electronics Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5939766A (en) | High quality capacitor for sub-micrometer integrated circuits | |
| JP2826149B2 (ja) | コンデンサ構造とモノリシック電圧掛算器 | |
| US5420449A (en) | Capacitor for a semiconductor device | |
| JPH0621341A (ja) | ルテニウム酸塩電極を有するコンデンサ | |
| TW200423208A (en) | Semiconductor device and the manufacturing method thereof | |
| JP2982855B2 (ja) | 半導体装置とその製造方法 | |
| JPH0456264A (ja) | 半導体集積回路装置 | |
| JP4118202B2 (ja) | 半導体装置及びその製造方法 | |
| JP2891242B2 (ja) | 半導体装置の製造方法 | |
| JP2799028B2 (ja) | キャパシタ―を備えた半導体装置 | |
| JPH0328828B2 (ja) | ||
| JPH05243519A (ja) | 半導体メモリ装置 | |
| JPH0473960A (ja) | 半導体集積回路 | |
| TW543191B (en) | Semiconductor device and manufacturing method thereof | |
| JP2762827B2 (ja) | 半導体装置 | |
| JPH05190767A (ja) | 半導体装置 | |
| JPH01220856A (ja) | 半導体装置 | |
| JPH02170462A (ja) | 半導体装置 | |
| JPS61239661A (ja) | 半導体記憶装置 | |
| JP3118928B2 (ja) | 容量素子の構造 | |
| JP2826239B2 (ja) | コンデンサ | |
| JPH07111313A (ja) | 半導体容量素子 | |
| JPH0864782A (ja) | 半導体素子の製造方法 | |
| JP2917428B2 (ja) | 半導体集積回路装置 | |
| JPH0770684B2 (ja) | 半導体集積回路用キャパシタ |