JPS58225662A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58225662A JPS58225662A JP10906582A JP10906582A JPS58225662A JP S58225662 A JPS58225662 A JP S58225662A JP 10906582 A JP10906582 A JP 10906582A JP 10906582 A JP10906582 A JP 10906582A JP S58225662 A JPS58225662 A JP S58225662A
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- JP
- Japan
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- conductive layer
- layer
- layer plane
- plane region
- capacitor element
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000009792 diffusion process Methods 0.000 claims abstract description 18
- 239000003990 capacitor Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000010354 integration Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 2
- 238000010276 construction Methods 0.000 abstract 1
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 55
- 239000004020 conductor Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、多層配線構造において、半導体基板表面に形
成された多層構造の容量素子を有する半導体装置に関す
るものである。
成された多層構造の容量素子を有する半導体装置に関す
るものである。
従来、集積回路内に容量素子を形成すゐ場合その構造と
しては、半導体基板上に形成されたＰ。
しては、半導体基板上に形成されたＰ。
Ｎ接合容量を利用した容量素子スレ１、酸化膜層なはさ
んでその両側に拡散層や導電層を設けたＭＯ８型構造の
容量素子などがあった。これらは、いずれも半導体基板
上に設けたＰ又はＮの拡散層と一層の導電層によって形
成されていた。集積回路内にこれらの方法で容量素子を
形成した場合、一層配線構造であれ、多層配線構造であ
れ、半導体基板中にしめる容量素子の面積は変わりなく
、容量値によってはかなり大きな面積が必要になる。
んでその両側に拡散層や導電層を設けたＭＯ８型構造の
容量素子などがあった。これらは、いずれも半導体基板
上に設けたＰ又はＮの拡散層と一層の導電層によって形
成されていた。集積回路内にこれらの方法で容量素子を
形成した場合、一層配線構造であれ、多層配線構造であ
れ、半導体基板中にしめる容量素子の面積は変わりなく
、容量値によってはかなり大きな面積が必要になる。
そのため、多層配線構造においては、特に集積度が低減
されるという欠点があった。
されるという欠点があった。
本発明の目的は、多層配線構造において集積度を低減さ
せることなく、大容量の容量素子を形成する半導体装置
を提供することである。
せることなく、大容量の容量素子を形成する半導体装置
を提供することである。
本発明の半導体装置は、半導体基板上の拡散層の上に第
一の絶縁層、第一の導電層平面領域、第二の絶縁層、第
二の導電層平面領域を順に積み重ね、前記拡散層と前記
第一の導電層平面領域、前記第一の導電層平面領域と前
記第二の導電層平面領域にそれぞれ容量素子を形成し、
かつ前記拡散層および前記第二の導電層平面領域を接続
することにより成っている。
一の絶縁層、第一の導電層平面領域、第二の絶縁層、第
二の導電層平面領域を順に積み重ね、前記拡散層と前記
第一の導電層平面領域、前記第一の導電層平面領域と前
記第二の導電層平面領域にそれぞれ容量素子を形成し、
かつ前記拡散層および前記第二の導電層平面領域を接続
することにより成っている。
以下本発明の詳細を図面な紗照しながら説明する。
第１図は、多層配線構造の内もっとも簡単な二層配線構
造を例とした本発明による半導体装置の断面図である。
造を例とした本発明による半導体装置の断面図である。
本図に示す様に、まず半導体基板１上に埋込み２および
トランジスタのＮ領域３を形成し、さらにＮ領域中に拡
散層４を形成する。
トランジスタのＮ領域３を形成し、さらにＮ領域中に拡
散層４を形成する。
こ。拡散層、はＮ十を用い容量素子の電極となると同時
にコンタクト５を介して第一の導電層７′に接続される
。次に形成された拡散層４の上に第一の絶縁層６．さら
に第一の導電層平面領域７を形成する。ここで第一の絶
縁層６は容量素子の誘電体となり、第一の導電層平面領
域７をま配線層を用い容量素子の電極とたる、そしてさ
らに形成された第一の導電層平面領域７の上に第二の絶
縁層９、第二の導電層平面領域１０を形成する。この第
二の絶縁１ｉｉ９も容量素子の誘電体となり、第二の導
電層平面領域１０も配線層を用い容量素子の電極となる
。この状態において拡散層４および第一、第二の導電層
平面領域７．１０と第一、第二の絶縁層６，９により二
つの容量素子が形成されたことになる。このうち拡散層
４からコンタクト５を介して接続されている第一の導電
層７′と第二の導電層平面領域１０をスルーホール８を
介して接続させる。その結果二つの容量素子は面積の太
きた一つの大容量素子として得ることができる。
にコンタクト５を介して第一の導電層７′に接続される
。次に形成された拡散層４の上に第一の絶縁層６．さら
に第一の導電層平面領域７を形成する。ここで第一の絶
縁層６は容量素子の誘電体となり、第一の導電層平面領
域７をま配線層を用い容量素子の電極とたる、そしてさ
らに形成された第一の導電層平面領域７の上に第二の絶
縁層９、第二の導電層平面領域１０を形成する。この第
二の絶縁１ｉｉ９も容量素子の誘電体となり、第二の導
電層平面領域１０も配線層を用い容量素子の電極となる
。この状態において拡散層４および第一、第二の導電層
平面領域７．１０と第一、第二の絶縁層６，９により二
つの容量素子が形成されたことになる。このうち拡散層
４からコンタクト５を介して接続されている第一の導電
層７′と第二の導電層平面領域１０をスルーホール８を
介して接続させる。その結果二つの容量素子は面積の太
きた一つの大容量素子として得ることができる。
以上の様に多層配線構造において多層構造の容量素子を
形成した場合、従来の容量素子よりも集積度な低減させ
ることなく、より小さな面積で大容量を得ることができ
るという利点が生まれる。 ′！次に第２図
は本発明実施例による半導体装置の平面図であるが、本
図に示す様にコンタクト５を拡散層４の長い方の辺にそ
って大きくとることによって、拡散層における抵抗をさ
げることができその結果周波数特性においても良いとい
う利点が得られる。また埋込み２を入れることによって
も前記と同様の利点が得られる。
形成した場合、従来の容量素子よりも集積度な低減させ
ることなく、より小さな面積で大容量を得ることができ
るという利点が生まれる。 ′！次に第２図
は本発明実施例による半導体装置の平面図であるが、本
図に示す様にコンタクト５を拡散層４の長い方の辺にそ
って大きくとることによって、拡散層における抵抗をさ
げることができその結果周波数特性においても良いとい
う利点が得られる。また埋込み２を入れることによって
も前記と同様の利点が得られる。
さらにＰ、 Ｎ接合容量を利用して形成した容量素子と
比べた場合、バイアスによる依存性が無く方向性も無い
と（・う利点が得られる。
比べた場合、バイアスによる依存性が無く方向性も無い
と（・う利点が得られる。
以上の様に本発明における半導体装置によれば周波数特
性が良く、バイアス依存性、方向性の無い、小面積で大
容量の容ｉ：素子を得ることができる。
性が良く、バイアス依存性、方向性の無い、小面積で大
容量の容ｉ：素子を得ることができる。
本発明の説明は二層配線構造で行なったが、第３図に示
す様に第三の絶縁層１３、第三の導電層平面領域１４を
さらに積み重ね、かつ第一の導電層平面領域７と第三の
導電層平面領域１４を接続することにより、前記二層構
造の容量素子よりもより（・っそう小面積で大容量を得
ることができる。
す様に第三の絶縁層１３、第三の導電層平面領域１４を
さらに積み重ね、かつ第一の導電層平面領域７と第三の
導電層平面領域１４を接続することにより、前記二層構
造の容量素子よりもより（・っそう小面積で大容量を得
ることができる。
５−
第１図は本発明における半導体装置の二層構造の断面図
であり、第２図はその平面図である。また第３図は本発
明における半導体装置の三層構造の断面図である。 なお図において、ｌ・・・・・・半導体基板、２・・・
・・・埋込み、３・・・・・・エピタキシャル層、４・
・・・・・拡散層、５・・・・・・コンタクト、６・・
・・・・絶縁層、７・・・・・・導電層平面領域、７′
・・・・・・導電層、８・・・・・・スルーホール、９
・・・・・・絶縁層、１０・・・・・・導１１層平面領
域、 １０’・・・導ｔＬ １１・・・・・・スルーホ
ール、１２・・−・・スルーホール、１３・・・・・・
絶縁層、１４・・・・・・導電層平面領域である。 ６−
であり、第２図はその平面図である。また第３図は本発
明における半導体装置の三層構造の断面図である。 なお図において、ｌ・・・・・・半導体基板、２・・・
・・・埋込み、３・・・・・・エピタキシャル層、４・
・・・・・拡散層、５・・・・・・コンタクト、６・・
・・・・絶縁層、７・・・・・・導電層平面領域、７′
・・・・・・導電層、８・・・・・・スルーホール、９
・・・・・・絶縁層、１０・・・・・・導１１層平面領
域、 １０’・・・導ｔＬ １１・・・・・・スルーホ
ール、１２・・−・・スルーホール、１３・・・・・・
絶縁層、１４・・・・・・導電層平面領域である。 ６−
Claims (2)
- （１）半導体基板の拡散層の上に、第一の絶縁層、第一
の導電層平面領域、第二の絶縁層、第二の導電層平面領
域を順に積み重ね、前記拡散層と前記第一の導電層平面
領域、前記第一の導電層平面領域と前記第二の導電層平
面領域にそれぞれ容量を形成しかつ前記拡散層および前
記第二の導電層平面領域を接続することにより容量素子
が形成されていることを特徴とする半導体装置。 - （２）さらに絶縁層、導電層平面領域を順次積み重ね、
前記導電層平面領域を交互に接続することにより容量素
子が設けられていることを特徴とする特許請求の範囲第
（１）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10906582A JPS58225662A (ja) | 1982-06-24 | 1982-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10906582A JPS58225662A (ja) | 1982-06-24 | 1982-06-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58225662A true JPS58225662A (ja) | 1983-12-27 |
Family
ID=14500702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10906582A Pending JPS58225662A (ja) | 1982-06-24 | 1982-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58225662A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370165U (ja) * | 1986-10-24 | 1988-05-11 | ||
| US4805071A (en) * | 1987-11-30 | 1989-02-14 | Texas Instruments Incorporated | High voltage capacitor for integrated circuits |
| JPH01276646A (ja) * | 1988-04-27 | 1989-11-07 | Nippon Telegr & Teleph Corp <Ntt> | モノリシックマイクロ波ｉｃ |
| JPH0456264A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658254A (en) * | 1979-10-17 | 1981-05-21 | Oki Electric Ind Co Ltd | Manufacture of mos type semiconductor memory device |
-
1982
- 1982-06-24 JP JP10906582A patent/JPS58225662A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658254A (en) * | 1979-10-17 | 1981-05-21 | Oki Electric Ind Co Ltd | Manufacture of mos type semiconductor memory device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370165U (ja) * | 1986-10-24 | 1988-05-11 | ||
| US4805071A (en) * | 1987-11-30 | 1989-02-14 | Texas Instruments Incorporated | High voltage capacitor for integrated circuits |
| JPH01276646A (ja) * | 1988-04-27 | 1989-11-07 | Nippon Telegr & Teleph Corp <Ntt> | モノリシックマイクロ波ｉｃ |
| JPH0456264A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体集積回路装置 |
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