JP3286109B2 - 半導体装置とその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係り、特
にメモリセル等の配線およびコンタクトに関する。

【０００２】

【従来の技術】近年、集積回路は高集積化の一途を辿っ
ている。例えば、図１５に示す装置の中で用いられる配
線（Ｌ）および配線間（Ｓ）のサイズもデザインルール
程度にまで微細化されている。この図１５は従来の配線
構成例を示したもので、Ｌ／Ｓパターンの素子領域上に
コンタクトを介して接続されたＬ／Ｓパターンの配線が
形成されたものである。

【０００３】このような配線構成だと、微細化とともに
配線のＬおよびＳをどんどん微細化することが必須とな
る。このため、従来の配線を用いた半導体装置では、高
集積化とともにデザインルールがどんどん小さくなり、
リソグラフィ技術に対して過大な要求が必要となり製造
歩留りが悪化したり、配線幅が細くなることによる配線
抵抗が増大、あるいは配線間が細くなることによる配線
間容量の増大による配線遅延、配線間のノイズが増大
し、高速回路動作マージンがとれないなど問題があっ
た。

【０００４】

【発明が解決しようとする課題】以上のように、従来の
配線によってさらなる高集積化を行う上では、きびしい
リソグラフィ技術が要求され、開発、製造効率が思うよ
うにあがらないこと、配線抵抗および配線間容量の増大
による回路動作マージンの確保が困難となることといっ
た問題点があった。

【０００５】本発明は、上記事情を考慮してなされたも
ので、その目的とすることは、高集積化においても、デ
ザインルールよりも緩いルールの配線からなる半導体装
置、およびその製造方法を提供することにある。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、つぎのような構成を採用している。即
ち、本発明の配線では、隣合うペアの配線を縦積みに形
成している。

【０００７】

【作用】本発明によれば、配線を縦積みにするため、配
線のピッチが最大で倍まで緩まり、リソグラフィ技術へ
の負担を軽減でき、配線幅、配線間を太くできるため、
配線遅延や配線間ノイズの問題も軽減する。

【０００８】

【実施例】以下、本発明の実施例を、図面を参照して説
明する。 （実施例１） 図１は、本発明の第一の実施例を説明するためのもの
で、図１（ａ）は平面図、図１（ｂ）は図１（ａ）の矢
視Ａ‐Ａ´断面図である。素子分離（ここではトレンチ
分離）によって分離された素子領域がＬ／Ｓで形成さ
れ、その上に素子領域の倍のＬ／Ｓで形成された配線5
と配線７との積層配線が形成されている。配線５は、電
気的に素子領域２へと接続され、配線７は、ストラップ
するための導電層８、コンタクト４´を介して別の素子
領域２へと接続されている。このように配線のＬ／Ｓが
緩いため、リソグラフィ技術への負担が軽減され、たと
えば下層に何らかの段差があっても、充分な露光マージ
ンで配線を形成できる。また、配線幅、配線間が倍にな
ったため、配線抵抗、配線間容量を低減できる。このと
き、配線５と配線７との間の配線容量は配線幅が倍とな
ったことにより増大する傾向にあるが、これも絶縁膜の
材質と膜厚とで調整できる。

【０００９】次に、第１の実施例の製造方法について図
２および図３を用いて説明する。まず、図２に示すよう
に、Ｌ／Ｓパターンの素子分離１で分離された素子領域
２が形成された基板０上の層間絶縁膜３に第１配線のコ
ンタクト４を形成した後、第１配線となる第１配線材５
´、絶縁膜６、第２配線７となる第２配線材７´を積層
堆積する。配線材５´、７´としては、金属、シリサイ
ド、不純物を含む多結晶シリコンなど何であっても構わ
ない。それぞれの配線材５´、７´、絶縁膜６の堆積後
に配線の抵抗を下げるためや絶縁膜のデンシファイのた
めの熱工程など、種々の処理が入っても構わない。

【００１０】次に、図３に示すように、リソグラフィ技
術とＲＩＥ技術などにより、第２の配線材７´、絶縁膜
６および第１の配線材５´を順次加工して、積層された
第１の配線５と第２の配線７を形成する。そして、絶縁
膜を堆積した後ＲＩＥでエッチングすることにより、積
層配線の側壁にセルフアライン的に側壁絶縁膜を形成す
る。この側壁絶縁膜は、この後形成するコンタクトのＲ
ＩＥのストッパとして働くものである。

【００１１】次に、図３では図示されない層間絶縁膜３
´を堆積し、図３では図示されないコンタクト４´を形
成する。コンタクト４´は第２の配線７のためのコンタ
クトであるため、積層配線と素子領域とをまたぐような
パターンでＲＩＥエッチングされるとき、積層配線の側
面に形成された側壁絶縁膜は、ストッパとして働き、第
１の配線５が露出するのを防ぐものでなければならな
い。このため、積層配線の側面に形成された側壁絶縁膜
としては、たとえばシリコン窒化膜とし、層間絶縁膜を
シリコン酸化膜とした構成が考えられる。そして第２の
配線７と素子領域２とをストラップするための導電層８
を堆積およびパターニングして、図１の第１の実施例の
半導体装置が完成する。 （実施例２） 図４は、第２の実施例の説明図である。この実施例の特
徴は、第２のコンタクト４´、および導電層８にある。
即ち、第２のコンタクトを積層配線を貫くように形成
し、その後、絶縁膜６´を堆積しＲＩＥにより第２のコ
ンタクト４´中の第２の配線が露出するまでエッチング
し、導電層８を堆積し、エッチバックして埋め込むこと
により第２の配線のストラップを形成している。この場
合、側壁絶縁膜６´と層間絶縁膜３´との選択比が小さ
く、側壁絶縁膜形成後も図４のように第２の配線７上に
層間絶縁膜３´を残すことができなくても、表面の第２
の配線７をストッパとして導電層８を埋め込むか第１の
実施例にようにパターニングしてストラップを形成する
ことができる。 （実施例３） 図５および図６は、本発明を１／４ピッチＦｏｌｄｅｄ
構成のＤＲＡＭセルアレイのビット線構造に適用した場
合の第３の実施例の説明図である。セルとしては何でも
構わないが、ここではスタック型キャパシタを有するビ
ット線先つくり型としている。図５は平面パターンで、
図６（ａ）、（ｂ）は図５中のＡ‐Ａ´、Ｂ−Ｂ´の断
面形状を示している。図５に示したように、本発明によ
るビット線構成のため、従来、素子領域２のデザインル
ールに合わせて形成されるビット線が、基本的に同程度
のＬと３倍緩いＳとで形成されている。このため、これ
まで説明したようなリソグラフィ的、回路的なメリット
が期待されるが、この場合、もうひとつの効果がある。
それは、ビット線のＳが大きいため、この後で形成され
る蓄積電極用コンタクトをビット線に短絡しないで形成
するための余裕が大きく確保できることである。実際、
図５からわかるように、本実施例では、蓄積電極用コン
タクトパターンをビット線から遠くなる方向へずらして
形成している。従来のビット線構成では、蓄積電極用コ
ンタクトの双方向にビット線があるため、このようなこ
とは不可能で、余裕をとるためにはビット線をもっと細
くするなどのデザインルールの変更が必要となる。

【００１２】図７は本実施例の製造方法を示す図であ
る。まず、図７（ａ）に示すように、素子分離１で囲ま
れた素子領域２上に、ゲート絶縁膜９を介してワード線
１０を形成し、ソース・ドレインとなる拡散層１１を形
成し、層間絶縁膜３、第１のビット線コンタクト４を形
成する。さらに、第１のビット線５となる第１の配線材
５´、５´´、絶縁膜６、第２のビット線７となる第２
の配線材７´´を順次堆積する。

【００１３】次に、図７（ｂ）に示すように、第２のビ
ット線コンタクト４´を形成し、側壁絶縁膜６´を形成
し、第２のビット線材７´を堆積する。この後、ビット
をパターニングし、蓄積電極用コンタクト１２、蓄積電
極１３、キャパシタ絶縁膜１４、プレート電極１５を形
成して図５、図６の実施例が完成する。本実施例では、
それぞれのビット線が２層の配線材からなっている例を
示したが、これはたとえば、不純物を含んだ多結晶シリ
コン膜とシリサイド膜、あるいは、バリアメタルとメタ
ル層などが考えられる。 （実施例４）図８は、第４の実施例の説明平面パター
ン、図９は図８中の各断面図である。これは、ＮＡＮＤ
型ＤＲＡＭセル構成の例である。ＮＡＮＤ型ＤＲＡＭに
おいて、ビット線先作りスタック型セルを用いる場合、
本発明は特に効果的である。即ち、従来、ビット線先作
りスタック型セルでは、ビット線と素子領域とを半ピッ
チずらすことが必須で、このため、Ｆｏｌｄｅｄ型ビッ
ト線構成においては、素子領域を斜めパターンにした
り、ビット線を素子領域からＰＡＤ層を介して半ピッチ
ずらしたり、ビット線をビット線コンタクト部で斜めパ
ターンとして半ピッチずらしたりしている。しかし、Ｎ
ＡＮＤＤＲＡＭのようなＯｐｅｎビット線構成では、い
ずれもデザインルールがきびしくなってしまう。これに
対して、本発明のビット線構成を用いれば、余裕のデザ
インルールでビット線先作りスタック型セルが形成でき
る。

【００１４】図８に示すように、ビット線５、７は、ビ
ット線コンタクト４、４´部以外は基本的に素子領域２
と同等のＬとその３倍程度のＳで構成され、素子領域２
に対して半ピッチずれている。その大きなＳ部に蓄積電
極が余裕をもって形成されている。

【００１５】図１０および図１１は第４の実施例の製造
方法を示す図である。各図の（ａ）、（ｂ）、（ｃ）、
（ｄ）は、それぞれ図８で示したＡ−Ａ´、Ｂ−Ｂ´、
Ｃ−Ｃ´、Ｄ−Ｄ´の断面図である。

【００１６】まず、図１０に示すように、素子分離１か
らワード線１０を形成し、層間絶縁膜３、第１のビット
線材５´を堆積した後、第１ビット線コンタクト４を形
成し、導電材８を堆積し、ポリッシングなどで埋め込
む。

【００１７】次に、図１１に示すように、絶縁膜６、第
２のビット線材７´を堆積したのち、ビット線コンタク
ト４´を形成し、側壁絶縁膜６´を形成して第１の配線
材をカバーし、導電層８´を埋め込み形成する。このの
ち、積層ビット線を加工し、キャパシタを形成して、図
９のセルが完成する。 （実施例５）図１２は、第５の実施例の説明図である。
平面パターンは図８で第４の実施例と同じである。特徴
は、ビット線コンタクト形成にあり、その他は実施例４
と同様である。

【００１８】図１３に示すように、第１のビット線コン
タクト４を形成したのち、第１のビット線材５´、絶縁
膜６、を堆積する。実施例４では、この上にさらに第２
のビット線材７´を堆積してから、第２のビット線コン
タクトを形成しているが、ここでは、図１４に示すよう
に、第２のビット線コンタクト４´を形成してから、側
壁絶縁膜６´を形成して、第２のビット線材７´を堆積
している。こうすることで、側壁絶縁膜形成のＲＩＥの
オーバーエッチング時間を減らすことができる。また、
工程がもっともシンプルである。ただし、必要に応じ
て、埋め込み工程などを適用しても何等かまわない。こ
の後、ビット線を形成し、キャパシタを形成して、図１
２のセル構造が完成する。

【００１９】

【発明の効果】本発明の半導体装置およびその製造方法
によれば、デザインルールの緩和された配線を形成で
き、製造が容易で、回路マージンの大きくできる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例を示す構造図。

【図２】 本発明の第１の実施例の製造過程を示す構造
図。

【図３】 図３に続く製造過程を示す構造図。

【図４】 本発明の第２の実施例を示す構造図。

【図５】 本発明の第３の実施例を示す平面図。

【図６】 図５中の矢示面を示す断面図。

【図７】 本発明の第３の実施例の製造過程の断面図。

【図８】 本発明の第４の実施例を示す平面図。

【図９】 図８中の矢示方向の面を示す断面図。

【図１０】 第４の実施例の製造過程を示す断面図。

【図１１】 図１０に続く製造過程を示す断面図。

【図１２】 本発明の第５の実施例を示す断面図。

【図１３】 第５の実施例の製造過程を示す各部の断面
図。

【図１４】 図１３に続く製造過程を示す各部の断面
図。

【図１５】 従来装置の構造図。

【符号の説明】

０…シリコン基板 １…素子分離 ２…素子領域 ３、３´…層間絶縁膜 ４…第１のコンタクト ４´…第２のコンタクト ５…第１の配線 ５´、５´´…第１の配線材 ６、６´、６´´…絶縁膜 ７…第２の配線 ７´、７´´…第２の配線材 ８、８´…導電層 ９…ゲート絶縁膜 １０…ワード膜 １１…拡散層 １２…蓄積電極用コンタクト １３…蓄積電極 １４…キャパシタ絶縁膜 １５…プレート電極

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板表面に形成された第一の素子領域と、 前記半導体基板表面に形成され、前記第一の素子領域と
   電気的に分離された第二の素子領域と、 前記第一の素子領域に電気的に接続された第一の配線層
   と、 前記第一の配線層の上に形成された第一の絶縁膜と、 前記第一の絶縁膜の上に形成された第二の配線層と、 前記第二の配線層と前記第二の素子領域とを電気的に接
   続する為の導電層と、 前記第一の配線層の側面に形成され、前記導電層と前記
   第一の配線層とを電気的に絶縁する為の第二の絶縁膜と
   を備え、 前記第一の配線層、及び、前記第一の絶縁膜は、前記第
   二の配線層に合わせてパターニングされている事を特徴
   とする半導体装置。
2. 【請求項２】 前記第一の配線層、及び、前記第二の配
   線層が、メモリセルとの間でデータを授受する為のビッ
   ト線である事を特徴とする請求項１記載の半導体装置。
3. 【請求項３】 半導体基板表面に所定距離だけ離隔した
   第一及び第二の素子領域を形成する工程と、 前記第一の素子領域に電気的に接続された第一の配線
   層、その上に第一の絶縁膜、及び、第二の配線層を順
   次、積層形成する工程と、前記第二の配線層に合わせて、 前記第一の配線層、前記
   第一の絶縁膜、及び、第二の配線層をパターニングする
   工程と、少なくとも前記第一の配線層の側面に第二の絶縁膜を形
   成する工程と、 前記第二の素子領域と前記第二の配線層とを電気的に接
   続し、かつ、前記第二の絶縁膜により前記第一の配線層
   と電気的に分離された 導電層とを形成する工程と、 を具備する事を特徴する半導体装置の製造方法。