JPH07111313A - 半導体容量素子 - Google Patents
半導体容量素子Info
- Publication number
- JPH07111313A JPH07111313A JP5253930A JP25393093A JPH07111313A JP H07111313 A JPH07111313 A JP H07111313A JP 5253930 A JP5253930 A JP 5253930A JP 25393093 A JP25393093 A JP 25393093A JP H07111313 A JPH07111313 A JP H07111313A
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- JP
- Japan
- Prior art keywords
- film
- conductive film
- insulating film
- capacitor
- capacitor insulating
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- Pending
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Abstract
(57)【要約】 （修正有）
【目的】 半導体チップにおける占有面積を拡大した
り、素子サイズを大きくすることなく、高容量化を実現
できる半導体容量素子を提供する。 【構成】 半導体容量素子は、第１の導電膜３に設けた
第１のキャパシタ用絶縁膜５と、その上の第２の導電膜
４に設けた第２のキャパシタ用絶縁膜６とを、互いに接
続する下側の第１の導電膜３及び上方の電極８と、中間
の第２の導電膜４とによって挟み込んだ多層キャパシタ
構造である。
り、素子サイズを大きくすることなく、高容量化を実現
できる半導体容量素子を提供する。 【構成】 半導体容量素子は、第１の導電膜３に設けた
第１のキャパシタ用絶縁膜５と、その上の第２の導電膜
４に設けた第２のキャパシタ用絶縁膜６とを、互いに接
続する下側の第１の導電膜３及び上方の電極８と、中間
の第２の導電膜４とによって挟み込んだ多層キャパシタ
構造である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスや半導
体集積回路装置等に用いる半導体容量素子に関する。
体集積回路装置等に用いる半導体容量素子に関する。
【０００２】
【従来の技術】従来、この種半導体容量素子において
は、図５に示す構造のものが使用されている。同図にお
いて、シリコン基板１１上の酸化膜１２に下側導電膜１
３が形成され、その下側導電膜１３の表面がキャパシタ
用絶縁膜１４で被膜されている。さらに、下側導電膜１
３の上方にキャパシタ用絶縁膜１４と接続する電極層１
６が層間絶縁膜１５を介して設けられ、上部の電極１６
と下側導電膜１３とによりキャパシタ用絶縁膜１４を挟
み込んだ容量素子を構成している。
は、図５に示す構造のものが使用されている。同図にお
いて、シリコン基板１１上の酸化膜１２に下側導電膜１
３が形成され、その下側導電膜１３の表面がキャパシタ
用絶縁膜１４で被膜されている。さらに、下側導電膜１
３の上方にキャパシタ用絶縁膜１４と接続する電極層１
６が層間絶縁膜１５を介して設けられ、上部の電極１６
と下側導電膜１３とによりキャパシタ用絶縁膜１４を挟
み込んだ容量素子を構成している。
【０００３】
【発明が解決しようとする課題】しかしながら、上記構
造にかかる素子容量は、平坦形の下側導電膜１３上のキ
ャパシタ用絶縁膜１４の、電極１６との重なり面積で決
まるため、大きな容量を得る場合には、面積を大きくす
る必要があり素子サイズの拡大を招来したり、半導体チ
ップ内での容量素子の占有面積が大きくなってしまうと
いう問題があった。
造にかかる素子容量は、平坦形の下側導電膜１３上のキ
ャパシタ用絶縁膜１４の、電極１６との重なり面積で決
まるため、大きな容量を得る場合には、面積を大きくす
る必要があり素子サイズの拡大を招来したり、半導体チ
ップ内での容量素子の占有面積が大きくなってしまうと
いう問題があった。
【０００４】そこで、この容量面積の拡大のために、Ｄ
ＲＡＭセル等のスタック構造キャパシタにおいては、下
側導電膜のポリシリコン膜表層に微細なしわを形成する
手法が提案されている（特開平２ー２０３５５７号公報
参照）。これによれば、ポリシリコン膜形成の後、光励
起ＣＶＤ法による光の干渉縞を利用したりしてシリコン
表面に微細な凹凸を生じさせている。しかし、この場合
シリコン膜表面の凹凸形成により表面積を拡大するにと
どまっており、大容量化を図るには限界があるとともに
表面の凹凸処理に複雑な工程を要する問題を有してい
た。
ＲＡＭセル等のスタック構造キャパシタにおいては、下
側導電膜のポリシリコン膜表層に微細なしわを形成する
手法が提案されている（特開平２ー２０３５５７号公報
参照）。これによれば、ポリシリコン膜形成の後、光励
起ＣＶＤ法による光の干渉縞を利用したりしてシリコン
表面に微細な凹凸を生じさせている。しかし、この場合
シリコン膜表面の凹凸形成により表面積を拡大するにと
どまっており、大容量化を図るには限界があるとともに
表面の凹凸処理に複雑な工程を要する問題を有してい
た。
【０００５】本発明は、上記従来の問題を解決し、複雑
な製造工程を要せず、しかも素子サイズを大きくするこ
となく大容量化を図ることのできる半導体容量素子を提
供することを目的とするものである。
な製造工程を要せず、しかも素子サイズを大きくするこ
となく大容量化を図ることのできる半導体容量素子を提
供することを目的とするものである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板上に形成した第１の導電膜に
設けた第１のキャパシタ用絶縁膜と、前記第１のキャパ
シタ用絶縁膜上に形成した第２の導電膜と、前記第２の
導電膜に設けた第２のキャパシタ用絶縁膜と、前記第２
のキャパシタ用絶縁膜上に形成され、かつ前記第１の導
電膜と接続する電極とを有することを特徴とする。
に、本発明は、半導体基板上に形成した第１の導電膜に
設けた第１のキャパシタ用絶縁膜と、前記第１のキャパ
シタ用絶縁膜上に形成した第２の導電膜と、前記第２の
導電膜に設けた第２のキャパシタ用絶縁膜と、前記第２
のキャパシタ用絶縁膜上に形成され、かつ前記第１の導
電膜と接続する電極とを有することを特徴とする。
【０００７】
【作用】本発明にかかる半導体容量素子は、第１の導電
膜に設けた第１のキャパシタ用絶縁膜と、その上の第２
の導電膜に設けた第２のキャパシタ用絶縁膜とを、第１
の導電膜及びそれに接続する電極を一方の電極とし、且
つ第２の導電膜を他方の電極として挟み込んだキャパシ
タ構造を有する。
膜に設けた第１のキャパシタ用絶縁膜と、その上の第２
の導電膜に設けた第２のキャパシタ用絶縁膜とを、第１
の導電膜及びそれに接続する電極を一方の電極とし、且
つ第２の導電膜を他方の電極として挟み込んだキャパシ
タ構造を有する。
【０００８】
【実施例】以下、本発明の実施例を図面によって説明す
る。図１は本発明の実施例である半導体容量素子を示す
模式断面図である。
る。図１は本発明の実施例である半導体容量素子を示す
模式断面図である。
【０００９】シリコン基板１表面の酸化膜２上にポリシ
リコンの下側導電膜（第１の導電膜）３が形成されてい
る。この下側導電膜３の表面を覆うようにキャパシタ用
絶縁膜（第１のキャパシタ用絶縁膜）５が形成されてい
る。さらに、下側導電膜３の上にはポリシリコンの上側
導電膜（第２の導電膜）４が積層形成され、その膜上に
もキャパシタ用絶縁膜（第２のキャパシタ用絶縁膜）６
が形成されている。キャパシタ用絶縁膜５，６としては
シリコン窒化（Ｓi3Ｎ4）膜やタンタル酸化（Ｔa2Ｏ5）
膜等の高誘電体材料を用いる。キャパシタ用絶縁膜６は
シリコン酸化膜７の層間膜で被覆され、上側導電膜４の
上方で該層間膜にスルーホールを開口して、キャパシタ
用絶縁膜６と接続するアルミニュムの外部電極８が設け
られている。キャパシタ用絶縁膜６上にさらにポリシリ
コン膜を形成し、その上にアルミニュム電極を設けても
よい。外部電極８は図示しない配線により下側導電膜３
に接続されており、一方の電極端子Ｅ１を形成する。他
方の電極端子Ｅ２は、外部電極８と同様に、上側導電膜
４を所定位置において引き出してアルミニュム電極を設
けることにより接続形成されている。
リコンの下側導電膜（第１の導電膜）３が形成されてい
る。この下側導電膜３の表面を覆うようにキャパシタ用
絶縁膜（第１のキャパシタ用絶縁膜）５が形成されてい
る。さらに、下側導電膜３の上にはポリシリコンの上側
導電膜（第２の導電膜）４が積層形成され、その膜上に
もキャパシタ用絶縁膜（第２のキャパシタ用絶縁膜）６
が形成されている。キャパシタ用絶縁膜５，６としては
シリコン窒化（Ｓi3Ｎ4）膜やタンタル酸化（Ｔa2Ｏ5）
膜等の高誘電体材料を用いる。キャパシタ用絶縁膜６は
シリコン酸化膜７の層間膜で被覆され、上側導電膜４の
上方で該層間膜にスルーホールを開口して、キャパシタ
用絶縁膜６と接続するアルミニュムの外部電極８が設け
られている。キャパシタ用絶縁膜６上にさらにポリシリ
コン膜を形成し、その上にアルミニュム電極を設けても
よい。外部電極８は図示しない配線により下側導電膜３
に接続されており、一方の電極端子Ｅ１を形成する。他
方の電極端子Ｅ２は、外部電極８と同様に、上側導電膜
４を所定位置において引き出してアルミニュム電極を設
けることにより接続形成されている。
【００１０】上記構成において、キャパシタ用絶縁膜５
と６は、上側導電膜４と、下側導電膜３及び電極８とで
挟み込んだ容量素子を形成しており、２層のキャパシタ
用絶縁膜を含んだ構造により大容量のための十分なキャ
パシタ面積を得ることができる。なお、本発明において
は、上側導電膜４のような中間導電膜を複数設け、各層
毎にキャパシタ用絶縁膜を被覆して多層にして、かつそ
れぞれの容量層を並列に接続されるように配線すること
によって、より大容量な素子を得ることが可能である。
と６は、上側導電膜４と、下側導電膜３及び電極８とで
挟み込んだ容量素子を形成しており、２層のキャパシタ
用絶縁膜を含んだ構造により大容量のための十分なキャ
パシタ面積を得ることができる。なお、本発明において
は、上側導電膜４のような中間導電膜を複数設け、各層
毎にキャパシタ用絶縁膜を被覆して多層にして、かつそ
れぞれの容量層を並列に接続されるように配線すること
によって、より大容量な素子を得ることが可能である。
【００１１】次に、上記実施例の容量素子の製造方法を
図１〜図４によって説明する。まず、シリコン基板１の
主面に対しシリコン酸化膜２を形成し、さらにポリシリ
コンの下側導電膜３をＣＶＤ法によって形成し、パター
ニングを行う（図２）。ついで、下側導電膜３表面に対
しＣＶＤ法によってシリコン窒化（Ｓi3Ｎ4）膜のキャ
パシタ用絶縁膜５を形成する（図２）。このとき、シリ
コン窒化膜は下側導電膜３の表面及び基板表面を覆うよ
うに形成される。さらにシリコン窒化膜上に２層目のポ
リシリコン膜９がＣＶＤ法で形成される。各ポリシリコ
ン膜は約４５００オングストローム程度の厚さで、また
適正な導体抵抗値を得るためのリン（Ｐ）を含ませてお
き低抵抗化を図っている。
図１〜図４によって説明する。まず、シリコン基板１の
主面に対しシリコン酸化膜２を形成し、さらにポリシリ
コンの下側導電膜３をＣＶＤ法によって形成し、パター
ニングを行う（図２）。ついで、下側導電膜３表面に対
しＣＶＤ法によってシリコン窒化（Ｓi3Ｎ4）膜のキャ
パシタ用絶縁膜５を形成する（図２）。このとき、シリ
コン窒化膜は下側導電膜３の表面及び基板表面を覆うよ
うに形成される。さらにシリコン窒化膜上に２層目のポ
リシリコン膜９がＣＶＤ法で形成される。各ポリシリコ
ン膜は約４５００オングストローム程度の厚さで、また
適正な導体抵抗値を得るためのリン（Ｐ）を含ませてお
き低抵抗化を図っている。
【００１２】上記ポリシリコン膜９をパターニングして
エッチングし、上側導電膜４を形成する（図３）。さら
に下側導電膜３形成と同様に、上側導電膜４表面に対し
ＣＶＤ法によってシリコン窒化膜のキャパシタ用絶縁膜
６を形成する（図４）。キャパシタ用絶縁膜５、６は微
細にはＯＮ（Ｏxide−Ｎitride）積層構造となるが、シ
リコン窒化膜形成後に、膜表面を酸化してＯＮＯ（Ｏxi
de−Ｎitride−Ｏxide）積層構造にすれば、電流リーク
のない、耐圧性に優れた素子を得ることができる。
エッチングし、上側導電膜４を形成する（図３）。さら
に下側導電膜３形成と同様に、上側導電膜４表面に対し
ＣＶＤ法によってシリコン窒化膜のキャパシタ用絶縁膜
６を形成する（図４）。キャパシタ用絶縁膜５、６は微
細にはＯＮ（Ｏxide−Ｎitride）積層構造となるが、シ
リコン窒化膜形成後に、膜表面を酸化してＯＮＯ（Ｏxi
de−Ｎitride−Ｏxide）積層構造にすれば、電流リーク
のない、耐圧性に優れた素子を得ることができる。
【００１３】上記の２層シリコン窒化膜形成の後、外部
電極の形成を行う。通常の半導体素子の形成と同様に、
層間膜のシリコン酸化膜７を形成し、それにコンタクト
ホールを上側導電膜４上方に設け、アルミニュウムをス
パッタリングすることによって外部電極８を形成する
（図１参照）。下側導電膜３も所定位置まで引き出さ
れ、外部電極８と接続される。また、上側導電膜４に接
続する外部電極（図示せず）も同様に、所定位置まで引
き出して形成される。
電極の形成を行う。通常の半導体素子の形成と同様に、
層間膜のシリコン酸化膜７を形成し、それにコンタクト
ホールを上側導電膜４上方に設け、アルミニュウムをス
パッタリングすることによって外部電極８を形成する
（図１参照）。下側導電膜３も所定位置まで引き出さ
れ、外部電極８と接続される。また、上側導電膜４に接
続する外部電極（図示せず）も同様に、所定位置まで引
き出して形成される。
【００１４】
【発明の効果】この発明によれば、下地導電膜をキャパ
シタ用絶縁膜とともに積層して膜形成することにより、
同様の工程を繰り返すだけで大容量の素子を形成でき、
しかも素子面積を拡大させることなくより大きな容量化
を実現できる。
シタ用絶縁膜とともに積層して膜形成することにより、
同様の工程を繰り返すだけで大容量の素子を形成でき、
しかも素子面積を拡大させることなくより大きな容量化
を実現できる。
【図１】図１は本発明の実施例である半導体容量素子を
示す模式断面図である。
示す模式断面図である。
【図２】図２は上記実施例の容量素子の下側導電膜形成
工程を示す模式断面図である。
工程を示す模式断面図である。
【図３】図３は上記実施例の容量素子の上側電極膜のパ
ターニング工程を示す模式断面図である。
ターニング工程を示す模式断面図である。
【図４】図４は上記実施例の容量素子の第２のキャパシ
タ用絶縁膜形成工程を示す模式断面図である。
タ用絶縁膜形成工程を示す模式断面図である。
【図５】図５は従来の半導体容量素子の構造を示す模式
断面図である。
断面図である。
１ 基板 ３ 下側導電膜（第１の導電膜） ４ 上側導電膜（第２の導電膜） ５ （第１の）キャパシタ用絶縁膜 ６ （第２の）キャパシタ用絶縁膜 ８ 電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (1)
- 【請求項１】 半導体基板上に形成した第１の導電膜に
設けた第１のキャパシタ用絶縁膜と、前記第１のキャパ
シタ用絶縁膜上に形成した第２の導電膜と、前記第２の
導電膜に設けた第２のキャパシタ用絶縁膜と、前記第２
のキャパシタ用絶縁膜上に形成され、かつ前記第１の導
電膜と接続する電極とを有することを特徴とする半導体
容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5253930A JPH07111313A (ja) | 1993-10-12 | 1993-10-12 | 半導体容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5253930A JPH07111313A (ja) | 1993-10-12 | 1993-10-12 | 半導体容量素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07111313A true JPH07111313A (ja) | 1995-04-25 |
Family
ID=17258002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5253930A Pending JPH07111313A (ja) | 1993-10-12 | 1993-10-12 | 半導体容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111313A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319618B1 (ko) * | 1999-04-20 | 2002-01-05 | 김영환 | 반도체 소자의 커패시터 및 제조방법 |
| CN103972210A (zh) * | 2013-02-05 | 2014-08-06 | 三菱电机株式会社 | 半导体装置、半导体装置的制造方法 |
-
1993
- 1993-10-12 JP JP5253930A patent/JPH07111313A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319618B1 (ko) * | 1999-04-20 | 2002-01-05 | 김영환 | 반도체 소자의 커패시터 및 제조방법 |
| CN103972210A (zh) * | 2013-02-05 | 2014-08-06 | 三菱电机株式会社 | 半导体装置、半导体装置的制造方法 |
| JP2014154585A (ja) * | 2013-02-05 | 2014-08-25 | Mitsubishi Electric Corp | 半導体装置、半導体装置の製造方法 |
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