KR100225848B1 - 커패시터 및 커패시터의 제조 방법 - Google Patents
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Abstract
본 발명은 면적을 최소화시키면서 커패시턴스를 최대화시킬 수 있는 커패시터 및 커패시터의 제조 방법에 관한 것으로, 반도체 기판과, 상기 반도체 기판상에 제 1 절연막을 사이에 두고
형성된 제 1 커패시터 전극과, 상기 제 1 커패시터 전극의 일부가 노출되도록 상기 제 1 커패시터 전극의 다른 부분을 포함하여 상기 반도체 기판상에 형성된 제 2 절연막과, 상기 제 2 절연막을 포함하여 상기 반도체 기판상에 형성된 제 3 절연막과, 상기 제 3 절연막 상에 형성된 제 2 커패시터 전극을 포함한다. 이와 같은 장치에 의해서, 커패시터의 면적을 증가시키지 않고 다양한 커패시턴스를 갖는 커패시터를 구현할 수 있고, 레이아웃을 단순화시킬 수 있으며, 또한 칩 사이즈를 감소시킬 수 있다.
Description
본 발명은 커패시터 및 커패시터의 제조 방법에 관한 것으로, 좀 더 구체적으로는 면적을 최소화시키면서 커패시턴스를 최대화시킬 수 있는 커패시터 및 커패시터의 제조 방법에 관한 것이다.
현재 반도체 기술에서 아날로그의 중요성이 나날이 증가하고 있으며, 아날로그 기능을 삽입하고 있는 디바이스에서는 특히, 커패시턴스의 제어가 디바이스의 특성을 좌우하게 된다.
종래의 커패시터는 일반적으로 질화막과 산화막을 커패시터 물질로 사용하여 일정 면적에서 단일 커패시턴스를 갖도록 형성하였다.
도 1A 내지 도 1D는 종래의 커패시터 제조 방법을 순차적으로 보여주는 공정도이다.
도 1A를 참조하면, 종래 커패시터의 제조 방법은 먼저, 반도체 기판(10)상에 소정의 산화막(12)을 형성한다.
그리고, 도 1B에 있어서, 상기 소정의 산화막(12)상에 제 1 도전막을 형성하고, 이 기술 분야에서 잘 알려진 사진식각(photolithography)공정을 통해 상기 제 1 도전막을 식각하여 제 1 커패시터 전극(14)을 형성한다. 이어서, 도 1C에 있어서, 반도체 기판(10)상에 순차적으로 제 1 및 제 2 절연막(16, 18)을 형성한다.
마지막으로, 상기 제 2 절연막(18)상에 제 2 도전막을 형성한 후, 통상의 사진식각공정을 통해 상기 제 2 도전막을 식각하면, 도 1D에 도시된 바와 같이, 제 2 커패시터 전극(20)이 형성된다.
이와 같이 종래 커패시터의 제조 방법에 따라 형성된 커패시터는 두 커패시터 전극(14, 20) 사이에 순차적으로 형성된 절연막들(16, 18)로 구성된다.
도 2는 종래 커패시터의 등가 회로도이다.
도 2를 참조하면, 종래 커패시터는 상기 제 1 및 제 2 커패시터 전극(14, 20)사이에 상기 순차적으로 형성된 제 1 및 제 2 절연막(16, 18)에 의한 직렬 커패시턴스(C1)를 갖는다.
상술한 바와 같이, 종래의 커패시터는 두 커패시터 전극(14, 20) 사이에 일정 두께의 산화막 또는 질화막 또는 산화막과 질화막이 적층된 다층막을 삽입하여 이들 각각에 따른 일정한 커패시턴스를 갖게 된다.
그러나, 종래 커패시터의 제조 방법에 의하면, 커패시턴스를 늘리기 위해서는 커패시터의 면적을 증가시켜야 하며, 이것은 일정 면적에서 다양한 커패시턴스를 형성해야 하는 아날로그 디바이스의 특성 제어에 많은 제약을 주게 된다.
또한, 면적에 따라 커패시턴스를 조절하는 것은 실제 디바이스의 설계 측면에서 레이아웃을 복잡하게 하고, 칩의 크기를 증가시키는 요인이 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 서로 다른 단차를 갖는 절연막을 병렬 연결하여 일정 면적에서 다양한 커패시턴스를 갖는 커패시터 및 커패시터 제조 방법을 제공함에 그 목적이 있다.
도 1A 내지 도 1D는 종래의 커패시터의 제조 방법을 순차적으로 보여주는 공정도;
도 2는 종래 커패시터의 등가 회로도;
도 3A 내지 도 3D는 본 발명의 실시예에 따른 커패시터의 제조 방법을 순차적으로 보여주는 공정도;
도 4는 본 발명의 실시예에 따른 커패시터의 등가 회로도.
* 도면의 주요 부분에 대한 부호의 설명
10, 30 : 반도체 기판 14, 34 : 제 1 커패시터 전극
20, 40 : 제 2 커패시터 전극 12, 16, 18, 32, 36, 38 : 절연막
(구성)
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 커패시터는 제 1 커패시터 전극과, 상기 제 1 커패시터 전극과의 사이에 소정의 커패시턴스를 갖는 절연막을 두고 형성된 제 2 커패시터 전극을 갖는 커패시터에 있어서, 상기 절연막은 상기 제 1 커패시터 전극과 제 2 커패시터 전극 사이에 서로 다른 커패시턴스를 갖는 적어도 두 개 이상의 절연막이 병렬로 연결된다.
이 장치의 바람직한 실시예에 있어서, 상기 제 1 및 제 2 커패시터 전극은, 폴리실리콘막과 금속막 중 어느 하나이다.
이 장치의 바람직한 실시예에 있어서, 상기 절연막은 산화막, 질화막, 그리고 산화막과 질화막이 적층된 다층막 중 어느 하나이다.
상술한 목적을 달성하기 위해 제안된 본 발명에 의하면, 커패시터는 반도체 기판과; 상기 반도체 기판상에 제 1 절연막을 사이에 두고 형성된 제 1 커패시터 전극과; 상기 제 1 커패시터 전극의 일부가 노출되도록 상기 제 1 커패시터 전극의 다른 부분을 포함하여 상기 반도체 기판상에 형성된 제 2 절연막과; 상기 제 2 절연막을 포함하여 상기 반도체 기판상에 형성된 제 3 절연막과; 상기 제 3 절연막 상에 형성된 제 2 커패시터 전극을 포함하여, 작은 커패시터 면적으로 다양한 커패시턴스를 갖는다.
이 장치의 바람직한 실시예에 있어서, 상기 제 1 및 제 2 커패시터 전극은, 폴리실리콘막과 금속막 중 어느 하나이다.
이 장치의 바람직한 실시예에 있어서, 상기 제 2 및 제 3 절연막은 산화막과 질화막 중 어느 하나이다.
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 커패시터의 제조 방법은 제 1 커패시터 전극과, 상기 제 1 커패시터 전극과의 사이에 소정의 커패시턴스를 갖는 절연막을 두고 형성된 제 2 커패시터 전극을 갖는 커패시터의 제조 방법에 있어서, 상기 절연막을 서로 다른 커패시턴스를 갖는 적어도 두 개 이상의 절연막이 병렬 연결되도록 형성한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 및 제 2 커패시터 전극은 폴리실리콘막과 금속막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 절연막은 산화막, 질화막, 그리고 산화막과 질화막이 적층된 다층막 중 어느 하나이다.
상술한 목적을 달성하기 위해 제안된 본 발명에 의하면, 반도체 기판상에 제 1 절연막과 제 1 도전막을 순차적으로 형성하는 공정과; 상기 제 1 도전막을 식각하여 제 1 커패시터 전극을 형성하는 공정과; 상기 제 1 커패시터 전극을 포함하여 반도체 기판상에 제 2 절연막을 형성하는 공정과; 상기 제 1 커패시터 전극의 일부가 노출되도록 상기 제 2 절연막을 식각하는 공정과; 상기 제 2 절연막을 포함하여 상기 반도체 기판상에 제 3 절연막과 제 2 도전막을 순차적으로 형성하는 공정과; 상기 제 2 도전막을 식각하여 제 2 커패시터 전극을 형성하는 공정을 포함하여, 작은 면적으로 다양한 커패시턴스를 갖는다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 및 제 2 도전막은 폴리실리콘막과 금속막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 및 제 3 절연막은 산화막과 질화막 중 어느 하나이다.
(작용)
이와 같은 장치 및 제조 방법에 의해서, 작은 커패시터 면적으로 다양한 커패시턴스를 갖는 커패시터를 형성할 수 있고, 레이아웃을 단순하게 할 수 있으며, 칩의 크기를 감소시킬 수 있다.
(실시예)
이하, 도 3A 내지 도 3D, 그리고 도 4를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3A 내지 도 3D는 본 발명의 실시예에 따른 커패시터의 제조 방법을 순차적으로 보여주는 공정도이다.
도 3D를 참조하면, 본 발명의 실시예에 따른 커패시터는, 반도체 기판(30)과, 상기 반도체 기판(30)상에 제 1 절연막(32)을 사이에 두고 형성된 제 1 커패시터 전극(34)과, 상기 제 1 커패시터 전극(34)의 일부가 노출되도록 상기 제 1 커패시터 전극(34)의 다른 부분을 포함하여 상기 반도체 기판(30)상에 형성된 제 2 절연막(36a)과, 상기 제 2 절연막(36a)을 포함하여 상기 반도체 기판(30)상에 형성된 제 3 절연막(38)과, 상기 제 3 절연막(38) 상에 형성된 제 2 커패시터 전극(40)을 포함하는 구조를 갖는다.
여기에서, 상기 제 1 및 제 2 커패시터 전극(34, 40)은 도전막으로서 폴리실리콘막 또는 금속막이 사용되고, 상기 제 2 및 제 3 절연막(36a, 38)은 산화막 또는 질화막이 사용된다.
도 3A 내지 도 3D를 참조하면, 상술한 바와 같은 커패시터의 제조 방법은 다음과 같다.
먼저, 도 3A를 참조하면, 반도체 기판(30)상에 소정의 산화막인 제 1 절연막(32)을 형성한다.
그리고, 도 3B에 있어서, 상기 제 1 절연막(32)상에 제 1 도전막을 형성한 후, 통상의 사진식각공정을 통해 상기 제 1 도전막을 식각하여 제 1 커패시터 전극(34)을 형성한다. 이어서 상기 제 1 커패시터 전극(34)을 포함하여 반도체 기판(30)상에 제 2 절연막(36)을 형성한다.
이 때, 상기 제 1 도전막은 폴리실리콘막 또는 금속막이 사용되고, 상기 제 2 절연막(36)은 산화막 또는 질화막이 사용된다.
다음, 통상의 사진식각공정으로 상기 제 1 커패시터 전극(34)의 일부가 노출되도록 상기 제 2 절연막(36)을 식각한 후, 상기 제 2 절연막(36a)을 포함하여 상기 반도체 기판(30)상에 제 3 절연막(38)을 형성하면, 도 3C에 도시된 바와 같이, 상기 제 1 커패시터 전극(34)상에 소정의 단차를 갖는 즉, 서로 다른 커패시턴스를 갖는 절연막층이 형성된다.
이 때, 상기 제 3 절연막(38)은 산화막 또는 질화막이 사용된다.
이어서, 도 3D를 참조하면, 상기 제 3 절연막(38)상에 제 2 도전막을 형성한 후, 상기 제 2 도전막을 식각하여 제 2 커패시터 전극(40)을 형성하면, 상기 제 2 절연막(36a)과 상기 제 3 절연막(38)이 적층된 다층막 영역(a) 및 상기 제 3 절연막이 형성된 단일막 영역(b)에서 서로 다른 커패시턴스를 갖고 병렬 연결된 커패시턴스가 형성된다.
이 때, 상기 제 2 도전막은 폴리실리콘막 또는 금속막이 사용된다.
도 4는 본 발명의 실시예에 따른 커패시터의 등가 회로도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 커패시터는 상기 제 1 및 제 2 커패시터 전극(34, 40)사이에 상기 제 2 절연막(36a)과 상기 제 3 절연막(38)이 적층된 다층막 영역(a) 및 상기 제 3 절연막(38)이 형성된 단일막 영역(b)에 의한 서로 다른 커패시턴스(C2, C3)가 병렬 연결된 구조를 갖는다.
이 때, 동일 면적상에서 커패시턴스를 두 개 이상 병렬 연결하여 사용함으로써 더욱 다양한 커패시턴스를 얻을 수 있다.
이상과 같은 커패시터 및 커패시터의 제어방법은 종래의 두 커패시터 전극 사이에 질화막 또는 산화막 등을 순차적으로 형성하여 단일 용량의 커패시턴스를 형성하는 한계에서 다양한 커패시턴스를 갖는 병렬 커패시턴스를 형성함으로써 아날로그 디바이스의 특성을 향상시킬 수 있다.
상술한 바와 같은 반도체 장치의 제조 방법에 의해서, 커패시터의 면적을 증가시키지 않고 다양한 커패시턴스를 갖는 커패시터를 구현할 수 있고, 레이아웃을 단순화시킬 수 있으며, 또한 칩 사이즈를 감소시킬 수 있는 효과가 있다.
Claims (12)
- 제 1 커패시터 전극(34)과, 상기 제 1 커패시터 전극(34)과의 사이에 소정의 커패시턴스를 갖는 절연막을 두고 형성된 제 2 커패시터 전극(40)을 갖는 커패시터에 있어서,상기 절연막은 상기 제 1 커패시터 전극(34)과 제 2 커패시터 전극(40) 사이에 서로 다른 커패시턴스를 갖는 적어도 두 개 이상의 절연막(36a, 38)이 병렬로 연결되는 것을 특징으로 하는 커패시터.
- 제 1 항에 있어서,상기 제 1 및 제 2 커패시터 전극(34, 40)은, 폴리실리콘막과 금속막 중 어느 하나인 것을 특징으로 하는 커패시터.
- 제 1 항에 있어서,상기 절연막(36a, 38)은 산화막, 질화막, 그리고 산화막과 질화막이 적층된 다층막 중 어느 하나인 것을 특징으로 하는 커패시터.
- 반도체 기판(30)과;상기 반도체 기판(30)상에 제 1 절연막(32)을 사이에 두고 형성된 제 1 커패시터 전극(34)과;상기 제 1 커패시터 전극(34)의 일부가 노출되도록 상기 제 1 커패시터 전극(34)의 다른 부분을 포함하여 상기 반도체 기판(30)상에 형성된 제 2 절연막(36a)과;상기 제 2 절연막(36a)을 포함하여 상기 반도체 기판(30)상에 형성된 제 3 절연막(38)과;상기 제 3 절연막(38) 상에 형성된 제 2 커패시터 전극(40)을 포함하여, 작은 커패시터 면적으로 다양한 커패시턴스를 갖는 커패시터.
- 제 4 항에 있어서,상기 제 1 및 제 2 커패시터 전극(34, 40)은, 폴리실리콘막과 금속막 중 어느 하나인 커패시터.
- 제 4 항에 있어서,상기 제 2 및 제 3 절연막(36a, 38)은 산화막과 질화막 중 어느 하나인 커패시터.
- 제 1 커패시터 전극(34)과, 상기 제 1 커패시터 전극(34)과의 사이에 소정의 커패시턴스를 갖는 절연막을 두고 형성된 제 2 커패시터 전극(40)을 갖는 커패시터의 제조 방법에 있어서,상기 절연막을 서로 다른 커패시턴스를 갖는 적어도 두 개 이상의 절연막(36a, 38)이 병렬 연결되도록 형성하는 것을 특징으로 하는 커패시터의 제조 방법.
- 제 7 항에 있어서,상기 제 1 및 제 2 커패시터 전극(34, 40)은 폴리실리콘막과 금속막 중 어느 하나인 것을 특징으로 하는 커패시터의 제조 방법.
- 제 7 항에 있어서,상기 절연막(36a, 38)은 산화막, 질화막, 그리고 산화막과 질화막이 적층된 다층막 중 어느 하나인 것을 특징으로 하는 커패시터의 제조 방법.
- 반도체 기판(30)상에 제 1 절연막(32)과 제 1 도전막을 순차적으로 형성하는 공정과;상기 제 1 도전막을 식각하여 제 1 커패시터 전극(34)을 형성하는 공정과;상기 제 1 커패시터 전극(34)을 포함하여 반도체 기판(30)상에 제 2 절연막(36)을 형성하는 공정과;상기 제 1 커패시터 전극(34)의 일부가 노출되도록 상기 제 2 절연막(36)을 식각하는 공정과;상기 제 2 절연막(36a)을 포함하여 상기 반도체 기판(30)상에 제 3 절연막(38)과 제 2 도전막을 순차적으로 형성하는 공정과;상기 제 2 도전막을 식각하여 제 2 커패시터 전극(40)을 형성하는 공정을 포함하여, 작은 면적으로 다양한 커패시턴스를 갖는 커패시터의 제조 방법.
- 제 10 항에 있어서,상기 제 1 및 제 2 도전막은 폴리실리콘막과 금속막 중 어느 하나인 커패시터의 제조 방법.
- 제 10 항에 있어서,상기 제 2 및 제 3 절연막(36a, 38)은 산화막과 질화막 중 어느 하나인 커패시터의 제조 방법.
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