JP2011023567A - 半導体装置 - Google Patents

Abstract

【課題】不揮発性メモリセルの面積を増大することなく、かつ、製造プロセスを変更することなく、不揮発性メモリセルのデータ書き込み速度およびデータ消去速度の向上を図ることのできる技術を提供する。
【解決手段】データ書き込み・消去用の容量部ＣＷＥ、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび容量部Ｃを互いに異なる位置に分離した状態で配置する。容量部Ｃの容量電極ＦＧＣ２を覆う絶縁層６上にキャップ電極ＣＡＰを設けることにより、容量部Ｃは、容量電極ＦＧＣ２とｐ型のウエルＨＰＷ１との間の容量およびキャップ電極ＣＡＰと容量電極ＦＧＣ２との間の容量を加算した容量を有する。また、データ書き込み・消去用の容量部ＣＷＥにおけるデータの書き換えはチャネル全面のＦＮトンネル電流により行う。
【選択図】図５

Description

本発明は、半導体装置技術に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。

半導体装置の中には、その内部に、例えばトリミング時、救済時およびＬＣＤ（Liquid Crystal Device）の画像調整時に使用する情報や半導体装置の製造番号等のように比較的小容量の情報を記憶するための不揮発性メモリ回路部を有するものがある。

例えば特開２００４−１５３２８３号公報（特許文献１）には、コントロールゲートを構成する第１半導体領域と、ドレインを構成する第２半導体領域と、ソースを構成する第３半導体領域と、第１半導体領域上に形成された第１絶縁膜と、第１絶縁膜を介して第１半導体領域をオーバラップするように形成されたフローティングゲートとを有し、トンネル電流により書き込みまたは消去が行われる不揮発性記憶素子が開示されている。

また、特開２００７−１１００７３号公報（特許文献２）には、共通の浮遊ゲート電極をゲート電極とするデータ書き込みおよび消去用の素子とデータ読み出し用のトランジスタとを互いに電気的に分離された同一導電型のウエル内に設け、データ書き込みおよび消去用の素子の一つの半導体領域をウエルと同一導電型の半導体領域により形成した不揮発性メモリセルが開示されており、そのデータ書き込みおよび消去用の素子において、データの書き換えをチャネル全面のＦＮトンネル電流により行うことが記載されている。

特開２００４−１５３２８３号公報 特開２００７−１１００７３号公報

本発明者らは、共通の浮遊ゲート電極をゲート電極とするデータ書き込みおよび消去用の素子とデータ読み出し用のトランジスタとを互いに電気的に分離された同一導電型のウエル内に設け、データ書き込みおよび消去用の素子の一つの半導体領域をウエルと同一導電型の半導体領域により形成した不揮発性メモリセルにおいて、データの書き込みおよび消去に要する時間の短縮を検討している。例えば不揮発性メモリセルのゲート絶縁膜を薄膜化することにより、データの書き込み速度を向上させることができる。また、カップリング比を上げて浮遊ゲート電極と基板との間の電位差を高くして、浮遊ゲート電極への電子の注入効率を上げることにより、データの書き込み速度の向上を図っている。

しかしながら、不揮発性メモリセルのゲート絶縁膜を薄膜化する場合、メモリセル領域に特化した加工用マスクと製造プロセスの追加が必要になり製造コストの増加を招く。また、カップリング比を上げるためには、容量部のキャパシタ面積を大きくする必要があるため、不揮発性メモリセルの面積が増大するという問題がある。

本発明の目的は、不揮発性メモリセルの面積を増大することなく、かつ、製造プロセスを変更することなく、不揮発性メモリセルのデータ書き込み速度およびデータ消去速度の向上を図ることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。

この実施の形態は、半導体基板の主面に形成されたｎ型の第１ウエルと、ｎ型の第１ウエルに内包されるように形成され、互いに電気的に分離された状態で配置されたｐ型の第２ウエル、ｐ型の第３ウエルおよびｐ型の第４ウエルと、ｐ型の第２ウエル、ｐ型の第３ウエルおよびｐ型の第４ウエルに平面的に重なるように第１方向に延在して配置された浮遊ゲート電極と、浮遊ゲート電極がｐ型の第２ウエルに平面的に重なる第１位置に形成されたデータ書き込みおよび消去用の素子と、浮遊ゲート電極がｐ型の第３ウエルに平面的に重なる第２位置に形成されたデータ読み出し用の電界効果トランジスタと、浮遊ゲート電極がｐ型の第４ウエルに平面的に重なる第３位置に形成された容量素子とを有する不揮発性メモリセルである。データ書き込みおよび消去用の素子は、浮遊ゲート電極の第１位置に形成される第１電極と、第１電極と半導体基板との間に形成される第１絶縁膜と、ｐ型の第２ウエル内において第１電極を挟み込む位置に形成されるｐ型の一対の半導体領域と、ｐ型の第２ウエルとから構成され、データ読み出し用の電界効果トランジスタは、浮遊ゲート電極の第２位置に形成される第２電極と、第２電極と半導体基板との間に形成される第２絶縁膜と、ｐ型の第３ウエル内において第２電極を挟み込む位置に形成されたｐ型の一対の半導体領域とから構成され、容量素子は、浮遊ゲート電極の第３位置に形成される第３電極と、第３電極と半導体基板との間に形成される第３絶縁膜と、ｐ型の第４ウエル内において第３電極を挟み込む位置に形成されるｐ型の一対の半導体領域と、ｐ型の第４ウエルと、浮遊ゲート電極を覆う絶縁層上に、第３電極と平面的に重なる位置に形成されたキャップ電極とから構成される。容量素子は、キャップ電極と第３電極との間の容量および第３電極とｐ型の第４ウエルとの間の容量を加算した容量を有し、データ書き込みおよび消去用の素子におけるデータの書き換えは、チャネル全面のＦＮトンネル電流により行われる。

また、この実施の形態は、半導体基板の主面に形成されたｎ型の第１ウエルと、ｎ型の第１ウエルに内包されるように形成され、互いに電気的に分離された状態で配置されたｐ型の第２ウエル、ｐ型の第３ウエルおよびｐ型の第４ウエルと、ｐ型の第２ウエル、ｐ型の第３ウエルおよびｐ型の第４ウエルに平面的に重なるように第１方向に延在して配置された浮遊ゲート電極と、浮遊ゲート電極がｐ型の第２ウエルに平面的に重なる第１位置に形成されたデータ書き込みおよび消去用の素子と、浮遊ゲート電極がｐ型の第３ウエルに平面的に重なる第２位置に形成されたデータ読み出し用の電界効果トランジスタと、浮遊ゲート電極がｐ型の第４ウエルに平面的に重なる第３位置に形成された容量素子とを有する不揮発性メモリセルである。データ書き込みおよび消去用の素子は、浮遊ゲート電極の第１位置に形成される第１電極と、第１電極と半導体基板との間に形成される第１絶縁膜と、ｐ型の第２ウエル内において第１電極を挟み込む位置に形成される一対のｐ型の半導体領域およびｎ型の半導体領域と、ｐ型の第２ウエルとから構成され、データ読み出し用の電界効果トランジスタは、浮遊ゲート電極の第２位置に形成される第２電極と、第２電極と半導体基板との間に形成される第２絶縁膜と、ｐ型の第３ウエル内において第２電極を挟み込む位置に形成されたｐ型の一対の半導体領域とから構成され、容量素子は、浮遊ゲート電極の第３位置に形成される第３電極と、第３電極と半導体基板との間に形成される第３絶縁膜と、ｐ型の第４ウエル内において第３電極を挟み込む位置に形成される一対のｐ型の半導体領域およびｎ型の半導体領域と、ｐ型の第４ウエルと、浮遊ゲート電極を覆う絶縁層上に、第３電極と平面的に重なる位置に形成されたキャップ電極とから構成される。容量素子は、キャップ電極と第３電極との間の容量および第３電極と第４ウエルとの間の容量を加算した容量を有し、データ書き込みおよび消去用の素子におけるデータの書き換えは、チャネル全面のＦＮトンネル電流により行われる。

本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。

不揮発性メモリセルの面積を増大することなく、かつ、製造プロセスを変更することなく、不揮発性メモリセルのデータ書き込み速度およびデータ消去速度を向上させることができる。

本発明の実施の形態１による不揮発性メモリの書き込み動作を説明する回路図である。 本発明の実施の形態１による不揮発性メモリの消去動作を説明する回路図である。 本発明の実施の形態１による不揮発性メモリの読み出し動作を説明する回路図である。 本発明の実施の形態１による不揮発性メモリの３ビット分のメモリセルの平面図である。 図４のＹ１−Ｙ１線の断面図である。 本発明の実施の形態１による不揮発性メモリのメモリセルのカップリング比を説明する模式図である。 本発明の実施の形態１による不揮発性メモリのメモリセルのデータ書き込み動作時およびデータ消去動作時のしきい値電圧とパルス印加時間との関係を説明するグラフ図である。 本発明の実施の形態１による不揮発性メモリのメモリセルのキャップ電極に印加される電圧をパラメータとしたデータ読み出し動作時のデータ読み出し用のＭＩＳ・ＦＥＴのドレイン電流と制御電圧との関係を説明するグラフ図である。 本発明の実施の形態１による不揮発性メモリのデータ書き込み動作時における選択メモリセルの各部へ印加される電圧の一例を示す図４のＹ１−Ｙ１線の断面図である。 本発明の実施の形態１による不揮発性メモリのデータ消去動作時における選択メモリセルの各部へ印加される電圧の一例を示す図４のＹ１−Ｙ１線の断面図である。 本発明の実施の形態１による不揮発性メモリのデータ読み出し動作時における選択メモリセルの各部へ印加される電圧の一例を示す図４のＹ１−Ｙ１線の断面図である。 本発明の実施の形態２による半導体装置における不揮発性メモリのメモリセルの一例の平面図である。 図１２のキャップ電極の平面図である。 図１２のＹ２−Ｙ２線の断面図である。 本発明の実施の形態３による不揮発性メモリのメモリセルの一例の平面図である。 図１５のＹ３−Ｙ３線の断面図である。 本発明の実施の形態３による不揮発性メモリのメモリセルのｎ型およびｐ型の半導体領域を形成する際のマスクを示したメモリセルの平面図である。 本発明の実施の形態３による不揮発性メモリのメモリセルのデータ書き込み・消去用の容量部の第２方向Ｘに沿った要部断面図である。 本発明の実施の形態３による不揮発性メモリのメモリセルの容量部の第２方向Ｘに沿った要部断面図である。

以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタをＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と記す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。

また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本実施の形態１による半導体装置は、同一の半導体チップに、主回路と、その主回路に関する比較的小容量の所望の情報を記憶する不揮発性メモリとが形成されているものである。上記主回路には、例えばＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static RAM）等のようなメモリ回路、ＣＰＵ（Central Processing Unite）やＭＰＵ（Micro Processing Unite）等のような論理回路、これらメモリ回路および論理回路の混在回路あるいはＬＣＤ（Liquid Crystal Device）ドライバ回路等がある。また、上記所望の情報には、例えば半導体チップ内のトリミングの際に使用する有効（使用）素子の配置アドレス情報、メモリやＬＣＤの救済の際に使用する有効メモリセル（不良のないメモリセル）や有効ＬＣＤ素子の配置アドレス情報、ＬＣＤ画像調整時に使用する調整電圧のトリミングタップ情報、あるいは半導体装置の製造番号等がある。この半導体装置（半導体チップ、半導体基板）の外部から供給される外部電源は、単一電源とされている。単一電源の電源電圧は、例えば３．３Ｖ程度である。

図１〜図３は本実施の形態１の半導体装置における不揮発性メモリの要部回路図を示している。図１は不揮発性メモリの書き込み動作を説明する回路図、図２は不揮発性メモリの消去動作を説明する回路図、図３は不揮発性メモリの読み出し動作を説明する回路図である。

この不揮発性メモリは、メモリセルアレイと周辺回路領域とを有している。メモリセルアレイには、第１方向Ｙに延在する複数のデータ書き込み・消去用のビット線ＷＢＬ（ＷＢＬ０，ＷＢＬ１・・・）と、第１方向Ｙに延在するデータ読み出し用のビット線ＲＢＬ（ＲＢＬ０，ＲＢＬ１・・・）とが配置されている。また、メモリセルアレイには、上記ビット線ＷＢＬ，ＲＢＬに対して直交する第２方向Ｘに沿って延在する複数の制御ゲート配線（ワード線）ＣＧ（ＣＧ０，ＣＧ１・・・）と、第２方向Ｘに沿って延在する複数の選択線ＧＳとが配置されている。

各データ書き込み・消去用のビット線ＷＢＬは、上記周辺回路領域に配置されたデータ（０／１）入力用のインバータ回路に電気的に接続されている。また、各データ読み出し用のビット線ＲＢＬは、上記周辺回路領域に配置されたセンスアンプ回路に電気的に接続されている。センスアンプ回路は、例えばカレントミラー形とされている。そして、このようなビット線ＷＢＬ，ＲＢＬと、制御ゲート配線ＣＧ、ソース線および選択線ＧＳとの格子状交点の近傍に、１ビット分のメモリセルＭＣが電気的に接続されている。ここでは、１ビットが１つのメモリセルＭＣで構成されている場合が例示されている。

各メモリセルＭＣは、容量素子で構成されるデータ書き込み・消去用の容量部（電荷注入放出部、データ書き込み・消去用素子）ＣＷＥと、データ読み出し用のＭＩＳ・ＦＥＴ（データ読み出し用素子）ＱＲと、容量部（容量素子）Ｃと、選択用ＭＩＳ・ＦＥＴ（選択ＭＩＳトランジスタ）ＱＳとを有している。データ書き込み・消去用の容量部ＣＷＥの一方の電極は、データ書き込み・消去用のビット線ＷＢＬに電気的に接続されている。また、そのデータ書き込み・消去用の容量部ＣＷＥの他方の電極（浮遊ゲート電極）は、データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート電極（浮遊ゲート電極）に電気的に接続されるとともに、容量部Ｃの一方の電極（浮遊ゲート電極）に電気的に接続されている。そして、その容量部Ｃの他方の電極（後述する図５に示す制御ゲート電極ＣＧＷ）は制御ゲート配線ＣＧに電気的に接続されている。一方、データ読み出し用のＭＩＳ・ＦＥＴＱＲのドレインは、選択用ＭＩＳ・ＦＥＴＱＳを介してデータ読み出し用のビット線ＲＢＬに電気的に接続され、選択用ＭＩＳ・ＦＥＴＱＳのゲート電極は、選択線ＧＳに電気的に接続されている。

このような結線のメモリアレイにおけるデータ書き込み動作の一例を、図１を参照して説明する。図１には、データ書き込み動作時における各部への印加電圧を示している。なお、ここでは、電子を浮遊ゲート電極に注入することをデータ書き込みと定義するが、その逆に浮遊ゲート電極の電子を抜き取ることをデータ書き込みと定義することもできる。

データの書き込み時には、選択メモリセルの容量部Ｃの電極が接続されている制御ゲート配線ＣＧ０に、例えば９Ｖの正の制御電圧を印加する。それ以外の制御ゲート配線ＣＧ１には、例えば−３Ｖの電圧を印加する。また、選択メモリセルのデータ書き込み・消去用の容量部ＣＷＥの電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０に、例えば−９Ｖの負の電圧を印加する。それ以外のデータ書き込み・消去用のビット線ＷＢＬ１には、例えば０Ｖの電圧を印加する。また、選択線ＧＳおよびデータ読み出し用のビット線ＲＢＬ０，ＲＢＬ１に、例えば０Ｖを印加する。これにより、選択メモリセルのデータ書き込み・消去用の容量部ＣＷＥの浮遊ゲート電極にチャネル全面のＦＮトンネル電流により電子を注入し、データを書き込む。

このように、本実施の形態１におけるデータの書き込みは、制御ゲート配線ＣＧに９Ｖの制御電圧を印加することによって容量部Ｃのウエル（後述する図４および図５に示すｐ型のウエルＨＰＷ１）を９Ｖとし、かつ、データ書き込み・消去用のビット線ＷＢＬに−９Ｖの負の電圧を印加することによって、データ書き込み・消去用の容量部ＣＷＥのウエル（後述する図４および図５に示すｐ型のウエルＨＰＷ２）を−９Ｖとして、電位差１８ＶでＦＮトンネル電流を発生させて書き込みを行うものである。

次に、データ消去動作の一例を、図２を参照して説明する。図２には、データ一括消去動作時における各部への印加電圧を示している。なお、ここでは、浮遊ゲート電極の電子を引き抜くことをデータ消去と定義するが、その逆に浮遊ゲート電極に電子を注入することをデータ消去と定義することもできる。

データ一括消去時には、複数のメモリセルＭＣの容量部Ｃの電極が接続されている制御ゲート配線ＣＧ０に、例えば−９Ｖの負の制御電圧を印加する。また、メモリセルＭＣのデータ書き込み・消去用の容量部ＣＷＥの電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０に、例えば９Ｖの正の電圧を印加する。また、選択線ＧＳおよびデータ読み出し用のビット線ＲＢＬ０，ＲＢＬ１に、例えば０Ｖを印加する。これにより、データ一括消去を行う複数のメモリセルＭＣのデータ書き込み・消去用の容量部ＣＷＥの浮遊ゲート電極に蓄積された電子をチャネル全面のＦＮトンネル電流により放出し、複数のメモリセルＭＣのデータを一括消去する。

次に、データ読み出し動作の一例を、図３を参照して説明する。図３には、データ読み出し動作時における各部への印加電圧を示している。

データ読み出し時には、選択メモリセルの容量部Ｃの電極が接続されている制御ゲート配線ＣＧ０に、例えば３Ｖの正電圧を印加する。それ以外の制御ゲート配線ＣＧ１には、例えば０Ｖの電圧を印加する。また、選択メモリセルのデータ書き込み・消去用の容量部ＣＷＥの電極が電気的に接続されているデータ書き込み・消去用のビット線ＷＢＬ０，ＷＢＬ１に、例えば０Ｖの電圧を印加する。また、選択メモリセルの選択用ＭＩＳ・ＦＥＴＱＳのゲート電極が電気的に接続されている選択線ＧＳ０に、例えばＶｃｃ電源の３Ｖの電圧を印加する。そして、データ読み出し用のビット線ＲＢＬ０，ＲＢＬ１に、例えば０〜３Ｖの電圧を印加する。これにより、データ読み出し対象の選択メモリセルのデータ読み出し用のＭＩＦ・ＦＥＴＱＲをオン条件とし、そのデータ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルにドレイン電流が流れるか否かにより、選択メモリセルに記憶されているデータが０／１のいずれなのかを読み出す。

このような本実施の形態１によれば、容量部Ｃ、データ書き込み・消去用の容量部ＣＷＥ、およびデータ読み出し用のＭＩＳ・ＦＥＴＱＲをそれぞれ別々のｐ型のウエル（後述する図４および図５に示すｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３）内に形成し、それぞれをｎ型の埋込ウエル（後述する図４および図５に示すｎ型の埋込ウエルＤＮＷ）により分離している。これにより、データ書き換えを安定化させることができる。このため、不揮発性メモリの動作信頼性を向上させることができる。

次に、本実施の形態１による不揮発性メモリのメモリセルの構成を図４および図５を用いて説明する。図４は６ビット分のメモリセルＭＣの平面図、図５は図４のＹ１−Ｙ１線の断面図である。図４中の符号のＹは第１方向でローカルデータ線の延在方向、符号のＸは第１方向に直交する第２方向でワード線の延在方向を示している。また、図４では図面を見易くするためにキャップ電極ＣＡＰにハッチングを付している。なお、本実施の形態１では、１ビットを構成する２つの浮遊ゲート電極ＦＧは上記第１方向Ｙおよび上記第２方向Ｘに沿って対称的に配置した一例を示したが、上記第２方向Ｘに沿って対称的に配置しても良い。

半導体チップを構成する半導体基板（以下、単に基板という）１Ｓは、例えばｐ型（第２導電型）のシリコン（Ｓｉ）単結晶により形成されている。この基板１Ｓの主面には分離部ＴＩが配置されている。この分離部ＴＩは、活性領域Ｌ（Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５）を規定する部分である。ここでは分離部ＴＩが、例えば基板１Ｓの主面に掘られた浅溝内に酸化シリコン等からなる絶縁膜を埋め込むことで形成された、いわゆるＳＧＩ（Shallow Groove Isolation）またはＳＴＩ（Shallow Trench Isolation）と称する溝形分離部とされている。

上記基板１Ｓには、その主面から所望の深さに渡ってｎ型（第１導電型）の埋込ウエル（第１ウエル）ＤＮＷが形成されている。この埋込ウエルＤＮＷには、ｐ型のウエルＨＰＷ１，ＨＰＷ２,ＨＰＷ３およびｎ型のウエルＨＮＷが形成されている。ｐ型のウエルＨＰＷ１，ＨＰＷ２,ＨＰＷ３は、埋込ウエルＤＮＷおよびｎ型のウエルＨＮＷにより互いに電気的に分離された状態で埋込ウエルＤＮＷに内包されている。

このｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３には、例えばホウ素（Ｂ）等のようなｐ型を示す不純物が含有されている。このｐ型のウエルＨＰＷ３の上層一部には、ｐ＋型の半導体領域４ａが形成されている。ｐ＋型の半導体領域４ａには、ｐ型のウエルＨＰＷ３と同じ不純物が含有されているが、ｐ＋型の半導体領域４ａの不純物濃度の方が、ｐ型のウエルＨＰＷ３の不純物濃度よりも高くなるように設定されている。このｐ＋型の半導体領域４ａは、基板１Ｓの主面上の絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ａに電気的に接続されている。

また、絶縁層６は、例えば酸化シリコンなどの層間絶縁膜６ｂと、窒化シリコンなどの絶縁膜６ａとの積層構造からなる。絶縁膜６ａは、層間絶縁膜６ｂにコンタクトホールＣＴを形成する際のエッチングストッパ膜として機能する。また、この導体部７ａが接するｐ＋型の半導体領域４ａの表層一部にシリサイド層ＳＬを形成しても良い。

また、上記ｎ型のウエルＨＮＷには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型を示す不純物が含有されている。このｎ型のウエルＨＮＷの上層一部には、ｎ＋型の半導体領域８ａが形成されている。ｎ＋型の半導体領域８ａには、ｎ型のウエルＨＮＷと同じ不純物が含有されているが、ｎ＋型の半導体領域８ａの不純物濃度の方が、ｎ型のウエルＨＮＷの不純物濃度よりも高くなるように設定されている。ｎ＋型の半導体領域８ａは、上記ｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３に接触しないように、ｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３から離れている。すなわち、ｎ＋型の半導体領域８ａとｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３との間にはｎ型の埋込ウエルＤＮＷの一部が介在されている。このようなｎ＋型の半導体領域８ａは、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｂに電気的に接続されている。この導体部７ｂが接するｎ＋型の半導体領域８ａの表層一部にシリサイド層ＳＬを形成しても良い。

本実施の形態１による不揮発性メモリのメモリセルＭＣは、浮遊ゲート電極ＦＧと、データ書き込み・消去用の容量部ＣＷＥと、データ読み出し用のＭＩＳ・ＦＥＴＱＲと、容量部Ｃとを有している。

浮遊ゲート電極ＦＧは、情報の記憶に寄与する電荷を蓄積する部分である。この浮遊ゲート電極ＦＧは、例えば低抵抗な多結晶シリコン等のような導電体膜からなり、電気的に浮遊状態（他の導体と絶縁された状態）で形成されている。また、この浮遊ゲート電極ＦＧは、図４に示すように、互いに隣接する上記ｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３に平面的に重なるように第１方向Ｙに沿って延在した状態で形成されている。

この浮遊ゲート電極ＦＧがｐ型のウエル（第２ウエル）ＨＰＷ２の活性領域Ｌ２に平面的に重なる第１位置には、上記データ書き込み・消去用の容量部ＣＷＥが配置されている。データ書き込み・消去用の容量部ＣＷＥは、容量電極（第１電極）ＦＧＣ１と、容量絶縁膜（第１絶縁膜）１０ｄと、ｐ型の半導体領域１５，１５と、ｐ型のウエルＨＰＷ２とを有している。

また、メモリセルＭＣの領域においては、浮遊ゲート電極ＦＧ（ＦＧＣ１，ＦＧＣ２，ＦＧＲ）の上面に保護絶縁膜ＳＲを形成することで、その部分にシリサイド層ＳＬが形成されないようにしている。これは、メモリ素子の浮遊ゲート電極ＦＧは自己整合性のコンタクトを形成するために窒化シリコン膜（絶縁膜６ａ）で覆われている。この膜はプロセスの低温化のため、プラズマＣＶＤ（Chemical Vapor Deposition）法で生成される。本来窒化シリコン膜は導電性を持たないが、膜生成時のガス流量比やプラズマの立ち上がり具合によっては、僅かに伝導性を有することがある。そのような場合、浮遊ゲート電極ＦＧに蓄えられた電荷はこの窒化シリコン膜（絶縁膜６ａ）を伝わって基板に流出する。このためメモリ素子のデータ保持ができない不具合を起こすことがある。上記の問題を解決すべく、浮遊ゲート電極ＦＧと窒化シリコン膜（絶縁膜６ａ）との間に、保護絶縁膜ＳＲ、例えば酸化シリコン膜を挟む構造としており、浮遊ゲート電極ＦＧから窒化シリコン膜（絶縁膜６ａ）への電荷の移動を防止している。

また、この保護絶縁膜ＳＲは各浮遊ゲート電極ＦＧのサイドウォールＳＷ端部から、ゲート長方向に延在するように形成されている。これにより、メモリセルＭＣのシリサイド層ＳＬは保護絶縁膜ＳＲに対して自己整合的に形成されることになる。このように保護絶縁膜ＳＲを形成している理由を、メモリセルＭＣの容量部Ｃを例にして説明する。保護絶縁膜ＳＲを形成せずに、シリサイド層ＳＬをサイドウォールＳＷに対して自己整合的に形成した場合、シリサイド層ＳＬの端部がｐ＋型の半導体領域１３ｂと基板との接合面に近づいてしまう。さらに、ｐ−型の半導体領域１３ａは接合深さが非常に浅い領域であるので、シリサイド層ＳＬがｐ−型の半導体領域１３ａを超えて基板に達してしまう場合もある。すなわち、保護絶縁膜ＳＲが形成されていない場合には、ｐ＋型の半導体領域１３ｂの上面に形成されたシリサイド層ＳＬの端部から、ｐ−型の半導体領域１３ａの下の基板に向かってリーク電流が流れ易い構成となってしまう。従って、本実施の形態１によるメモリセルＭＣでは、保護絶縁膜ＳＲを形成し、シリサイド層ＳＬをｐ＋型の半導体領域１３ｂから離した構造としているので、リーク電流が流れにくい構造とすることができる。

容量電極ＦＧＣ１は、上記浮遊ゲート電極ＦＧの一部により形成されており、容量部ＣＷＥの上記他方の電極を形成する部分である。容量絶縁膜１０ｄは、例えば酸化シリコンからなり、容量電極ＦＧＣ１と基板１Ｓ（ｐ型のウエルＨＰＷ２）との間に形成されている。容量絶縁膜１０ｄの厚さは、例えば７ｎｍ以上、２０ｎｍ以下とされている。ただし、本実施の形態１の容量部ＣＷＥでは、データの書き換えにおいて、電子をｐ型のウエルＨＰＷ２から容量絶縁膜１０ｄを介して容量電極ＦＧＣ１に注入したり、容量電極ＦＧＣ１の電子を容量絶縁膜１０ｄを介してｐ型のウエルＨＰＷ２に放出したりするので、容量絶縁膜１０ｄの厚さは薄く、具体的には、例えば１３．５ｎｍ程度の厚さに設定されている。容量絶縁膜１０ｄの厚さを７ｎｍ以上とする理由は、それより薄いと容量絶縁膜１０ｄの信頼性を確保できないからである。また、容量絶縁膜１０ｄの厚さを２０ｎｍ以下とする理由は、それより厚いと電子を通過させることが難しくなり、データの書き換えが上手くできないからである。

容量部ＣＷＥのｐ型の半導体領域１５は、ｐ型のウエルＨＰＷ２内において容量電極ＦＧＣ１を挟み込む位置に容量電極ＦＧＣ１に対して自己整合的に形成されている。この半導体領域１５は、それぞれチャネル側のｐ−型の半導体領域１５ａと、その各々に接続されたｐ＋型の半導体領域１５ｂとを有している。このｐ−型の半導体領域１５ａおよびｐ＋型の半導体領域１５ｂには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域１５ｂの不純物濃度の方が、ｐ−型の半導体領域１５ａの不純物濃度よりも高くなるように設定されている。このｐ型の半導体領域１５は、ｐ型のウエルＨＰＷ２と電気的に接続されている。ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２は、容量部ＣＷＥの上記一方の電極を形成する部分である。このｐ型の半導体領域１５は、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｃに電気的に接続されている。この導体部７ｃは、上記データ書き込み・消去用のビット線ＷＢＬに電気的に接続されている。この導体部７ｃが接するｐ＋型の半導体領域１５ｂの表層一部にシリサイド層ＳＬを形成しても良い。

また、上記浮遊ゲート電極ＦＧがｐ型のウエル（第３ウエル）ＨＰＷ３の活性領域Ｌ１に平面的に重なる第２位置には、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲが配置されている。データ読み出し用のＭＩＳ・ＦＥＴＱＲは、ゲート電極（第２電極）ＦＧＲと、ゲート絶縁膜（第２絶縁膜）１０ｂと、一対のｎ型の半導体領域１２，１２とを有している。データ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルは、上記ゲート電極ＦＧＲと活性領域Ｌ１とが平面的に重なる上記ｐ型のウエルＨＰＷ３の上層に形成される。

ゲート電極ＦＧＲは、上記浮遊ゲート電極ＦＧの一部により形成されている。上記ゲート絶縁膜１０ｂは、例えば酸化シリコンからなり、ゲート電極ＦＧＲと基板１Ｓ（ｐ型のウエルＨＰＷ３）との間に形成されている。ゲート絶縁膜１０ｂの厚さは、例えば１３．５ｎｍ程度である。上記データ読み出し用のＭＩＳ・ＦＥＴＱＲ一対のｎ型の半導体領域１２，１２は、ｐ型のウエルＨＰＷ３内においてゲート電極ＦＧＲを挟み込む位置にゲート電極ＦＧＲに対して自己整合的に形成されている。データ読み出し用のＭＩＳ・ＦＥＴＱＲの一対のｎ型の半導体領域１２，１２は、それぞれチャネル側のｎ−型の半導体領域１２ａと、その各々に接続されたｎ＋型の半導体領域１２ｂとを有している。このｎ−型の半導体領域１２ａおよびｎ＋型の半導体領域１２ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域の不純物濃度１２ｂの方が、ｎ−型の半導体領域１２ａの不純物濃度よりも高くなるように設定されている。このようなデータ読み出し用のＭＩＳ・ＦＥＴＱＲの半導体領域１２，１２の一方は、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｄに電気的に接続されている。この導体部７ｄは、上記ソース線に電気的に接続されている。この導体部７ｄが接するｎ＋型の半導体領域１２ｂの表層一部にシリサイド層ＳＬを形成しても良い。一方、データ読み出し用のＭＩＳ・ＦＥＴＱＲの半導体領域１２，１２の他方は、上記選択用ＭＩＳ・ＦＥＴＱＳのソース・ドレイン用のｎ型の半導体領域１２の一方と共有とされている。

選択用ＭＩＳ・ＦＥＴＱＳは、ゲート電極ＦＧＳと、ゲート絶縁膜１０ｅと、ソース・ドレイン用の一対のｎ型の半導体領域１２，１２とを有している。選択用ＭＩＳ・ＦＥＴＱＳのチャネルは、上記ゲート電極ＦＧＳと活性領域Ｌ１とが平面的に重なる上記ｐ型のウエルＨＰＷ３の上層に形成される。

上記ゲート電極ＦＧＳは、例えば低抵抗な多結晶シリコンにより形成されている。このゲート電極ＦＧＳは、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｆに電気的に接続されている。この導体部７ｆは、上記選択線ＧＳに電気的に接続されている。上記ゲート絶縁膜１０ｅは、例えば酸化シリコンからなり、ゲート電極ＦＧＳと基板１Ｓ（ｐ型のウエルＨＰＷ３）との間に形成されている。このゲート絶縁膜１０ｅの厚さは、例えば１３．５ｎｍ程度である。選択用ＭＩＳ・ＦＥＴＱＳの一対のｎ型の半導体領域１２，１２の構成は、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲのｎ型の半導体領域１２と同じである。選択用ＭＩＳ・ＦＥＴＱＳの他方のｎ型の半導体領域１２は、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｇに電気的に接続されている。この導体部７ｇには、上記データ読み出し用のビット線ＲＢＬに電気的に接続されている。この導体部７ｇが接するｎ＋型の半導体領域１２ｂの表層一部にシリサイド層ＳＬを形成しても良い。

また、上記浮遊ゲート電極ＦＧが上記ｐ型のウエル（第４ウエル）ＨＰＷ１に平面的に重なる第３位置には、上記容量部Ｃが形成されている。この容量部Ｃは、制御ゲート電極ＣＧＷと、容量電極（第３電極）ＦＧＣ２と、容量絶縁膜（第３絶縁膜）１０ｃと、ｐ型の半導体領域１３、ｐ型のウエルＨＰＷ１と、キャップ電極ＣＡＰとを有している。

容量電極ＦＧＣ２は、上記制御ゲート電極ＣＧＷに対向する浮遊ゲート電極ＦＧ部分により形成されており、上記容量部Ｃの一方の電極を形成する部分である。このようにメモリセルＭＣのゲート構成を単層構成とすることにより、不揮発性メモリのメモリセルＭＣと主回路の素子との製造上の整合を容易にすることができるので、半導体装置の製造時間の短縮や製造コストの低減を図ることができる。

また、容量電極ＦＧＣ２の第２方向Ｘの長さは、上記データ書き込み・消去用の容量部ＣＷＥの容量電極ＦＧＣ１や上記データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート電極ＦＧＲの第２方向Ｘの長さよりも長くなるように形成されている。これにより、容量電極ＦＧＣの平面積を大きく確保できるので、カップリング比を高めることができ、制御ゲート電極ＣＧＷからの電圧供給効率を向上させることが可能となっている。

上記容量絶縁膜１０ｃは、例えば酸化シリコンからなり、容量電極ＦＧＣ２と基板１Ｓ（ｐ型のウエルＨＰＷ１）との間に形成されている。容量絶縁膜１０ｃは、上記ゲート絶縁膜１０ｂ，１０ｅ、容量絶縁膜１０ｄを形成するための熱酸化工程により同時に形成されており、その厚さは、例えば１３．５ｎｍ程度である。

容量部Ｃのｐ型の半導体領域１３は、ｐ型のウエルＨＰＷ１内において容量電極ＦＧＣ２を挟み込む位置に容量電極ＦＧＣ２に対して自己整合的に形成されている。この半導体領域１３は、それぞれチャネル側のｐ−型の半導体領域１３ａと、その各々に接続されたｐ＋型の半導体領域１３ｂとを有している。このｐ−型の半導体領域１３ａおよびｐ＋型の半導体領域１３ｂには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域１３ｂの不純物濃度の方が、ｐ−型の半導体領域１３ａの不純物濃度よりも高くなるように設定されている。この半導体領域１３は、ｐ型のウエルＨＰＷ１と電気的に接続されている。ｐ型の半導体領域１３およびｐ型のウエルＨＰＷ１は、容量部Ｃの制御ゲート電極ＣＧＷ（上記他方の電極）を形成する部分である。このｐ型の半導体領域１３は、上記絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｅに電気的に接続されている。この導体部７ｅは、第１層目の金属配線からなるキャップ電極ＣＡＰに電気的に接続されており、さらにこのキャップ電極ＣＡＰは上記制御ゲート配線ＣＧに電気的に接続されている。第１層目の金属配線は、例えばアルミニウム（Ａｌ）を主導電材料とする金属からなる。この導体部７ｅが接するｐ＋型の半導体領域１３ｂの表層一部にシリサイド層ＳＬを形成しても良い。

キャップ電極ＣＡＰは、容量部Ｃの容量電極ＦＧＣ２の上方に形成され、絶縁層６を介して容量電極ＦＧＣ２の全面と平面的に重なるように形成されている。このキャップ電極ＣＡＰは、容量部Ｃの容量電極ＦＧＣ２の上方にのみ形成されており、データ書き込み・消去用容量部ＣＷＥおよびデータ読み出し用のＭＩＳ・ＦＥＴＱＲの上方には形成されていない。また、キャップ電極ＣＡＰは第２方向Ｘに延びるように形成され、第２方向Ｘに隣接する各々のメモリセルＭＣの容量部Ｃの容量電極ＦＧＣ２の上方に形成されたキャップ電極ＣＡＰと繋がっている。ここでは、容量電極ＦＧＣ２の全面と平面的に重なる位置にキャップ電極ＣＡＰを形成したが、容量電極ＦＧＣ２の一部と平面的に重なる位置にキャップ電極ＣＡＰを形成しても良い。

図６にメモリセルＭＣのカップリング比を説明する模式図を示す。容量部Ｃの制御ゲート電極ＣＧＷと容量部ＣＷＥのチャネル（ｐ型のウエルＨＰＷ２）との間のデータ書き込みおよびデータ消去動作時のカップリング比αｐならびに読み出し時のカップリング比αｒは以下のように算出される。

αｐ＝（（Ｃ１＋Ｃｍ）＋０．５Ｃｒ）／（（Ｃ１＋Ｃｍ）＋Ｃ２＋Ｃｒ）
αｒ＝（Ｃ１＋Ｃｍ）／（（Ｃ１＋Ｃｍ）＋Ｃ２＋Ｃｒ）
ここで、Ｃ１は容量部Ｃの制御ゲート電極ＣＧＷ（ｐ型のウエルＨＰＷ１）と容量電極ＦＧＣ２（浮遊ゲートＦＧ）との間の容量、Ｃｍは容量部Ｃのキャップ電極ＣＡＰと容量電極ＦＧＣ２（浮遊ゲートＦＧ）との間の容量、Ｃ２は容量部ＣＷＥのｐ型のウエルＨＰＷ２と容量電極ＦＧＣ１（浮遊ゲートＦＧ）との間の容量、Ｃｒはデータ読み出し用のＭＩＳ・ＦＥＴＱＲのｐ型のウエルＨＰＷ３とゲート電極ＦＧＲ（第２電極）との間の容量である。

容量部Ｃにキャップ電極ＣＡＰを形成しない場合は、容量部Ｃのゲート容量Ｃｔは容量Ｃ１のみとなる。これに対して、容量部Ｃにキャップ電極ＣＡＰを形成した場合は、キャップ電極ＣＡＰと容量電極ＦＧＣ２との間に容量Ｃｍが発生する。キャップ電極ＣＡＰは導体部７ｅおよびｐ型の半導体領域１３を通じて制御ゲート電極ＣＧＷと電気的に接続されているので、キャップ電極ＣＡＰを形成することにより、容量部Ｃのゲート容量Ｃｔは容量Ｃ１に容量Ｃｍが並列に加算された値（Ｃｔ＝Ｃ１＋Ｃｍ）となる。これにより、キャップ電極ＣＡＰを形成しない場合よりもカップリング比が高くなり、電位が自動的に昇圧されるので、制御ゲート電極ＣＧＷからの電圧供給効率を向上させることが可能となる。

例えばキャップ電極ＣＡＰを形成することにより、データ書き込み動作時では容量部ＣＷＥにおいてチャネル（ｐ型のウエルＨＰＷ２）から容量電極ＦＧＣ１（浮遊ゲートＦＧ）への電子の注入速度が速くなり、データ消去動作時では容量部ＣＷＥにおいて容量電極ＦＧＣ１（浮遊ゲートＦＧ）からチャネル（ｐ型のウエルＨＰＷ２）への電子の引き抜き速度が速くなる。また、データ読み出し動作時ではデータ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルに流れるドレイン電流が増加する。

容量部Ｃの容量電極ＦＧＣ２とキャップ電極ＣＡＰとの間の絶縁層６の厚さは１００〜３５０ｎｍの範囲が望ましい。絶縁層６の厚さが３５０ｎｍよりも厚くなると、キャップ電極ＣＡＰを形成したことによる容量部Ｃのゲート容量Ｃｔへの容量Ｃｍの追加の効果が得られなくなる。また、絶縁層６の厚さが１００ｎｍよりも薄くなると、容量電極ＦＧＣ２とキャップ電極ＣＡＰとの間の絶縁耐圧が確保できなくなり、また外部からの電荷（正電荷）の侵入に起因したリテンション不良が発生し易くなる。

図７にメモリセルＭＣのデータ書き込み動作時およびデータ消去動作時のしきい値電圧（Ｖｔｈ）とパルス印加時間との関係を説明するグラフ図を示す。図７には、キャップ電極ＣＡＰを形成した場合とキャップ電極ＣＡＰを形成しない場合のそれぞれの特性を示している。データ書き込み動作時に容量部Ｃの制御ゲート電極ＣＧＷに印加される制御電圧（Ｖｃｇ）は＋９Ｖ、容量部ＣＷＥのｐ型のウエルＨＰＷ２に印加される電圧（Ｖｐｔ）は−９Ｖである。また、データ消去動作時に容量部Ｃの制御ゲート電極ＣＧＷに印加される制御電圧（Ｖｃｇ）は−９Ｖ、容量部ＣＷＥのｐ型のウエルＨＰＷ２に印加される電圧（Ｖｐｔ）は＋９Ｖである。

データ書き込み動作時およびデータ消去動作時ともに、キャップ電極ＣＡＰを形成しない場合よりもキャップ電極ＣＡＰを形成した場合の方が、短いパルス印加時間で同じしきい値電圧（Ｖｔｈ）が得られている。キャップ電極ＣＡＰを形成した場合は、キャップ電極ＣＡＰを形成しない場合よりもデータ書き込み速度は約１．５〜２倍程度速く、データ消去速度は約３〜４倍程度速くなる。

図８にキャップ電極ＣＡＰに印加される電圧（Ｖｍ）をパラメータとしたメモリセルＭＣのデータ読み出し動作時のデータ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルに流れるドレイン電流（Ｉｄ）と制御電圧（Ｖｃｇ）との関係を説明するグラフ図を示す。

データ読み出し用のＭＩＳ・ＦＥＴＱＲのドレイン電流（Ｉｄ）はキャップ電極ＣＡＰに印加される電圧（Ｖｍ）が高くなると増加しており、キャップ電極ＣＡＰからの電界がデータ読み出し用のＭＩＳ・ＦＥＴＱＲの読み出し特性にも影響を及ぼしていると考えられる。

次に、本実施の形態１による不揮発性メモリのデータの書き込み動作、データ消去動作およびデータ読み出し動作について説明する。

図９は本実施の形態１による不揮発性メモリのデータ書き込み動作時における選択メモリセルＭＣｓの各部へ印加される電圧の一例を示す図４のＹ１−Ｙ１線の断面図である。

ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば９Ｖ程度の電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３との電気的な分離を行う。また、上記制御ゲート配線ＣＧから導体部７ｅを通じて容量部Ｃの制御ゲート電極ＣＧＷに、例えば９Ｖ程度の正の制御電圧を印加する。また、上記データ書き込み・消去用のビット線ＷＢＬから導体部７ｃを通じて容量部ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば−９Ｖ程度の負の電圧を印加する。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、上記選択線ＧＳから導体部７ｇを通じて選択用ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳに、例えば０Ｖを印加する。また、上記ソース線から導体部７ｄを通じてデータ読み出し用のＭＩＳ・ＦＥＴＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ読み出し用のビット線ＲＢＬから導体部７ｆを通じて、選択用ＭＩＳ・ＦＥＴＱＳの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。これにより、選択メモリセルＭＣｓのデータ書き込み・消去用の容量部ＣＷＥのｐ型のウエルＨＰＷ２の電子を、チャネル全面のＦＮトンネル電流により容量絶縁膜１０ｄを通じて容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）に注入し、データを書き込む。

図１０は本実施の形態１による不揮発性メモリのデータ消去動作時における選択メモリセルＭＣｓの各部への印加される電圧の一例を示す図４のＹ１−Ｙ１線の断面図である。

ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば９Ｖ程度の電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３との電気的な分離を行う。また、上記制御ゲート配線ＣＧから導体部７ｅを通じて容量部Ｃの制御ゲート電極ＣＧＷに、例えば−９Ｖ程度の負の制御電圧を印加する。また、上記データ書き込み・消去用のビット線ＷＢＬから導体部７ｃを通じて容量部ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば９Ｖ程度の正の電圧を印加する。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、上記選択線ＧＳから導体部７ｇを通じて選択用ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳに、例えば０Ｖを印加する。また、上記ソース線から導体部７ｄを通じてデータ読み出し用のＭＩＳ・ＦＥＴＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ読み出し用のビット線ＲＢＬから導体部７ｆを通じて、選択用ＭＩＳ・ＦＥＴＱＳの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。これにより、選択メモリセルＭＣｓのデータ書き込み・消去用の容量部ＣＷＥの容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）に蓄積された電子を、チャネル全面のＦＮトンネル電流により容量絶縁膜１０ｄを通じてｐ型のウエルＨＰＷ２に放出し、データを消去する。

図１１は本実施の形態１による不揮発性メモリのデータ読み出し動作時における選択メモリセルＭＣｓの各部へ印加される電圧の一例を示す図４のＹ１−Ｙ１線の断面図である。

ここでは導体部７ｂを通じてｎ型のウエルＨＮＷおよびｎ型の埋込ウエルＤＮＷに、例えば３Ｖ程度の電圧を印加して基板１Ｓとｐ型のウエルＨＰＷ１，ＨＰＷ２，ＨＰＷ３との電気的な分離を行う。また、上記制御ゲート配線ＣＧから導体部７ｅを通じて容量部Ｃの制御ゲート電極ＣＧＷに、例えば３Ｖ程度の正の制御電圧を印加する。これにより、データ読み出し用のＭＩＳ・ＦＥＴＱＲのゲート電極ＦＧＲに正の電圧を印加する。また、導体部７ａを通じて、ｐ型のウエルＨＰＷ３に、例えば０Ｖを印加する。また、上記選択線ＧＳから導体部７ｇを通じて選択用ＭＩＳ・ＦＥＴＱＳのゲート電極ＦＧＳに、例えば３Ｖを印加する。また、上記ソース線から導体部７ｄを通じてデータ読み出し用のＭＩＳ・ＦＥＴＱＲの一方のｎ型の半導体領域１２に、例えば０Ｖを印加する。また、データ読み出し用のビット線ＲＢＬから導体部７ｆを通じて、選択用ＭＩＳ・ＦＥＴＱＳの一方のｎ型の半導体領域１２に、例えば１Ｖを印加する。また、上記データ書き込み・消去用のビット線ＷＢＬから導体部７ｃを通じて容量部ＣＷＥの一方の電極（ｐ型の半導体領域１５およびｐ型のウエルＨＰＷ２）に、例えば０Ｖの電圧を印加する。これにより、選択メモリセルＭＣｓのデータ読み出し用のＭＩＳ・ＦＥＴＱＲをオン条件とし、そのデータ読み出し用のＭＩＳ・ＦＥＴＱＲのチャネルにドレイン電流が流れるか否かにより、選択メモリセルＭＣｓに記憶されているデータが０／１のいずれなのかを読み出す。

このように、本実施の形態１によれば、容量部Ｃの容量電極ＦＧＣ２の上方に、絶縁層６を介して容量電極ＦＧＣ２の全面と平面的に重なるようにキャップ電極ＣＡＰを形成し、このキャップ電極ＣＡＰを制御ゲート電極ＣＧＷと電気的に接続することにより、容量部Ｃの面積を増加させることなく容量部Ｃのゲート容量Ｃｔを容量Ｃ１から容量（Ｃ１＋Ｃｍ）へ増加させることができる。これにより、キャップ電極ＣＡＰを形成しない場合と比してカップリング比が高くなるので、制御ゲート電極ＣＧＷからの電圧供給効率を向上させることが可能となり、データ書き込み速度およびデータ消去速度を向上させることができる。

（実施の形態２）
本実施の形態２では、前述した実施の形態１による不揮発性メモリのメモリセルＭＣの変形例について説明する。前述した実施の形態１によるメモリセルＭＣと本実施の形態２によるメモリセルＭＣ２とが相違する点はキャップ電極の構造であり、他の部分の構造は前述した実施の形態１によるメモリセルＭＣとほぼ同じである。よって、ここでは、キャップ電極以外の上記他の部分の構造の説明は省略する。

図１２は本実施の形態２による半導体装置における不揮発性メモリのメモリセルＭＣ２の一例の平面図、図１３は図１２のキャップ電極ＣＡＰ２の平面図、図１４は図１２のＹ２−Ｙ２線の断面図である。なお、図１２では図面を見易くするためにキャップ電極ＣＡＰ２にハッチングを付しており、また、図１３では浮遊ゲート電極ＦＧを一点破線で示している。

前述した実施の形態１においては、容量電極ＦＧＣ２の全面を覆うように、キャップ電極ＣＡＰを容量電極ＦＧＣ２の全面と平面的に重なる位置に形成している。例えば絶縁層６上にアルミニウム（Ａｌ）を主導電材料とする金属膜を堆積した後、この金属膜をフォトリソグラフィ法およびドライエッチング法を用いて加工して、面パターンのキャップ電極ＣＡＰを形成している。

これに対して、本実施の形態２においては、第１層目の金属配線をダマシン配線により形成している。ダマシン配線では、配線幅を広くとるとディッシングと呼ばれる配線断面が皿状に窪む現象が生じることから、キャップ電極ＣＡＰ２を前述した実施の形態１に示したような面積の広い面パターンで形成することができない。そのため、キャップ電極ＣＡＰ２をダマシン配線により形成される複数の線パターンにより構成している。キャップ電極ＣＡＰ２の第１方向Ｙに沿って配置される線パターンのライン・アンド・スペース（Ｌｙ／Ｓｙ）として、例えば０．２μｍ／０．２μｍ程度を例示することができる。また、キャップ電極ＣＡＰ２の第２方向Ｘに沿って配置される線パターンのライン・アンド・スペース（Ｌｘ／Ｓｘ）として、例えば０．３μｍ／２．１μｍ程度を例示することができる。

次に、上記キャップ電極ＣＡＰ２の形成方法の一例を説明する。図１４に示すように、まず、絶縁層６上に第１厚さのストッパ絶縁層２０ａおよび第２厚さの配線形成用の絶縁層２０ｂを順次形成する。ストッパ絶縁層２０ａは絶縁層２０ｂへの溝加工の際にエッチングストッパとなる膜であり、絶縁層２０ｂに対してエッチング選択比を有する材料を用いる。ストッパ絶縁層２０ａは、例えばプラズマＣＶＤ法により形成される窒化シリコンからなり、絶縁層２０ｂは、例えばプラズマＣＶＤ法により形成される酸化シリコンからなる。

次に、フォトリソグラフィ法によりレジストパターンを形成し、このレジストパターンをマスクとしたドライエッチング法によってストッパ絶縁層２０ａおよび絶縁層２０ｂの所定の領域に配線溝２１を形成した後、基板１Ｓの主面上にバリアメタル膜を形成する。バリアメタル膜は、例えば窒化チタン（ＴｉＮ）、タンタル（Ｔａ）または窒化タンタル（ＴａＮ）などからなる。続いてこのバリアメタル膜上にＣＶＤ法またはスパッタリング法により銅（Ｃｕ）のシード層を形成し、さらにシード層上に電解メッキ法により銅メッキ膜を形成する。銅メッキ膜により配線溝２１の内部を埋め込む。続いて配線溝２１以外の領域の銅メッキ膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅（Ｃｕ）を主導電材料とするキャップ電極ＣＡＰ２（第１層目の金属配線）を形成する。

このように、第１層目の金属配線をダマシン配線により形成した場合でも、ダマシン配線からなる複数の線パターンによってキャップ電極ＣＡＰ２を形成することができる。このキャップ電極ＣＡＰ２を制御ゲート電極ＣＧＷと電気的に接続することにより、前述した実施の形態１と同様に、容量部Ｃの面積を増加させることなく容量部Ｃのゲート容量Ｃｔを容量Ｃ１から容量（Ｃ１＋Ｃｍ）へ増加させることができる。これにより、前述した実施の形態１と同様の効果を得ることができる。

（実施の形態３）
本実施の形態３では、前述した実施の形態１による不揮発性メモリのメモリセルＭＣの他の変形例について説明する。

図１５は本実施の形態３による半導体装置における不揮発性メモリのメモリセルＭＣ３の一例の平面図、図１６は図１５のＹ３−Ｙ３線の断面図である。なお、図１５では図面を見易くするためにキャップ電極ＣＡＰにハッチングを付している。

本実施の形態３においては、データ書き込み・消去用の容量部ＣＷＥに、ｐ型の半導体領域１５とｎ型の半導体領域３０との異なる導電型の半導体領域が形成されている。すなわち、データ書き込み・消去用の容量部ＣＷＥにおいては、容量電極ＦＧＣ１の左右の半導体領域の導電型が非対称になっている。

ｎ型の半導体領域３０は、互いに電気的に接続されたｎ−型の半導体領域３０ａとｎ＋型の半導体領域３０ｂとを有している。ｎ−型の半導体領域３０ａは、容量電極ＦＧＣ１の一方の端部辺りから基板１Ｓの主面に沿ってサイドウォールＳＷの幅分程度延びて終端している。ｎ＋型の半導体領域３０ｂは、上記ｎ−型の半導体領域３０ａの終端で一部重なり、その重なり位置から基板１Ｓの主面に沿って所望の長さ分だけ延びて分離部ＴＩで終端している。

このｎ−型の半導体領域３０ａおよびｎ＋型の半導体領域３０ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域３０ｂの不純物濃度の方が、ｎ−型の半導体領域３０ａよりも不純物濃度が高くなっている。

本実施の形態３では、上記ｎ型の半導体領域３０が、図１５に示すように、互いに隣接する２つの浮遊ゲート電極ＦＧの隣接間に形成されている。すなわち、ｎ型の半導体領域３０は、２つのデータ書き込み・消去用の容量部ＣＷＥの共有領域になっている。

また、本実施の形態３においては、容量部Ｃに、ｐ型の半導体領域１３とｎ型の半導体領域３１との異なる導電型の半導体領域が形成されている。すなわち、容量部Ｃにおいては、容量電極ＦＧＣ２の左右の半導体領域の導電型が非対称になっている。

ｎ型の半導体領域３１は、互いに電気的に接続されたｎ−型の半導体領域３１ａとｎ＋型の半導体領域３１ｂとを有している。ｎ−型の半導体領域３１ａは、容量電極ＦＧＣ２の一方の端部辺りから基板１Ｓの主面に沿ってサイドウォールＳＷの幅分程度延びて終端している。ｎ＋型の半導体領域３１ｂは、上記ｎ−型の半導体領域３１ａの終端で一部重なり、その重なり位置から基板１Ｓの主面に沿って所望の長さ分だけ延びて分離部ＴＩで終端している。

このｎ−型の半導体領域３１ａおよびｎ＋型の半導体領域３１ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域３１ｂの不純物濃度の方が、ｎ−型の半導体領域３１ａよりも不純物濃度が高くなっている。

本実施の形態３では、上記ｎ型の半導体領域３１が、図１５に示すように、互いに隣接する２つの浮遊ゲート電極ＦＧの隣接間に形成されている。すなわち、ｎ型の半導体領域３１は、２つの容量部Ｃの共有領域になっている。

上記したｎ−型の半導体領域３０ａ，３１ａは、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択用ＭＩＳ・ＦＥＴＱＳのｎ−型の半導体領域１２ａの形成工程時に同時に形成されている。また、上記したｎ＋型の半導体領域３０ｂ，３１ｂは、上記データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび選択用ＭＩＳ・ＦＥＴＱＳのｎ＋型の半導体領域１２ｂの形成工程時に同時に形成されている。

このように、データ書き込み・消去用の容量部ＣＷＥおよび容量部Ｃに、ｐ＋型の半導体領域１５ｂ，１３ｂおよびｎ＋型の半導体領域３０ｂ，３１ｂの両方を設けたことにより、データ書き込み・消去用の容量部ＣＷＥではｎ＋型の半導体領域３０ｂが電荷注入時の電子の供給源として作用し、容量部Ｃではｎ＋型の半導体領域３１ｂが反転層への電子の供給源として作用するので、データの書き込み速度および消去速度を向上させることができる。なお、このメモリセルＭＣ３の詳細な構成および効果については、例えば特開２００７−１１００７３号公報に詳細に記載されているので、ここでの説明は省略する。

次に、上記ｎ型の半導体領域３０，３１の形成方法の一例を図１７〜図１９により説明する。

図１７は本実施の形態３による半導体装置の不揮発性メモリにおけるメモリセルＭＣ３にｎ型の半導体領域３０，３１およびｐ型の半導体領域１３，１５形成する際のマスクを示したメモリセルＭＣ３の平面図を示している。

図１７に示す開口部ＮＡ，ＮＢは、本実施の形態３による半導体装置の製造工程中において基板１Ｓ（この段階ではウエハと称する平面円形状の半導体薄板）の主面上に堆積された第１レジスト膜（マスク）に形成された平面四角形状の開口部である。この開口部ＮＡ，ＮＢは、それぞれ上記ｎ型の半導体領域３０，３１を形成するためのｎ型不純物の導入領域になる。

また、２つの開口部ＰＡおよび２つの開口部ＰＢは、本実施の形態３による半導体装置の製造工程中において基板１Ｓ（この段階では上記ウエハ）の主面上に堆積された第２レジスト膜（マスク）に形成された平面四角形状の開口部である。この開口部ＰＡ，ＰＢは、それぞれ上記ｐ型の半導体領域１５，１３を形成するためのｐ型不純物の導入領域になる。

なお、上記第１レジスト膜および上記第２レジスト膜はそれぞれ別々に塗布された別々のレジスト膜であるが、ここでは開口部ＮＡ，ＮＢ，ＰＡ，ＰＢの相対的な平面位置関係を示すため同一の図に示した。

上記データ書き込み・消去用の容量部ＣＷＥに配置される上記開口部ＮＡは、その第２方向Ｘの両端部が、互いに隣接する２つの容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）の一部に重なった状態で、互いに隣接する２つの容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）の間に配置されている。

この開口部ＮＡは、互いに隣接する２つの容量電極ＦＧＣ１の間の活性領域Ｌ２部分を内包するように配置されている。開口部ＮＡの第２方向Ｘの長さは、互いに隣接する２つの容量電極ＦＧＣ１のうち、一方の容量電極ＦＧＣ１の第２方向Ｘ（短方向）の中央から他方の容量電極ＦＧＣ１の第２方向Ｘ（短方向）の中央まで延在している。また、開口部ＮＡの第１方向Ｙの長さは、ｐ型のウエルＨＰＷ２の第１方向Ｙの長さとほぼ一致する程度となっている。

このため、開口部ＮＡからは、互いに隣接する容量電極ＦＧＣ１の間の活性領域Ｌ２部分の全体と、２つの容量電極ＦＧＣ１の各々の第２方向Ｘ（短方向）の半分の部分とが露出される。

一方、上記データ書き込み・消去用の容量部ＣＷＥに配置される上記２つの開口部ＰＡの各々は、その第２方向Ｘの一端部が、互いに隣接する２つの容量電極ＦＧＣ１（浮遊ゲート電極ＦＧ）の各々の一部に重なるように配置されている。この２つの開口部ＰＡの各々の第２方向Ｘの一端は、互いに隣接する２つの容量電極ＦＧＣ１の各々の第２方向Ｘ（短方向）の中央で終端している。このため、２つの開口部ＰＡの各々からは、ｐ型の半導体領域１５の形成領域（活性領域Ｌ２）の他、２つの容量電極ＦＧＣ１の各々の第２方向Ｘ（短方向）の半分の部分が露出される。

このため、互いに隣接する２つの容量電極ＦＧＣ１の各々には、開口部ＮＡからのｎ型不純物の導入により形成されるｎ型の半導体領域と、開口部ＰＡからのｐ型不純物の導入により形成されるｐ型の半導体領域とが第２方向Ｘ（短方向）に沿って半分ずつ並んで形成されている。

ただし、この容量電極ＦＧＣ１のｎ型の半導体領域と、ｐ型の半導体領域との接合面（境界面）が、浮遊ゲート電極ＦＧの長手方向（第１方向Ｙ）に対して交差することのないように形成されている。すなわち、この容量電極ＦＧＣ１のｎ型の半導体領域と、ｐ型の半導体領域との接合面は、浮遊ゲート電極ＦＧの長手方向（第１方向Ｙ）に対して沿うように配置される。

これは、仮に容量電極ＦＧＣ１のｎ型の半導体領域と、ｐ型の半導体領域との接合面が、浮遊ゲート電極ＦＧの長手方向（第１方向Ｙ）に対して交差するように形成されると、そのｐｎ接合面が電位の供給方向に対して交差するので、電位の伝達が劣化し、データの書き込み・消去特性あるいは読み出し特性が劣化してしまうからである。

ここで、浮遊ゲート電極ＦＧの上面にシリサイド層が形成されている場合は、容量電極ＦＧＣ１の長手方向に対して交差するように上記ｐｎ接合面が形成されていたとしてもシリサイド層を通じて電位の供給ができる。これに対して、本実施の形態３の場合、上記のように浮遊ゲート電極ＦＧの上面にシリサイド層が形成されていないので、上記ｐｎ接合面が容量電極ＦＧＣ１の長手方向に対して交差するように形成されていると、上記電位の伝達の劣化が生じ易い。従って、本実施の形態３の場合は、特に容量電極ＦＧＣ１に形成される上記ｐｎ接合面が容量電極ＦＧＣ１の長手方向に交差しないように配置することが好ましい。なお、浮遊ゲート電極ＦＧは、上記開口部ＮＡ，ＰＡからの不純物導入工程前は、ｎ＋型の多結晶シリコンにより形成されている。

上記容量部Ｃに配置される上記開口部ＮＢは、その第２方向Ｘの両端部が、互いに隣接する２つの容量電極ＦＧＣ２（浮遊ゲート電極ＦＧ）の一部に重なった状態で、互いに隣接する２つの容量電極ＦＧＣ２（浮遊ゲート電極ＦＧ）の間に配置されている。

この開口部ＮＢは、互いに隣接する２つの容量電極ＦＧＣ２の間の活性領域Ｌ３部分を内包するように配置されている。開口部ＮＢの第２方向Ｘの長さは、互いに隣接する２つの容量電極ＦＧＣ２のうち、一方の容量電極ＦＧＣ２の第２方向Ｘ（短方向）の中央から他方の容量電極ＦＧＣ２の第２方向Ｘ（短方向）の中央まで延在していることである。また、開口部ＮＢの第１方向Ｙの長さは、ｐ型のウエルＨＰＷ１の第１方向Ｙの長さとほぼ一致する程度となっている。

このため、開口部ＮＢからは、互いに隣接する容量電極ＦＧＣ２の間の活性領域Ｌ３部分の全体と、２つの容量電極ＦＧＣ２の各々の第２方向Ｘ（短方向）の半分の部分とが露出される。ここでは、浮遊ゲート電極ＦＧのネック部分ＦＡ（くびれ部分、浮遊ゲート電極ＦＧの幅広の部分（容量電極ＦＧＣ２）と、幅の狭い部分との境界部分）も開口部ＮＢから露出される。

一方、上記容量部Ｃに配置される上記２つの開口部ＰＢの各々は、その第２方向Ｘの一端部が、互いに隣接する２つの容量電極ＦＧＣ２（浮遊ゲート電極ＦＧ）の各々の一部に重なるように配置されている。２つの開口部ＰＢの各々からは、ｐ型の半導体領域１３の形成領域（活性領域Ｌ３）の他、２つの容量電極ＦＧＣ２の各々の第２方向Ｘ（短方向）の一部分が露出される。

このため、互いに隣接する２つの容量電極ＦＧＣ２の各々には、開口部ＮＢからのｎ型不純物の導入により形成されるｎ型の半導体領域と、開口部ＰＢからのｐ型不純物の導入により形成されるｐ型の半導体領域とが第２方向Ｘ（短方向）に沿って隣接した状態で並んで形成されている。なお、この容量電極ＦＧＣ２のｎ型の半導体領域とｐ型の半導体領域との接合面は、浮遊ゲート電極ＦＧの長手方向（第２方向Ｙ）に対して沿うように容量電極ＦＧＣ２に形成される。

ただし、本実施の形態３においては、浮遊ゲート電極ＦＧの上記ネック部分ＦＡにｎ型の半導体領域とｐ型の半導体領域との接合面（境界面）が形成されないようにしている。このため、開口部ＮＢは、その長辺（浮遊ゲート電極ＦＧの長手方向に交差する第２方向Ｘに沿う辺）が浮遊ゲート電極ＦＧの幅の細いところで横切るように形成される。

これは、仮に浮遊ゲート電極ＦＧのネック部分ＦＡにおいて、ｎ型の半導体領域とｐ型の半導体領域との接合面が、浮遊ゲート電極ＦＧの長手方向（第１方向Ｙ）に対して交差するように形成されてしまうと、そのｐｎ接合面が電位の供給方向に対して交差するので、電位の伝達が劣化し、データの書き込み・消去特性あるいは読み出し特性が劣化してしまうからである。

図１８は本実施の形態３による半導体装置の不揮発性メモリにおけるメモリセルＭＣ３のデータ書き込み・消去用の容量部ＣＷＥの第２方向Ｘに沿った要部断面図、図１９は本実施の形態３による半導体装置の不揮発性メモリにおけるメモリセルＭＣ３の容量部Ｃの第２方向Ｘに沿った要部断面図である。

図１８および図１９に示すように、容量部ＣＷＥ，Ｃの容量電極ＦＧＣ１，ＦＧＣ２の各々には、ｎ＋型の半導体領域４０ａ，４０ｂとｐ＋型の半導体領域４１ａ，４１ｂとが第２方向Ｘに沿って半分ずつ並んで形成されている。なお、浮遊ゲート電極ＦＧにおいて、容量部ＣＷＥ，Ｃ以外の部分はｎ＋型となっている。

このような構成にした理由は、容量電極ＦＧＣ１，ＦＧＣ２の導電型が単一であると、ｐ型のウエルＨＰＷ１，ＨＰＷ２に印加される電圧によって、容量電極ＦＧＣ１，ＦＧＣ２の下部全面が空乏化してしまう場合が生じるからである。例えば容量電極ＦＧＣ１，ＦＧＣ２の全体がｎ＋型の場合、ｐ型のウエルＨＰＷ１，ＨＰＷ２に正の電圧が印加される場合は良いが、ｐ型のウエルＨＰＷ１，ＨＰＷ２に負の電圧が印加されると、容量電極ＦＧＣ１，ＦＧＣ２の下部（容量絶縁膜１０ｃ，１０ｄに接する部分側）全体に空乏層が形成されてしまう。この結果、実効的なカップリング容量が低下するので、容量電極ＦＧＣ１，ＦＧＣ２（浮遊ゲート電極ＦＧ）の電位の制御効率が低下する。従って、データの書き込み速度および消去速度が遅くなる。また、データ書き込み速度および消去速度にバラツキが生じる。

これに対して、本実施の形態３によれば、容量電極ＦＧＣ１，ＦＧＣ２にｐ型とｎ型との両方の導電型の半導体領域を形成したことにより、ｐ型のウエルＨＰＷ１，ＨＰＷ２に正負いずれの電圧が印加されても、容量電極ＦＧＣ１，ＦＧＣ２の下部の半分のいずれか一方は空乏化されずに済む。これにより、実効的なカップリング容量を増大させることができるので、容量電極ＦＧＣ１，ＦＧＣ２（浮遊ゲート電極ＦＧ）の電位を効率的にコントロールすることができる。従って、データの書き込み速度および消去速度を向上させることができる。また、データ書き込み速度および消去速度のバラツキも低減できる。

なお、このメモリセルＭＣ３のデータ書き込み動作および消去動作については、例えば特開２００７−１１００７３号公報に詳細に記載されているので、ここでの説明は省略する。

本実施の形態３においても、前述した実施の形態１と同様に、容量部Ｃにおいてキャップ電極ＣＡＰが形成されている。すなわち、容量部Ｃの制御ゲート電極ＣＧＷ（上記他方の電極）を形成する部分であるｐ型の半導体領域１３およびｐ型のウエルＨＰＷ１は、絶縁層６に形成されたコンタクトホールＣＴ内の導体部７ｅに電気的に接続されており、さらにこの導体部７ｅは、第１層目の金属配線からなるキャップ電極ＣＡＰに電気的に接続されている。これにより、キャップ電極ＣＡＰを形成しない場合よりもカップリング比が高くなり、電位が自動的に昇圧されるので、制御ゲート電極ＣＧＷの電圧供給効率を向上させることが可能となる。

なお、本実施の形態３では、キャップ電極ＣＡＰは、容量電極ＦＧＣ２の全面と平面的に重なる面パターンであり、キャップ電極ＣＡＰを容量電極ＦＧＣ２と平面的に重なる位置に形成している。しかし、前述した実施の形態２において説明したように、キャップ電極ＣＡＰをダマシン配線により形成した線パターンで構成することもできる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

以上の説明では主として本発明者らによってなされた発明をその背景となった利用分野である半導体装置に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばマイクロマシンにも適用できる。この場合、マイクロマシンが形成された半導体基板に上記不揮発性メモリを形成することでマイクロマシンの簡単な情報を記憶することができる。

本発明は、不揮発性メモリセルを有する半導体装置の製造業に適用することができる。

１Ｓ 半導体基板
４ａ ｐ＋型の半導体領域
６ 絶縁層
６ａ 絶縁膜
６ｂ 層間絶縁膜
７ａ〜７ｇ 導体部
８ａ ｎ＋型の半導体領域
１０ｂ ゲート絶縁膜（第２絶縁膜）
１０ｃ 容量絶縁膜（第３絶縁膜）
１０ｄ 容量絶縁膜（第１絶縁膜）
１０ｅ ゲート絶縁膜
１２ ｎ型の半導体領域
１２ａ ｎ−型の半導体領域
１２ｂ ｎ＋型の半導体領域
１３ ｐ型の半導体領域
１３ａ ｐ−型の半導体領域
１３ｂ ｐ＋型の半導体領域
１５ ｐ型の半導体領域
１５ａ ｐ−型の半導体領域
１５ｂ ｐ＋型の半導体領域
２０ａ ストッパ絶縁層
２０ｂ 絶縁層
２１ 配線溝
３０ ｎ型の半導体領域
３０ａ ｎ−型の半導体領域
３０ｂ ｎ＋型の半導体領域
３１ ｎ型の半導体領域
３１ａ ｎ−型の半導体領域
３１ｂ ｎ＋型の半導体領域
４０ａ，４０ｂ ｎ＋型の半導体領域
４１ａ，４１ｂ ｐ＋型の半導体領域
Ｃ 容量部
ＣＡＰ，ＣＡＰ２ キャップ電極
ＣＧ，ＣＧ０，ＣＧ１ 制御ゲート配線
ＣＧＷ 制御ゲート電極
ＣＴ コンタクトホール
ＣＷＥ データ書き込み・消去用の容量部（電荷注入放出部）
ＤＮＷ ｎ型の埋込ウエル（第１ウエル）
ＦＡ ネック部分
ＦＧ 浮遊ゲート電極
ＦＧＣ１ 容量電極（第１電極）
ＦＧＣ２ 容量電極（第３電極）
ＦＧＲ ゲート電極（第２電極）
ＦＧＳ ゲート電極
ＧＳ 選択線
ＨＰＷ１ ｐ型のウエル（第４ウエル）
ＨＰＷ２ ｐ型のウエル（第２ウエル）
ＨＰＷ３ ｐ型のウエル（第３ウエル）
ＨＮＷ ｎ型のウエル
Ｌ，Ｌ１〜Ｌ５ 活性領域
ＭＣ，ＭＣ２，ＭＣ３ メモリセル
ＭＣｓ 選択メモリセル
ＮＡ，ＮＢ 開口部
ＰＡ，ＰＢ 開口部
ＱＲ データ読み出し用のＭＩＳ・ＦＥＴ
ＱＳ 選択用ＭＩＳ・ＦＥＴ
ＲＢＬ，ＲＢＬ０，ＲＢＬ１ データ読み出し用のビット線
ＳＬ シリサイド層
ＳＲ 保護絶縁膜
ＳＷ サイドウォール
ＴＩ 分離部
ＷＢＬ，ＷＢＬ０，ＷＢＬ１ データ書き込み・消去用のビット線

Claims (22)

1. 半導体基板の第１主面に配置された主回路形成領域と、
   前記半導体基板の第１主面に配置された不揮発性メモリ領域とを備え、
   前記不揮発性メモリ領域には、
   前記半導体基板の主面に形成された第１導電型の第１ウエルと、
   前記第１導電型とは反対の導電型を有する第２導電型のウエルであって、前記第１ウエルに内包されるように配置された第２ウエルと、
   前記第２導電型のウエルであって、前記第２ウエルとは電気的に分離された状態で、前記第２ウエルに対して沿うように、前記第１ウエルに内包されるように配置された第３ウエルと、
   前記第２導電型のウエルであって、前記第２ウエルおよび前記第３ウエルとは電気的に分離された状態で、前記第２ウエルに対して沿うように、前記第１ウエルに内包されるように配置された第４ウエルと、
   前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように配置された不揮発性メモリセルとを備え、
   前記不揮発性メモリセルは、
   前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように第１方向に延在して配置された浮遊ゲート電極と、
   前記浮遊ゲート電極が前記第２ウエルに平面的に重なる第１位置に形成されたデータ書き込みおよび消去用の素子と、
   前記浮遊ゲート電極が前記第３ウエルに平面的に重なる第２位置に形成されたデータ読み出し用の電界効果トランジスタと、
   前記浮遊ゲート電極が前記第４ウエルに平面的に重なる第３位置に形成された容量素子とを有し、
   前記データ書き込みおよび消去用の素子は、
   前記浮遊ゲート電極の前記第１位置に形成される第１電極と、前記第１電極と前記半導体基板との間に形成される第１絶縁膜と、前記第２ウエル内において前記第１電極を挟み込む位置に形成される第２導電型の一対の半導体領域と、前記第２ウエルとを有し、
   前記データ読み出し用の電界効果トランジスタは、
   前記浮遊ゲート電極の前記第２位置に形成される第２電極と、前記第２電極と前記半導体基板との間に形成される第２絶縁膜と、前記第３ウエル内において前記第２電極を挟み込む位置に形成された第１導電型の一対の半導体領域とを有し、
   前記容量素子は、
   前記浮遊ゲート電極の前記第３位置に形成される第３電極と、前記第３電極と前記半導体基板との間に形成される第３絶縁膜と、前記第４ウエル内において前記第３電極を挟み込む位置に形成される第２導電型の一対の半導体領域と、前記第４ウエルと、前記浮遊ゲート電極を覆う絶縁層上に前記第３電極と平面的に重なる位置に形成されるキャップ電極とを有し、
   前記キャップ電極は、前記絶縁層に形成されるコンタクトホール内の導体部および前記第４ウエル内に形成される前記一対の半導体領域を通じて前記第４ウエルと電気的に接続されて、前記容量素子は、前記キャップ電極と前記第３電極との間の容量および前記第３電極と前記第４ウエルとの間の容量を加算した容量を有することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、前記データ書き込みおよび消去用の素子におけるデータの書き換えは、チャネル全面のＦＮトンネル電流により行うことを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、前記キャップ電極は、前記浮遊ゲート電極の前記第１位置に形成される前記第１電極および前記第２位置に形成される前記第２電極とは平面的に重なっていないことを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、前記キャップ電極と前記浮遊ゲート電極の前記第３位置に形成されている前記第３電極との間の前記絶縁膜の厚さは１００〜３５０ｎｍであることを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、前記絶縁膜は窒化シリコンからなることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、前記キャップ電極は、前記浮遊ゲート電極の前記第３位置に形成される前記第３電極の全面と平面的に重なる位置に形成されていることを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、前記キャップ電極は、アルミニウムを主導電材料とする第１層目の金属配線により形成されていることを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、前記キャップ電極は、複数の線パターンから構成されて、前記浮遊ゲート電極の前記第３位置に形成される前記第３電極と平面的に重なる位置に形成されていることを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、前記キャップ電極は、銅を主導電材料とするダマシン配線からなる第１層目の金属配線により形成されていることを特徴とする半導体装置。
10. 半導体基板の第１主面に配置された主回路形成領域と、
    前記半導体基板の第１主面に配置された不揮発性メモリ領域とを備え、
    前記不揮発性メモリ領域には、
    前記半導体基板の主面に形成された第１導電型の第１ウエルと、
    前記第１導電型とは反対の導電型を有する第２導電型のウエルであって、前記第１ウエルに内包されるように配置された第２ウエルと、
    前記第２導電型のウエルであって、前記第２ウエルとは電気的に分離された状態で、前記第２ウエルに対して沿うように、前記第１ウエルに内包されるように配置された第３ウエルと、
    前記第２導電型のウエルであって、前記第２ウエルおよび前記第３ウエルとは電気的に分離された状態で、前記第２ウエルに対して沿うように、前記第１ウエルに内包されるように配置された第４ウエルと、
    前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように配置された不揮発性メモリセルとを備え、
    前記不揮発性メモリセルは、
    前記第２ウエル、前記第３ウエルおよび前記第４ウエルに平面的に重なるように第１方
    向に延在して配置された浮遊ゲート電極と、
    前記浮遊ゲート電極が前記第２ウエルに平面的に重なる第１位置に形成されたデータ書き込みおよび消去用の素子と、
    前記浮遊ゲート電極が前記第３ウエルに平面的に重なる第２位置に形成されたデータ読み出し用の電界効果トランジスタと、
    前記浮遊ゲート電極が前記第４ウエルに平面的に重なる第３位置に形成された容量素子とを有し、
    前記データ書き込みおよび消去用の素子は、
    前記浮遊ゲート電極の前記第１位置に形成される第１電極と、前記第１電極と前記半導体基板との間に形成される第１絶縁膜と、前記第２ウエル内において前記第１電極を挟み込む位置に形成される一対の半導体領域と、前記第２ウエルとを有し、
    前記データ読み出し用の電界効果トランジスタは、
    前記浮遊ゲート電極の前記第２位置に形成される第２電極と、前記第２電極および前記半導体基板の間に形成される第２絶縁膜と、前記第３ウエル内において前記第２電極を挟み込む位置に形成された第１導電型の一対の半導体領域とを有し、
    前記容量素子は、
    前記浮遊ゲート電極の前記第３位置に形成される第３電極と、前記第３電極および前記半導体基板の間に形成される第３絶縁膜と、前記第４ウエル内において前記第３電極を挟み込む位置に形成される一対の半導体領域と、前記第４ウエルと、前記浮遊ゲート電極を覆う絶縁層上に前記第３電極と平面的に重なる位置に形成されるキャップ電極とを有し、
    前記キャップ電極は、前記絶縁層に形成されるコンタクトホール内の導体部および前記第４ウエル内に形成される前記一対の半導体領域を通じて前記第４ウエルと電気的に接続されて、前記容量素子は、前記キャップ電極と前記第３電極との間の容量および前記第３電極と前記第４ウエルとの間の容量を加算した容量を有しており、
    前記容量素子の前記一対の半導体領域は、互いに逆の導電型とされており、
    前記データ書き込みおよび消去用の素子の前記一対の半導体領域は、互いに逆の導電型とされていることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、前記データ書き込みおよび消去用の素子と前記容量素子との配置領域の前記浮遊ゲート電極には、前記第１導電型の半導体領域と前記第２導電型の半導体領域との両方が形成されていることを特徴とする半導体装置。
12. 請求項１１記載の半導体装置において、前記データ書き込みおよび消去用の素子と前記容量素子との配置領域の前記浮遊ゲート電極の前記第１導電型の半導体領域と前記第２導電型の半導体領域とは、
    前記浮遊ゲート電極の導電型が、前記第１方向に交差する第２方向に沿って前記第１導電型と前記第２導電型とに分かれ、
    前記浮遊ゲート電極の導電型が、前記第１方向に沿って前記第１導電型と前記第２導電型とに分かれないように配置されていることを特徴とする半導体装置。
13. 請求項１２記載の半導体装置において、前記データ書き込みおよび消去用の素子と前記容量素子との配置領域の前記浮遊ゲート電極の前記第１導電型の半導体領域と前記第２導電型の半導体領域との境界は、前記第２方向の中央に配置されていることを特徴とする半導体装置。
14. 請求項１０記載の半導体装置において、前記データ書き込みおよび消去用の素子の前記一対の半導体領域の各々は、その各々に前記第１導電型と前記第２導電型との境界が形成されないように、１つの導電型で形成されており、
    前記容量素子の前記一対の半導体領域の各々は、その各々に前記第１導電型と前記第２導電型との境界が形成されないように、１つの導電型で形成されていることを特徴とする半導体装置。
15. 請求項１０記載の半導体装置において、前記データ書き込みおよび消去用の素子におけるデータの書き換えは、チャネル全面のＦＮトンネル電流により行うことを特徴とする半導体装置。
16. 請求項１０記載の半導体装置において、前記キャップ電極は、前記浮遊ゲート電極の前記第１位置に形成される前記第１電極および前記第２位置に形成される前記第２電極とは平面的に重なっていないことを特徴とする半導体装置。
17. 請求項１０記載の半導体装置において、前記キャップ電極と前記浮遊ゲート電極の前記第３位置に形成されている前記第３電極との間の前記絶縁膜の厚さは１００〜３５０ｎｍであることを特徴とする半導体装置。
18. 請求項１７記載の半導体装置において、前記絶縁膜は窒化シリコンからなることを特徴とする半導体装置。
19. 請求項１０記載の半導体装置において、前記キャップ電極は、前記浮遊ゲート電極の前記第３位置に形成される前記第３電極の全面と平面的に重なる位置に形成されていることを特徴とする半導体装置。
20. 請求項１９記載の半導体装置において、前記キャップ電極は、アルミニウムを主導電材料とする第１層目の金属配線により形成されていることを特徴とする半導体装置。
21. 請求項１０記載の半導体装置において、前記キャップ電極は、複数の線パターンから構成されて、前記浮遊ゲート電極の前記第３位置に形成される前記第３電極と平面的に重なる位置に形成されていることを特徴とする半導体装置。
22. 請求項２１記載の半導体装置において、前記キャップ電極は、銅を主導電材料とするダマシン配線からなる第１層目の金属配線により形成されていることを特徴とする半導体装置。

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