JP2004153283A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 広く半導体集積回路装置に適用可能な不揮発性記憶素子を提供する。
【解決手段】 不揮発性記憶素子ＱＥは、コントロールゲートを構成する第１の半導体領域と、ドレインを構成する第２の半導体領域と、ソースを構成する第３の半導体領域と、第１の半導体領域上に形成された第１絶縁膜７と、第１半導体領域に対してその一部が第１絶縁膜を介してオーバーラップするように形成され、不揮発性記憶素子のフローティングゲート電極８を構成する導電層とを有し、トンネル電流により書き込みまたは消去が行われる。
【選択図】 図１

Description

この発明は、半導体集積回路装置に関し、例えば、リードオンリーメモリセルを含むメモリマトリックスの欠陥救済技術に利用して有効な技術に関するものである。

マスクＲＯＭの欠陥救済や記憶データの変更にＥＰＲＯＭ（イレーザブル＆エレクトリカリ・リード・オンリー・メモリ）を用いる技術が公知である。そして、上記ＥＰＲＯＭとして単層ポリシリコンゲート構造のものを用いる技術は、例えば１９９０年５月２１日付『電子情報通信学会技術研究報告』Vol.90、No. 47、頁51〜頁53に記載がある。また、上記ＥＰＲＯＭとして、２層ゲート構造のものを用いる技術は、例えば特開昭６１−４７６７１号公報に記載されている。
１９９０年５月２１日付『電子情報通信学会技術研究報告』Vol.90、No. 47、頁51〜頁53 特開昭６１−４７６７１号公報

本願発明者においては、ＥＰＲＯＭにおけるデータ保持特性の解析を行ったところ、次のような現象が在ることを発見した。図１６には、異なる構造のＥＰＲＯＭのデータ保持特性がそれぞれ示されている。同図において、横軸は時間を示し、縦軸はしきい値電圧の変動率〔ΔＶth_t ÷ΔＶth₀ ×１００〕％を示している。ここで、ΔＶth₀ は、書き込み時のしきい値電圧を示し、ΔＶth_t はｔ時間経過後のしきい値電圧を示している。また、温度３００°Ｃの空気中に放置するという環境でのデータ保持特性を調べたものである。

図１６において、特性Ｂの素子構造は単層ポリシリコンゲート構造のＥＰＲＯＭであり、特性Ｄは２層ゲート構造のＥＰＲＯＭである。本願発明者においては、この両者のＥＰＲＯＭのデータ保持特性の違いから、２層ゲート構造におけるコントロールゲートがバリアー層として作用してフローティングゲートに蓄積された情報電荷の減少を防止しているのではないかと推測した。

このことを確かめるために、上記単層ポリシリコンからなるフローティングゲートの上部全面にアルミニュウム層を設けた単層ポリシリコンゲート構造のＥＰＲＯＭを形成し、そのデータ保持特性を調べると特性Ａのように大幅なデータ保持特性の改善が認められた。また、２層ゲート構造で素子の上部にプラズマ−ＣＶＤ法により形成された酸化膜（Ｐ−ＳｉＯ）を設けた場合には特性Ｃのような良好なデータ保持特性が得られることが判明した。上記酸化膜（Ｐ−ＳｉＯ）は、２層アルミニュウム配線のための層間絶縁膜として形成されたものである。すなわち、第１層目のアルミュウム層はＢＰＳＧ膜の上に形成され、その上に上記酸化膜（Ｐ−ＳｉＯ）を介して第２層目のアルミニュウム層が形成される構造の２層ゲート構造のＥＰＲＯＭである。

上記のような素子構造とデータ保持特性の関係を注意深く解析した結果から、データ保持特性の改善を図った単層ゲート構造の不揮発性記憶素子とそれを用いた半導体集積回路装置に関するこの発明が成されるに至った。

この発明の目的は、広く半導体集積回路装置に適用可能な不揮発性記憶素子を提供することにある。この発明の他の目的は、製造が簡単で高い信頼性のもとに欠陥救済、機能変更又はトリミングが可能にされた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、不揮発性記憶素子は、コントロールゲートを構成する第１の半導体領域と、ドレインを構成する第２の半導体領域と、ソースを構成する第３の半導体領域と、第１の半導体領域上に形成された第１絶縁膜と、第１半導体領域に対してその一部が第１絶縁膜を介してオーバーラップするように形成され、不揮発性記憶素子のフローティングゲート電極を構成する導電層とを有し、トンネル電流により書き込みまたは消去が行われる。

広く半導体集積回路装置に適用可能な不揮発性記憶素子が可能になる。

図１には、この発明に係る不揮発性記憶素子を説明するための製造工程断面図が、同時に形成されるＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴとともに示されている。なお、この明細書において、ＭＯＳＦＥＴは絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）の意味で用いている。

図１の（Ａ）ないし（Ｄ）において、左側から１層ポリシリコンゲート構造の不揮発性記憶素子ＱＥ、ＮチャンネルＭＯＳＦＥＴＱＮ、ＰチャンネルＭＯＳＦＥＴＱＰが示されている。ＮチャンネルＭＯＳＦＥＴＱＮ及びＰチャンネルＭＯＳＦＥＴＱＰは、上記不揮発性記憶素子ＱＥのアドレス選択回路等の周辺回路や、この発明に係るＥＰＲＯＭと同じ半導体基板上に形成される他のメモリ回路やディジタル回路を構成するために用いられる。また、不揮発性記憶素子ＱＥは、ソースとドレインに対して左側が垂直方向、右側が平行方向の断面図を示している。

図１（Ａ）において、Ｐ型半導体基板１の一主面にＰ型ウェル２とＮ型ウェル１０２とが公知の手段により形成される。次いで、公知の手段により厚い厚さのフィールド絶縁膜３と、その下部に同図で点線で示されたＰチャンネルストッパー４とが形成される。

図１（Ｂ）において、不揮発性記憶素子ＱＥのコントロールゲートとなるべきＮ型拡散層６が形成される。このＮ型拡散層６は、特に制限されないが、イオン注入法により絶縁膜５を介してリンが加速エネルギー８０Ｋｅｖで１×１０¹⁴ｃｍ^-2程度注入された後、窒素中に１％程度の酸素を含んだ雰囲気で９５０°Ｃの温度で３０分程度の熱処理が行われることによって形成される。もちろん、不純物は砒素のみ、あるいは砒素とリンの両方を使用してもよい。また、基本的には熱処理を行う必要はないが、イオン注入によりダメージを受けた半導体基板１のダメージ回復には、上記熱処理を行った方がよい。

次に、上記イオン注入によりダメージを受けた絶縁膜５が除去された後、熱酸化法により清浄なゲート絶縁膜７が形成される。このとき、Ｎ型拡散層６の上部のゲート絶縁膜７の膜厚は、Ｎ型拡散層６の無い領域に比べて、１ないし２割程度厚く形成される。

そして、不揮発性記憶素子ＱＥのフローティングゲート、ＮチャンネルＭＯＳＦＥＴＱＮとＰチャンネルＭＯＳＦＥＴＱＰのゲート電極となる導体層８が形成される。この導体層８は、多結晶シリコン（ポリシリコン）膜あるいは多結晶シリコン膜の上部にシリサイド膜を積層したポリサイド膜により構成される。

図１（Ｃ）に示すように、Ｎ型拡散層９と１０、Ｐ型拡散層１０９が形成される。Ｎ型拡散層９はイオン注入法により、リンが加速エネルギー５０Ｋｅｖで２×１０¹³ｃｍ^-2程度注入されることにより形成される。Ｎ型拡散層１０はイオン注入法により、リンが加速エネルギー５０Ｋｅｖで５×１０¹⁵ｃｍ^-2程度注入されることにより形成される。Ｐ型拡散層１０９はイオン注入法により、ボロンが加速エネルギー１５Ｋｅｖで１×１０¹³ｃｍ^-2程度注入されることにより形成される。

次に、全面にＣＶＤ絶縁膜が形成された後に、異方性エッチングによりサイドウォール１１が形成される。そして、Ｎ型拡散層１２とＰ型拡散層１１２が形成される。Ｎ型拡散層１２はイオン注入法により、砒素が加速エネルギー８０Ｋｅｖで５×１０¹⁵ｃｍ^-2程度注入されることにより形成される。Ｐ型拡散層１１２はイオン注入法により、ボロンが加速エネルギー１５Ｋｅｖで２×１０¹⁵ｃｍ^-2程度注入されることにより形成される。この実施例においては、Ｎ型拡散層１０をサイドウォール１１の形成前に形成するよう説明したが、サイドウォール１１を形成した後に形成するようにしてもよい。また、Ｐ型拡散層１０９の製造工程を省略し、サイドウォール１１の形成前にＰ型拡散層１１２が形成されるようにしてもよい。この場合には、Ｎ型拡散層９が、マクスを用いずに全面にイオン注入することよって形成できる。

図１（Ｄ）において、不揮発性記憶素子ＱＥは、コントロールゲートを拡散層６と１０、フローティングゲート８、ゲート絶縁膜７、コントロールゲートとフローティングゲートの間の層間絶縁膜７、ソースとドレインをＮ型拡散層１０により構成された１層ゲート構造にされる。ソースとドレインとをＮ型拡散層１０により構成したのは、書き込み特性を向上するためのである。

Ｎ型拡散層１０は、入出力を構成するＮチャンネルＭＯＳＦＥＴＱＮのソースとドレインと同一構成である。ＮチャンネルＭＯＳＦＥＴＱＮは、ゲート電極８、ゲート絶縁膜７、及びソースとドレインがＮ型拡散層９と１２により構成された、いわゆるＬＤＤ構造にされる。ＰチャンネルＭＯＳＦＥＴＱＰは、ゲート電極８、ゲート絶縁膜７、及びソースとドレインがＰ型拡散層１０９と１１２により構成された、いわゆるＬＤＤ構造にされる。

それぞれの素子は、フィールド絶縁膜３とＰ型チャンネルストッパー４とにより分離されている。各素子は、絶縁膜１３に開けられたコンタクトホールを介してアルミニュウムからなる配線１５により接続される。上記不揮発性素子ＱＥのコントロールゲートであるＮ型拡散層６と１０は、配線１５でシャントして寄生抵抗を減らしている。すなわち、配線１５がワード線を構成し、各不揮発性記憶素子のコントロールゲートと接続される。Ｎ型拡散層１０は、配線１５とのオーミックコンタクトを良好にするために設けられる。

この実施例では、このような１層ゲート構造の不揮発性記憶素子ＱＥのデータ保持特性を改善するために、絶縁膜１３を介して上記フローティングゲート８の全面を覆うアルミニュウム層１５がバリアー層として形成される。絶縁膜１３は、ＰＳＧ膜又はＢＰＳＧ膜により構成される。特に制限されないが、上記絶縁膜１３を介してフローティングゲートの全面を覆うよう形成されるバリアー層としてのアルミニュウム層１５は、上記不揮発性記憶素子ＱＥのコントロールゲートが接続されるワード線と一体的に構成される。

なお、この実施例の不揮発性記憶素子ＱＥが、後述するようなマスクＲＯＭの欠陥救済に用いられる場合、上記ＮチャンネルＭＯＳＦＥＴＱＮは記憶素子と類似の構造にされる。だだし、図１（Ａ）において、マスクＲＯＭが形成される部分には、イオン注入法によりＮ型不純物が導入され、そこに形成されるＮチャンネルＭＯＳＦＥＴをディプレッション型にして置くものである。

図４には、上記不揮発性記憶素子ＱＥの一実施例の素子パターン図が示されている。コントロールゲートであるＮ型拡散層６は、コトタクトホール１４を介して同図で点線により示されたアルミニュウム層１５からなるワード線ＷＬに接続される。このアルミニュウム層１５は、フローティングゲート８のバリアー層としても用いるようにするため、同図に破線によりハッチングが行われたフローティングゲート８の全面を覆うように、フローティングゲート８に沿って右方向に延びるよう形成される。

同図には、一点鎖線ａ−ｂに対して上下対称的に２つのメモリセルが示されている。すなわち、上側の不揮発性記憶素子ＱＥのドレインは、コントクトホール１４を介してアルミニュウム層１５に接続される。このアルミニュウム層１５は、コンタクトホール１４を介して左右に延びるポリシリコン層からなるデータ線ＤＬに接続される。また、不揮発性記憶素子ＱＥのソースを構成するＮ型拡散層１０は、下側の不揮発性記憶素子ＱＥのソースと一体的に構成されて、上記バリアー層を構成するアルミニュウム層１５やドレインをポリシリコン層からなるワード線に接続するアルミニュウム層と交差しない領域まで上記中心線ａ−ｂに沿って右方向に延び、そこに形成されたコンタクトホール１４を介して縦方向に、言い換えるならば、ワード線と平行に延長されるアルミニュウム層からなるソース線ＳＬに接続される。

この実施例の単層ゲート構造の不揮発性記憶素子ＱＥは、そのフローティングゲートの上部の全面を覆うように形成されたアルミュウム層からるバリアー層が設けられる。この実施例では、後述するようなラジカルな水素の拡散によるフローティングゲートへの注入を防ぐために、フローティングゲート８のサイズを越えるよう余裕を持った大きなサイズのバリアー層とされる。

前記図１６に示したデータ保持特性から、次のようなことが推測される。特性Ｂに比べて特性Ｄはデータ保持特性の改善が見られる。両者の後続的相違は、特性Ｂが単層ゲート構造なのに対して特性Ｄは２層ゲート構造である。本願発明者は、このことから、２層ゲート構造におけるコントロールゲートがフローティングゲートに浸入して保持電荷を消滅される要因を防止している作用を持つのではないかと推測した。このことを確かめるために、単層ゲート構造におけるフローティングゲート上に、バリアー層として図１（Ｄ）又は図４に示すようなアルミニュウム層を設けた素子を形成した。そして、そのデータ保持特性は特性Ａに示すように大幅な保持特性の改善が認められる。

上記フローティングゲートに蓄積された情報電荷を失わせる要因の一つが、ファイナルパッシベーション膜からのラジカルな水素であると推測したのは、次のような理由からである。すなわち、図１６では省略されいてるが、ファイナルパッシベーション膜としてプラズマナイトライド（Ｐ−ＳｉＮ）膜を用いた場合に、ＣＶＤ酸化（ＰＳＧ）膜を用いた場合に比べてデータ保持特性が悪いことが認められた。両者の相違は、ラジカルな水素量に大きな差がある。そして、バリアー層としてのアルミニュウム層は、それ自体が多量の水素を含みラジカルな水素をせき止めるダムの役割を果たして、フローティングゲートへの水素の拡散を防止するものとの結論を得た。

また、バリアー層としてはポリシリコン層であってもよい。ポリシリコン層も水素を包含し易い性質を持ち、それがフローティングゲートとして用いられるときには、ファイナルパッシベーション膜から拡散してきた水素を捕獲し、情報電荷を失ってしまう。このことを逆に利用し、フローティングゲートの上に、バリアー層としてポリシリコン層を設ける。このバリアー層としてのポリシリコン層は、上記ファイナルパッシベーション膜から拡散されるラジカルな水素を先に捕獲して取り込むようになり、その下層に設けられるフローティングゲートへの拡散を防止するように作用する。この結果、前記アルミニュウム層の場合と同様に上記バリアー層としてのポリシリコン層がラジカルな水素に対していわばダムの役割を果たしてフローティングゲートへの浸入を防止するものとなる。

以上の現象は、あくまでも推測であるが、前記図１６に示したデータ保持特性から明らかなように上記のようなバリアー層を設けることにより単層ゲート構造の不揮発性記憶素子のデータ保持特性の明らかな改善が認められる。

なお、上記ファイナルパッシベーション膜としてプラズマナイトライド（Ｐ−ＳｉＮ）を用いた場合には、安価で紫外線を透過させないプラスチックパッケージを利用することができる。それ故、この実施例のようなバリアー層を設けることにより、データ保持特性の改善を図りつつ、安価なパッケージを用いた半導体集積回路装置を得ることができる。

図２には、この発明に係る不揮発性記憶素子の他の一実施例の素子構造断面図が示されている。この実施例は、不揮発性記憶素子が設けられる半導体集積回路装置が２層のアルミュウム配線を用いる場合に向けられている。すなわち、図１（Ｄ）のように、第１層目のアルミニュウム層１５をバリアー層として利用することに代え、このアルミニュウム層１５の上に形成される層間絶縁膜１６の上に形成される第２層目のアルミニュウム層１７をポリシリコン層８からなるフローティングゲート上の全面を覆うように形成する。この場合、この第２層目のアルミニュウム層１７をワード線として利用する場合、層間絶縁膜１３、１６に設けられたコンタクトホール１４と第１層目のアルミニュウム層１５とを用いて不揮発性記憶素子ＱＥの拡散層６，１０からなるコントロールゲートに接続される。

図示しないが、第１層目のアルミニュウム層１５をワード線として用いる場合、上記バリアー層として形成される第２層目のアルミニュウム層１７は、電気的にはフローティング状態にして単にフローティングゲート８の上を覆うように形成される。

また、上記のような２層のアルミニュウム層が形成される場合、上記第２層目のアルミニュウム層をワード線として用い、第１層目のアルミニュウム層をデータ線として用いる構成、あるいはこれとは逆に、第１層目のアルミニュウム層をワード線として用い、第２層目のアルミニュウム層をデータ線として用いるものであってもよい。あるいは、上記２つのアルミニュウム層により共通ソース線や後述するサブワード線として用いるものであってもよい。

なお、同図にはＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴも合わせて描かれている。このＮチャンネルＭＯＳＦＥＴ及びＰチャンネルＭＯＳＦＥＴは、前記図１（Ｄ）と同様であるので、その説明を省略する。

図３には、この発明に係る不揮発性記憶素子の更に他の一実施例の素子構造断面図が示されている。図１６の特性図において、特性Ｃは２層ゲート構造の不揮発性記憶素子で、かつ２層のアルミニュウム配線とするために、第１層目のアルミニュウム層と第２層目のアルミニュウム層の間に設けられる層間絶縁膜として、プラズマ−ＣＶＤ法により形成された酸化膜（Ｐ−ＳｉＯ）が配置されている。

そして、同じ２層ゲート構造でも上記酸化膜（Ｐ−ＳｉＯ）を持たない不揮発性記憶素子の特性Ｄに比べて格段に良好なデータ保持特性が得られることから、本願発明者にあっては上記酸化膜（Ｐ−ＳｉＯ）そのものも前記ラジカルな水素の拡散を防ぐ作用を持つことに気付いた。すなわち、酸化膜（Ｐ−ＳｉＯ）は、モノシラン（ＳｉＨ₄ ）＋酸化窒素（Ｎ₂ Ｏ）を原料ガスとして、プラズマ反応室に導いて付着させるものであり、ラジカルな水素量そのものが少なく、拡散されたラジカルな水素を吸収してしまうという作用を持つものと推測される。

このことから、同図の実施例では、第１層目の層間絶縁膜１３をＰＳＧ膜又はＢＰＳＧ膜により構成し、第２層目の層間絶縁膜１６を上記酸化膜（Ｐ−ＳｉＯ）で構成し、ファイナルパッシベーション膜１８として、前記プラズマナイトライド膜（Ｐ−ＳｉＮ）を用いるものである。

このような層間絶縁膜の構成は、上記図３に示した２層アルミニュウム配線と同じである。それ故、層間絶縁膜（ＰＳＧ又はＢＰＳＧ）１３の上には、第１層目のアルミニュウム層１５がワード線等を構成し、図示しないが、層間絶縁膜（Ｐ−ＳｉＯ）１６の上には第２層目のアルミニュウム層がデータ線や共通ソース線或いは他の配線として形成されてもよい。

また、図２の実施例において、層間絶縁膜１６として、上記プラズマ−ＣＶＤ法により形成された酸化膜（Ｐ−ＳｉＯ）を用いれば、バリアー層が酸化膜（Ｐ−ＳｉＯ）とアルミニュウム層の二重にできるから図１６の特性Ｃに匹敵するような良好なデータ保持特性が得られるものと推測できる。

以下、上記のような単層ゲート構造の不揮発性記憶素子が用いられたマスクＲＯＭの欠陥救済回路について説明する。

図６には、この発明が適用されたマスクＲＯＭの一実施例のブロック図が示されている。メモリマットＭＲ−ＭＡＴは、マスクＲＯＭ用メモリ素子がマトリックス配置されて構成される。メモリマットＰＲ−ＭＡＴは、前記のような単層ゲート構造の不揮発性記憶素子がマトリックス配置された構成され、上記欠陥データの救済用に用いられる。

メモリマットＭＲ−ＭＡＴは、公知のマスクＲＯＭと同様にワード線とデータの各交点にメモリ素子が配置され、上記メモリ素子のゲートはワード線に、ドレインはデータ線に、ソースは回路の接地線に接続される。

このメモリマットＭＲ−ＭＡＴのワード線は、Ｘデコーダ回路ＸＤＣにより選択される。Ｘデコーダ回路ＸＤＣは、Ｘ系のアドレス信号Ａ_i+1 〜Ａ_n を受けるアドレスバッファＡＤＢにより形成された相補の内部アドレス信号を解読し、上記メモリマットＭＲ−ＭＡＴの１本のワード線を選択動作する。

上記メモリマットＭＲ−ＭＡＴのデータ線は、カラムスイッチゲートＭＲ−ＹＧＴによりコモンデータ線に接続される。カラムスイッチゲートＭＲ−ＹＧＴは、Ｙ系のアドレス信号Ａ₀ 〜Ａ_i を受けるアドレスバッファＡＤＢにより形成された、相補の内部アドレス信号を解読するＹデコーダ回路ＹＤＣにより形成されたデコード信号に従い、上記メモリマットＭＲ−ＭＡＴ内から各出力マット毎に１本のデータ線をコモンデータ線に接続動作する。

上記コモンデータ線は、センスアンプ回路ＭＲ−ＳＡＭの入力端子に接続されている。センスアンプ回路ＭＲ−ＳＡＭは、選択されたワード線とデータ線の交点にあるメモリ素子から読み出された記憶情報の増幅を行う。

メモリマットＰＲ−ＭＡＴは、前記のような単層ゲート構造の不揮発性記憶素子が、ワード線とデータ線との各交点に配置されてなり、メモリマットＭＲ−ＭＡＴにおける欠陥データに対する冗長回路として用いられる。不揮発性記憶素子のコントロールゲートは、ワード線に接続され、ドレインはデータ線に接続され、ソースは回路の接地線に接続される。この冗長メモリマットＰＲ−ＭＡＴのワード線は、後述する救済アドレス記憶回路ＰＲ−ＡＤＤにより形成される冗長ワード線選択信号が供給される。

冗長メモリマットＰＲ−ＭＡＴのデータ線は、書き込みデータ入力回路ＰＲ−ＰＧＴ及びカラムスイッチゲートＰＲ−ＹＧＴに接続される。書き込みデータ入力回路ＰＲ−ＰＧＣは、Ｙ系のアドレス信号Ａ₀ 〜Ａ_i を受けるアドレスバッファＡＤＢにより形成された相補の内部アドレス信号と、書き込みデータ入力ＤＩを受ける入力バッファＤＩＢで形成されたデータ信号により、上記冗長メモリマットＰＲ−ＭＡＴ内の１本のデータ線に書き込み信号を伝える動作を行う。

上記カラムスイッチゲートＰＲ−ＹＧＴは、上記Ｙ系のアドレス信号Ａ₀ 〜Ａ_i を受けるアドレスバッファＡＤＢにより形成された相補の内部アドレス信号を解読するＹデコーダＰＲ−ＹＤＣの出力信号に従い、冗長メモリマットＰＲ−ＭＡＴの各出力マット毎に１本のデータ線をコモンデータ線に接続動作する。コモンデータ線は、センスアンプ回路ＰＲ−ＳＡＭの入力端子に接続される。センスアンプ回路ＰＲ−ＳＡＭは、読み出しモードのときに選択されたワード線とデータ線の交点にあるメモリセル（不揮発性記憶素子）から読み出された記憶情報の増幅を行う。

このセンスアンプ回路ＰＲ−ＳＡＭの出力信号は、センスアンプ切り換えを行うマルチプレクサ回路ＭＰＸに入力される。このマルチプレクサ回路ＭＰＸは、マスクＲＯＭ用のセンスアンプ回路ＭＲ−ＳＡＭの出力信号又は上記冗長用のメモリマットＰＲ−ＭＡＴ用のセンスアンプ回路ＰＲ−ＳＡＭの出力信号のいずれかを選択して出力バッファＤＯＢに伝える。出力バッファＤＯＢは、マルチプレクサ回路ＭＰＸを通して伝えられた読み出しデータを出力端子ＤＯ₀ 〜ＤＯ_m から送出する。

特に制限されないが、この実施例では、救済アドレスを記憶するのに、上記不揮発性記憶素子を用いている。救済アドレスの記憶方法は、Ｘ系アドレス信号Ａ_i+1 〜Ａ_n を受けるアドレスバッファ回路ＡＤＢで形成されたアドレス信号を救済アドレス選択回路ＲＡＳにより、書き込みデータに変換し、救済アドレス記憶回路ＰＲ−ＡＤＤに配置された不揮発性記憶素子に記憶させる。特に制限されないが、救済アドレス記憶回路ＰＲ−ＡＤＤには、複数の救済ワード線の記憶が可能とされる。これら複数の救済ワード線は、救済アドレス記憶位置の変換をＹ系アドレス信号Ａ₀ 〜Ａ_i を受けるアドレスバッファ回路ＡＤＢにより形成された相補アドレス信号を解読する冗長ワード線選択回路ＲＡＳＴにて割り当てられる。

救済アドレス記憶回路ＰＲ−ＡＤＤは、救済アドレスの記憶とともに、書き込まれたアドレスのワード線選択信号／ＲＷＳ₁ 〜／ＲＷＳ_p を形成し、冗長メモリマットＰＲ−ＭＡＴのワード線選択動作を行う。また、マルチプレクサ回路ＭＰＸの出力切り換え相補信号ＲＳＤＡ、／ＲＳＤＡを形成する。本明細書においては、ロウレベルをアクティブレベルとする論理記号のオーバーバーを／に置き換えて表している。

制御回路ＣＯＮＴは、本半導体集積回路装置を活性化するためのチップイネーブル信号ＣＥと、読み出し時の出力バッファ制御を行うアウトプットイネーブル信号／ＯＥとを受け、各回路ブロック活性化信号／ｃｅ、センスアンプ回路ＭＲ−ＳＡＭの活性化信号／ｓａｃ、出力バッファ回路ＤＯＢの活性化信号／ｄｏｃを形成するとともに、冗長用にに配置された不揮発性記憶素子（ＰＲ−ＭＡＴ、ＰＲ−ＡＤＤ）の書き込み用高電圧端子Ｖpp、特に制限されないが、書き込み制御を行うライトイネーブル信号／ＷＥを受けて、内部書き込み制御信号／ｗｅ、救済アドレス記憶用書き込み信号ＲＳ、ＲＷＮＳ等を形成する。

図７には、上記冗長ワード線選択回路ＲＡＳＴの一実施例の回路図が示されている。Ｙ系のアドレス信号Ａ₀ 〜Ａ_h （ｈ≦ｉ）を受けるアドレスバッファ回路ＡＤＢにより形成された相補アドレス信号ａ₀ ，／ａ₀ 〜ａ_h ，／ａ_h を受け、救済アドレス記憶回路ＰＲ−ＡＤＤの記憶用素子への書き込み時に活性化される信号ＲＷＮＳにより、記憶位置の割り当て信号ＡＳＴ₁ 〜ＡＳＴ_j が形成される。例えば、３ビットのアドレス信号Ａ₀ 〜Ａ₂ を用いると、８通りの記憶位置の割り当て信号ＡＳＴ₁ 〜ＡＳＴ₈ を形成することができる。これにより、メモリマットＭＲ−ＭＡＴの最大８本までの欠陥ビットが存在するワード線を、冗長用メモリマットＰＲ−ＭＡＴの記憶セルに置き換えることができる。それ故、上記のような救済アドレス記憶回路ＰＲ−ＡＤＤを用いた場合には、冗長用メモリマットＰＲ−ＭＡＴには、上記８本分ワード線に対応した不揮発性記憶素子がマトリックス配置される。

図８には、上記救済アドレス選択回路ＲＡＳの一実施例の回路図が示されている。救済アドレス選択回路ＲＡＳは、Ｘ系アドレス信号Ａ_i+1 〜Ａ_n をそれぞれ受けるアドレスバッファ回路ＡＤＢにより形成された上記各アドレス信号ａ_i+1 〜ａ_n を受け、救済アドレス記憶回路ＰＲ−ＡＤＤの不揮発性記憶素子への書き込み時に活性化される信号ＲＷＮＳにより、入力されたアドレス信号ａ_i+1 〜ａ_n が書き込みデータＲＡＷａ_i+1 〜ＲＡＷａ_n として、救済アドレス記憶回路ＰＲ−ＡＤＤに伝えられる。記憶された救済アドレスと、Ｘ系アドレス信号Ａ_i+1 〜Ａ_n との比較を行うためのアドレス信号Ｃａ_i+1 〜Ｃａ_n が、先に割り当てられた救済アドレス記憶部にてそれぞれ形成される。

図９には、救済アドレス記憶回路ＰＲ−ＡＤＤの一実施例の回路図が示されている。救済アドレス記憶用書き込み信号ＲＳが、記憶素子として配置された前記のような単層ゲート構造の不揮発性記憶素子が結合されたワード線に伝えられるとともに、救済アドレス選択回路ＲＡＳにて形成された記憶アドレスデータＲＡＷａ_i+1 〜ＲＡＷａ_n がデータ線に伝えられることにより、メモリ素子への書き込みが行われる。

救済アドレスを記憶したメモリ素子が接続されたデータ線は、センスアンプＳＡの入力端子に接続されおり、読み出し動作のときにはセンスアンプＳＡにより増幅される。この実施例では、特に制限されないが、救済アドレス記憶用のメモリ素子として上記救済アドレスの他に、１ビットのメモリ素子が余分に設けられる。この１ビットのメモリ素子に“１”情報又は“０”情報の任意のデータを記憶させることにより、救済アドレスの記憶が行われているか否かの確認と、上記センスアンプＳＡの活性化信号及び救済アドレス選択回路ＲＡＳのアドレス比較信号Ｃａ_i+1 〜Ｃａ_n 形成用の活性化信号／ＲＳ₁ 〜／ＲＳ_p が形成される。

救済アドレスを記憶したメモリ素子の読み出しが行われると、上記センスアンプＳＡの各出力信号は、上記アドレス比較信号Ｃａ_i+1 〜Ｃａ_n との一致／不一致確認のために排他的論理和回路に入力される。この排他的論理和回路の出力は、上記センスアンプＳＡの出力と上記アドレス比較信号Ｃａ_i+1 〜Ｃａ_n とが一致した場合に“０”となり、不一致の場合には“１”になる。救済アドレス記憶用のメモリ素子の全データが一致した場合、冗長ワード線選択信号ＲＷＳ₁ 〜ＲＷＳ_p のいずれかを選択信号として活性化する。さらに、上記冗長ワード線選択信号ＲＷＳ₁ 〜ＲＷＳ_p のいずれか１本が選択された場合、冗長用メモリマットＰＲ−ＭＡＴに設けられたセンスアンプ回路ＰＲ−ＳＡＭの活性化、及びマルチプレクサＭＰＸに供給される切り換え信号ＲＳＡＤ，／ＲＳＡＤが形成される。

図１０には、書き込みデータ入力回路ＰＲ−ＰＧＣの一実施例の回路図が示されている。Ｙ系のアドレス信号Ａ₀ 〜Ａ_i を受けるアドレスバッファ回路ＡＤＢにて形成された相補の内部アドレス信号ａ₀ ，／ａ₀ 〜ａ_i ，／ａ_i とデータＤata を解読し、書き込み信号ｗｅにより冗長用のメモリマットＰＲ−ＭＡＴの各データ線に書き込みデータＤｙ₀ 〜Ｄｙ_k を供給する。

図１１には、冗長用のＹデコーダ回路ＰＲ−ＹＤＣの一実施例の回路図が示されている。冗長用のＹデコーダ回路ＰＲ−ＹＤＣは、Ｙ系のアドレス信号Ａ₀ 〜Ａ_i を受けるアドレスバッファ回路ＡＤＢにて形成された相補の内部アドレス信号ａ₀ ，／ａ₀ 〜ａ_i ，／ａ_i を解読してカラムスイッチゲートＰＲ−ＹＧＴに供給されるカラム選択信号ｙ₀ 〜ｙ_k を形成する。

図１２には、冗長用のメモリマットＰＲ−ＭＡＴとカラムスイッチゲートＰＲ−ＹＧＴ及びセンスアンプ回路ＰＲ−ＳＡＭの一実施例の回路図が示されている。

図１３には、上記マルチプレクサＭＰＸの一実施例の回路図が示されている。この実施例では、３状態出力機能を持つクロックドインバータ回路が用いられる。反転の切り換え信号ＲＳＤＡが活性化されると、マスクＲＯＭを構成するメモリマットＭＲ−ＭＡＴにより選択されたメモリ素子の読み出し信号を受けるクロックドインバータ回路が活性化されて、それを出力バッファ回路ＤＯＢに伝える。非反転の切り換え信号ＲＳＤＡが活性化されると、冗長用のメモリマットＰＲ−ＭＡＴにより選択されたメモリ素子の読み出し信号を受けるクロックドインバータ回路が活性化されて、それを出力バッファ回路ＤＯＢに伝える。すなわち、メモリマットＭＲ−ＭＡＴに存在する欠陥ビットを含む読み出しデータに代えて、冗長用のメモリマットＰＲ−ＭＡＴに記憶された正しいデータが出力される。

図１４には、この発明が適用されたマスクＲＯＭの他の一実施例の回路図が示されている。この実施例のマスクＲＯＭは、Ｎチャンネル型の記憶用ＭＯＳＦＥＴの直列回路が複数から構成される。上記各記憶用ＭＯＳＦＥＴＱｍは、記憶情報に従ってディプレッション型かエンハンスメント型かに形成される。このようなメモリ素子への記憶情報の書き込みは、前記説明したようにイオン注入法により行われる。同図において、上記ディプレッション型のＭＯＳＦＥＴは、そのチャンネル部分に直線が付加されることにより、エンハンスメント型のＭＯＳＦＥＴと区別される。

代表として例示的に示されている１つのデータ線Ｄ１に対応した直列回路は、カラム選択用のＭＯＳＦＥＴＴ１，Ｔ２等とデータ記憶用の記憶ＭＯＳＦＥＴＱ１〜Ｑ３等から構成される。これと隣接し、代表として例示的に示されている他のデータ線Ｄ２に対応した直列回路は、カラム選択用のＭＯＳＦＥＴＴ３，Ｔ４にはデータ記憶用の記憶ＭＯＳＦＥＴＱ４〜Ｑ６等が接続される。

例えば、例示的に示されているカラム選択用のＭＯＳＦＥＴＴ１とＴ４はディプレッション型ＭＯＳＦＥＴに、Ｔ２とＴ３はエンハンスメント型ＭＯＳＦＥＴによりそれぞれ構成され、同図では省略された他の直列ＭＯＳＦＥＴがオン状態のとき、カラムセレクタによりＴ１，Ｔ３のゲートに供給される選択信号がロウレベルで、Ｔ２とＴ４のゲートに供給される選択信号がハイレベルのときには、Ｔ１とＴ２が共にオン状態となってデータ線Ｄ１に直列形態の記憶ＭＯＳＦＥＴＱ１〜Ｑ３等が接続される。また、カラムセレクタによりＴ１，Ｔ３のゲートに供給される選択信号がハイレベルで、Ｔ２とＴ４のゲートに供給される選択信号がロウレベルのときには、Ｔ３とＴ４が共にオン状態となってデータ線Ｄ２に直列形態の記憶ＭＯＳＦＥＴＱ４〜Ｑ６等が接続される。それ故、図示しないが、同図の各データ線Ｄ１，Ｄ２等に対して、複数からなる直列回路を並列に設けることが可能になる。

メモリアレイの各直列形態の記憶用ＭＯＳＦＥＴのうち、横方向に対応する記憶用ＭＯＳＦＥＴＱｍのゲートは、代表として例示的に示されているワード線Ｗ１、Ｗ２、Ｗ３等にそれぞれ共通に接続される。これらワード線Ｗ１〜Ｗ３は、Ｘデコーダの対応する各出力端子に接続される。

上記データ線Ｄ１，Ｄ２等は、Ｙデコーダを介して共通データ線ＣＤに接続される。同図のＹデコーダは、Ｙデコーダそのものと、その選択信号によりスイッチ制御さるスイッチ素子からなるカラムスイッチ回路とを合わせて示している。

共通データ線ＣＤにはセンスアンプＳＡの入力端子に接続される。センスアンプＳＡは、基準電圧発生回路ＶＲＦにより形成された基準電圧を参照して、選択されたメモリセルの読み出し信号のハイレベルとロウレベルをセンス増幅する。

特に制限されないが、上記センスアンプＳＡの基準電圧として、上記メモリアレイ部と同様な記憶回路からなるダミーアレイによりそれぞれ形成される基準電圧を参照してそのセンス動作を行せるようにしてもよい。ダミーアレイは、記憶用ＭＯＳＦＥＴＱｍが全てエンハスメント型ＭＯＳＦＥＴにより構成され、そのゲートには定常的に電源電圧Ｖccが供給されることによって定常的にオン状態にされたものを利用できる。

この実施例における縦型ＲＯＭのアドレス選択動作を次に説明する。Ｘデコーダは、ロウアドレスバッファから供給される内部アドレス信号を解読して、選択レベルをロウレベルとし、非選択レベルをハイレベルとするデコード出力を形成する。例えば、ワード線の数が５１２本の場合、選択された１つのワード線をロウレベルに、他の残り５１１本のワード線を全てハイレベルにする。これによって、選択されたワード線に結合される記憶ＭＯＳＦＥＴがディプレッション型なら直列回路に電流パスが形成され、エンハンスメント型なら電流パスが形成されない。

ＹデコーダＹＤＣＲは、アドレスバッファを通して供給される内部アドレス信号を解読して、例えば５１２本の１本のデータ線を選んで共通データ線ＣＤに接続させる。これによって、選択された１つのデータ線に対応した１つの読み出し信号がセンスアンプＳＡにより増幅させる。読み出しデータとして、８ビット又は１６ビットのような複数ビットの単位で読み出す場合、上記同様なメモリアレイを８又は１６個設けるか、あるいはＹデコーダにより８本又は１６本のデータ線を同時に選択し、それぞれに対応してセンスアンプ及び出力回路を設けるようにすればよい。

このような縦型ＲＯＭの欠陥救済のために、前記のような不揮発性記憶素子が用いられる。この不揮発性記憶素子を用いた救済アドレス記憶回路及び冗長用メモリマットは、前記図６等に示した回路を用いることができる。

図１５には、冗長用メモリマットとその周辺回路の他の一実施例の回路図が示されている。同図の各素子に付された回路記号が、前記図１４に示した素子と一部重複しているが、それぞれは別個のものであると理解されたい。

同図には、１本のワード線Ｗ１とそれに接続された複数の記憶素子Ｑｍが代表として例示的に示されている。ワード線Ｗ１の選択回路は、レシオ型論理回路により構成される。すなわち、ナンドゲート回路Ｇにより形成された選択信号は、Ｎチャンネル駆動ＭＯＳＦＥＴＱ１のゲートに供給される。このＭＯＳＦＥＴＱ１のソースは回路の接地電位に接続され、ドレイン側と電源電圧Ｖccとの間にはＣＭＯＳインバータ回路Ｎにより反転された選択信号を受けるＮチャンネルＭＯＳＦＥＴＱ２が設けられる。上記駆動ＭＯＳＦＥＴＱ１のドレイン出力は、ゲートに書き込み制御信号／ＷＥが供給されたディプレッション型ＭＯＳＦＥＴＱ３を介してワード線Ｗ１に接続される。ワード線Ｗ１にはディプレッション型の負荷ＭＯＳＦＥＴＱ４が設けられる。このディプレッション型負荷ＭＯＳＦＥＴＱ４が接続される電源端子には、書き込み動作のときには高電圧Ｖppが供給され、読み出し動作のときには５Ｖのような低い電源電圧Ｖccが供給される。

この実施例では、記憶素子Ｑｍの書き込み動作のとき、非選択のワード線に設けられる記憶素子において、データ線の書き込みハイレベルによりフローティングゲートの電位が高くされることに応じてチャンネルにリーク電流が流れることを防止するために、ワード線に対応した記憶ＭＯＳＦＥＴＱｍのソースは共通ソース線Ｓ１に接続され、このソース線にはスイッチＭＯＳＦＥＴＱ７を介して接地電位が与えられる。

この実施例では、上記のようにレシオ型の論理回路により形成されるため、それに対応したワード線が非選択状態のときＭＯＳＦＥＴＱ１，Ｑ３と負荷ＭＯＳＦＥＴＱ４とのコンダクタンス比に従って接地電位より高いレベルにされ、上記ＭＯＳＦＥＴＱ７を確実にオフ状態にさせることができない。すなわち、書き込み動作のときには、書き込み制御信号／ＷＥがロウレベルになっており、ゲート回路Ｇの出力信号がハイレベルの非選択状態ときには、ＭＯＳＦＥＴＱ１がオン状態になって、ワード線を回路の接地電位側のロウレベルにするが、そのレベルは上記負荷ＭＯＳＦＥＴＱ４のコンダクタンスとＭＯＳＦＥＴＱ３とＱ１の合成コンダクタンスとの比に従って接地電位より持ち上がってしまう。

そこで、ＣＭＯＳインバータ回路Ｎ１の出力信号が供給されるサブワード線ＳＷ１を設け、上記スイッチＭＯＳＦＥＴＱ７のゲートにワード線Ｗ１に対応した選択信号を供給するものである。この構成では、ワード線Ｗ１が非選択状態になるときにはＣＭＯＳインバータ回路Ｎの出力信号が接地電位のようなロウレベルになり、上記スイッチＭＯＳＦＥＴＱ７を確実にオフ状態にすることができる。

これにより、ワード線Ｗ１がロウレベルのような非選択状態ときに、データ線Ｄ１〜Ｄ１６等にハイレベルが供給されることによって、図示しない他のワード線に結合される記憶素子Ｑｍへの書き込み動作のときに、書き込みが行われない非選択のワード線Ｗ１に設けられる記憶ＭＯＳＦＥＴＱｍにリーク電流が流れることを防止することができる。このように非選択の記憶素子Ｑｍにチャンネル電流が流れないので、ＭＯＳＦＥＴの耐圧も向上する。これはチャンネル電流が流れる時のＭＯＳ耐圧はソースと基板とドレインで構成される寄生バイポーラ動作によるものであり、チャンネル電流が流れない時の表面ブレークダウンによるＭＯＳ耐圧よりも低いためである。

なお、ワード線の選択信号を形成するワードドライバーをＣＭＯＳ回路により構成した場合には、ワード線Ｗ１によりスイッチＭＯＳＦＥＴＱ７のスイッチ制御を行う構成としてもよい。この場合には、書き込み動作時のワード線の電位が高電圧Ｖppのように高くされるから、スイッチＭＯＳＦＥＴＱ７はそれに応じて高耐圧化する必要がある。

この実施例では、書き込み時間の短縮化のために、代表として例示的に示されているデータ線Ｄ１のように、ラッチ回路ＦＦを持つ書き込み回路ＷＡが全てのデータ線Ｄ２〜Ｄ１６・・・等に設けられる。記憶素子Ｑｍは、前記図１（Ｄ）や図４に示したような単層ゲート構造の不揮発性記憶素子から構成される。それ故、そのサイズは２層ゲート構造の不揮発性記憶素子に比べてその占有面積が大きく形成される。それ故、データ線相互のピッチが比較的大きくなり、メモリマットのデータ線ピッチを犠牲にすることなく、上記のような書き込み回路ＷＡを各データ線に設けることが可能になる。

このように各データ線に書き込み回路ＷＡを設ける構成では、２ステップからなる書き込み動作が行われる。すなわち、第１ステップの書き込み動作は、上記ラッチ回路ＦＦに書き込みデータを記憶させる動作である。このときには、データ入力回路ＤＩＢを通し入力されたデータは、カラムスイッチＣＷを介して順次データ線を選択し、それに設けられるラッチ回路ＦＦへのデータ転送が行われる。このようにして、１つのワード線に対応した全データ線又は所定の複数のデータ線に対応したラッチ回路ＦＦへのデータ転送が終了すると、第２ステップの書き込み動作が開始される。この第２ステップの書き込み動作は、選択ワード線の電位をワード線を書き込み高電圧にしておいて、各書き込み回路ＷＡのラッチ回路ＦＦに取り込まれたデータにに従いデータ線Ｄ１に書き込み高電圧を供給するスイッチＭＯＳＦＥＴＱ６のスイッチ制御を行い、記憶素子Ｑｍのフローティングゲートに電荷の注入を行う。

この場合には、上記のように複数の記憶素子に対して一斉に書き込み電流が流れるため、書き込み電流が膨大になってしまうのを防ぐ意味でも上記のようなリーク電流の防止回路を設けることが必要になるものである。

また、上記のように複数からなる記憶素子Ｑｍに対して一斉に書き込み動作を行う場合には、フローティングゲートに電荷の注入が行われる記憶素子Ｑｍには比較的大きな電流が流れるからソース線Ｓ１には大電流が流れてマイグレーションによる配線の断線を防止する必要が生じる。このようなマイグレーションによる断線を防ぐためにソース線の配線幅を太してもよい。しかし、高集積化のためには、配線幅を太くするのは得策ではない。そこで、ソース線Ｓ１の一定間隔毎にスイッチＭＯＳＦＥＴＱ７を複数個設け、書き込み電流を分散させることにより、上記ソース線をそれ程太く形成することなく上記のようなマイグレーションによる断線防止が可能になる。

以上の書き込み動作は、特に制限されないが、半導体ウェハ上に回路が完成された時のプロービング工程により行われる。すなわち、プロービング工程において、マスクＲＯＭの読み出し試験を行い、その検査結果から不良ビットを検出して救済アドレスの書き込みと、救済アドレスに対応した記憶データの書き込みが行われる。欠陥救済を行う場合、このようにプロービング工程において書き込みを行うようにすることによって、マスクＲＯＭが完成された時点では、上記救済アドレスやそれに対応したデータの書き込みために特別の制御端子が不要になる。

なお、ユーザーにおいてデータの変更や修正を行うようにする場合には、半導体集積回路装置が完成された後に書き込みを行う必要があるから、適当な外部端子を設けるか、あるいは高電圧入力を含む３値入力回路を設けて、１つの端子を多重化して使うようにすればよい。

また、データ線に与えられる書き込み電圧は、電源電圧Ｖccから高電圧Ｖppに切り換えるのではなく、通常約５Ｖの電源電圧ＶccをＭＯＳＦＥＴの耐圧の許容範囲で約７Ｖ〜８Ｖ程度に高くして同図に示すような電圧（Ｖcc’）にするものであってもよい。この場合には、書き込み系のＭＯＳＦＥＴＱ６，Ｑ５を高耐圧化する必要がないから製造工程の簡略化が可能になる。そして、高電圧Ｖppをワード線の書き込み時の選択レベルとしてのみ用いる場合には、高電圧端子Ｖppから直流電流が流れなくできるから高電圧Ｖppを比較的簡単な内部昇圧回路により形成できる。

なお、書き込み時にデータ線に与えられる書き込み電圧が上記のように７〜８Ｖ程度と比較的低いと、書き込み時間が比較的長くされる。しかし、この実施例のように１層ゲート構造の不揮発接続性記憶素子を欠陥救済や機能変更等に用いる場合には、その書き込みデータ数は比較的少なくてよいから、単位の書き込み時間が多少長くなっても大きな問題になることはない。

上記のように１層ゲート構造の不揮発性記憶素子の書き込み動作において、そのドレインに与えられる高電圧を電源電圧ＶccをＶcc’のように高くする方法は、上記図１５の実施例のようにラッチ回路ＦＦを用いた書き込み回路ＷＡを利用するもの他、パッドや外部端子あるいはアドレス端子等のような他の端子と共用された外部端子からデータを入力する場合にも利用できることはいうまでもない。

図５には、上記のようなサブワード線を設けた構成の記憶素子の一実施例のパターン図が示されている。この実施例では、ソース線ＳＬに平行にソース線ＳＬと同じアルミニュウム層からなるサブワード線ＳＷを配置するものである。このようにサブワード線ＳＷを配置する構成では、その分記憶セルのサイズが大きくなるから、それを防ぐためにソース拡散層が小さく形成され、それに延びるようにソース線配線が形成される。

図１７ないし図２３には、この発明の他の一実施例が示されている。これらの実施例では、フローティングゲートの上部を覆うバリアー層からフローティングゲートの一部が露出した構成となっている。すなわち、バリアー層はフローティングゲート上の全面を覆うのではなく、その一部を覆う構造になっている。

先に述べたように、データ保持特性を改善するにはフローティングゲート上の全面を覆うようにバリアー層を形成することが望ましい。しかし、フローティングゲート上の全面を覆うようにすると不揮発性記憶素子のサイズをそれだけ大きくしてしまう。このため、マスクＲＯＭの救済のように大容量の単層ゲート構造の不揮発性記憶素子が必要な場合には集積度の観点から不利となる。そこで、不揮発性記憶素子のサイズを小さくするために、バリアー層からフローティングゲートの一部が露出した構成にすること、言い換えるならば、バリアー層はフローティングゲート上の全面を覆うのではなく、ワード線、データ線又はソース線の形状を可能な範囲で意図的に一部変形させてフローティングゲートの上部に延在させる。このようにすることによって、フローティングゲートが部分的にでもバリアー層によって覆われるから、その分確実にデータ保持特性を改善させることができる。

すなわち、データ保持特性を損なう原因は、ファイナルパッシベーション膜からのラジカルな水素がフローティングゲートに蓄積された電子と反応して結合する結果、蓄積された電子が減少することにあると推測される。この場合、蓄積された電子が単位時間に減少する割合は、フローティグゲートの表面の電子密度とラジカルな水素密度の積に比例すると考えられる。したがって、フローティングゲートがバリアー層から露出する面積割合が減少すれば、ラジカルな水素とフローティングゲートに蓄積された電子との反応が少なくなるので、蓄積された電子が減少する割合も減少する。この結果、上述のようにデータ保持特性の改善が図られるものとなる。

図１７には、この発明に係る不揮発性記憶素子の他の一実施例の素子構造断面図が示され、図１８には、その平面図が示されている。図１７及び図１８において、ワード線ＷＬを構成するアルミニュウム層１５は、同図において右側（ソース線側）に意図的に延在させてフローティングゲート８のバリアー層として用いるものである。

図１９には、この発明に係る不揮発性記憶素子の他の一実施例の素子構造断面図が示され、図２０には、その平面図が示されている。図１９及び図２０においては、ワード線ＷＬを構成するアルミニュウム層１５にスリットが設けられる結果、フローティングゲート８の一部が露出するようにされる。このスリットは、特に制限されないが、２つのフローティングゲートにまたがるようなワード線と平行となるような長方形にされる。上記のようにバリアー層を構成するためにワード線をフローティングゲート上の全面を覆うように延在させると、その分ワード線が太くなる。このようにワード線が太くなるとファイナルパッシベーション膜のストレスによってワード線としてのアルミニュウム層１５及びアルミニュウム層１５の下部絶縁膜１３等にクラックが形成され、素子特性を損なう虞れがある。そこで、この実施例では上記バリアー層として作用するアルミニュウム層にスリットを設けて実質的な太さを細くして上記のようなクラックの発生を防止するものである。

上記図１７ないし図２０において、ワード線ＷＬを構成するアルミニュウム層１５を延在させてフローティングゲート上の一部を覆うように構成したが、これに代えてデータ線ＤＬあるいはソース線ＳＬを構成するアルミニュウム層１５を延在させてフローティングゲート上の一部又は全面を覆うバリアー層を構成するものであってもよい。上記同様にスリットを設けてクラックの防止を図るようにしてもよい。

図２１には、この発明に係る不揮発性記憶素子の他の一実施例の素子構造断面図が示され、図２２には、その平面図が示されている。図２１及び図２２においては、ワード線ＷＬとデータ線ＤＬを構成するアルミニュウム層１５がそれぞれ延在させられることによって、フローティングゲート８の一部をそれぞれが覆うようにされる。このように場合には、ワード線ＷＬとデータ線ＤＬを構成する個々のアルミニュウム層がフローティングゲートの上部を覆う割合は少ないが、ワード線ＷＬとデータ線ＤＬの両方をバリアー層として作用させることによって、フローティングゲート８の上部を覆う割合を実質的に大きくすることができる。このように２つに分けてバリアー層を構成すると、それぞれのアルミニウム層の太さを細くできるから、上記のようなスリットを設けることなくクラックの発生を防止できる。

上記の実施例では、共にワード線ＷＬがアルミニュウム層１５、データ線ＤＬがポリシリコンあるいはポリサイド等の導体層８により構成される。このような構成は、データ線ＤＬに接続される不揮発性記憶素子の数がワード線ＷＬに接続される不揮発性記憶素子の数よりも少ない場合に都合がよい。すなわち、ワード線ＷＬが抵抗値の小さなアルミニュウム層１５により構成されているので読み出し時のワード線ＷＬの遅延時間を小さくできるからである。

図２３には、この発明に係る不揮発性記憶素子の他の一実施例の平面図が示されている。図２３（Ａ）の実施例では、ワード線ＷＬがポリシリコンまたはポリサイド等からなる導体層８により構成される。このような構成は、ワード線ＷＬに接続される不揮発性記憶素子の数がデータ線ＤＬに接続される不揮発性記憶素子の数よりも少ない場合に都合がよい。データ線ＤＬは、同図に点線で示されているようにアルミュウム層１５から構成される。それ故、このデータ線ＤＬを構成するアルミニュウム層１５がフローティングゲート８の上部の一部に対して延在されるよう形成されることよってバリアー層が構成される。

図２３（Ｂ）の実施例では、ワード線ＷＬがポリシリコンまたはポリサイド等からなる導体層８により構成される。このような構成は、ワード線ＷＬに接続される不揮発性記憶素子の数がデータ線ＤＬに接続される不揮発性記憶素子の数よりも少ない場合に都合がよい。データ線ＤＬとソース線ＳＬは、同図に点線で示されているようにアルミュウム層１５から構成される。この実施例では、ソース線ＳＬを構成するアルミニュウム層１５がそれを挟んで構成される２つの不揮発性記憶素子を構成する２つのフローティングゲート８の上部の一部に対してそれぞれ延在されるよう形成されることよってバリアー層が構成される。

なお、上記図２１及び図２２に示した実施例と同様に、データ線ＤＬとソース線ＳＬの両方のアルミニュウム層１５がフローティングゲート８上の一部をそれぞれ分担して覆うように延在させてもよい。

図２４（Ａ）ないし（Ｄ）には、この発明に係る不揮発性記憶素子の他の一実施例を説明するための製造工程断面図が、同時に形成されるＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴとともに示されている。

この実施例では、前記図１（Ａ）ないし（Ｄ）によって示された不揮発性記憶素子とは異なり、Ｎ型拡散層６の形成工程が省略される。すなわち、この実施例の不揮発性記憶素子ＱＥのコントロールゲートは、ＰチャンネルＭＯＳＦＥＴＱＰを構成するＮ型ウェル領域１０２（ｎ^- ）で構成している。更に、上記不揮発性記憶素子ＱＥは、前記図１（Ａ）ないし（Ｄ）に示した不揮発性記憶素子ＱＥと同様にフローティングゲートの下部に延在するようにＮ型拡散層１０が形成される。つまり、フローティングゲートとコントロールゲートとの間の容量結合はＮ型ウェル領域１０２とフローティングゲートの間の容量とＮ型拡散層とフローティングゲートの間の容量とで決まり、Ｎ型ウェル領域１０２とフローティングゲートとの間の容量のみの場合よりも容量結合を大きくできるのでセルサイズを小さくすることができる。

図２５には、上記図２４（Ａ）ないし（Ｄ）に対応した不揮発性記憶素子の平面図が示されている。この場合、ディプレッション型のＮチャンネルＭＯＳＦＥＴが同一半導体基板上に形成されるときには、ディプレッション型にするのに使用するＮ型不純物を注入すればＮ型ウェル領域１０２とフローティングゲートの間の容量値を更に大きくする効果がある。勿論、Ｎ型ウェル領域１０２だけでコントロールゲートを構成してもよい。あるいはＮ型ウェル領域１０２を使用しないで、Ｎ型拡散層１０のようなフローティングゲートの下部に延在する拡散層をコントロールゲートとして使用してもよい。

本実施例では、Ｐ型半導体基板に形成したＮ型ウェル領域をコントロールゲートに使用したが、Ｎ型半導体基板を使用する場合にはＰ型ウェル領域をコントロールゲートに使用したＰＭＯＳ構成の不揮発性記憶素子にしてもよく、種々の変形が可能である。

本実施例によれば、製造工程を全く付加することなく、コントロールゲートを拡散層で構成した不揮発性記憶素子を得ることができるので、どのような半導体集積回路装置にも適用できる。

本実施例の不揮発性記憶素子はＮ型ウェル領域とＮ型拡散層１０などの他の拡散層を分離するための距離が長くなるので、そのセルサイズは図４あるいは図５等の前記の実施例のセルサイズよりも大きくなる。しかし、後述するように、ＲＡＭの救済の場合のようにアドレス変換のみの場合には必要な不揮発性記憶素子の数も少ないので、セルサイズが少々大きくても問題はない。

図２６（Ａ）ないし（Ｃ）には、この発明に係る不揮発性記憶素子の更に他の一実施例を説明するための製造工程断面図が、同時に形成されるＮチャンネルＭＯＳＦＥＴ及びＰチャンネルＭＯＳＦＥＴ並びに２層ゲート構造のマスクＲＯＭを構成する記憶ＭＯＳＦＥＴＱＭとともに示されている。

この実施例では、マスクＲＯＭの集積度を向上させるために、隣接ワード線が異なる導体層８と１０８により構成される。すなわち、直列形態にされる複数の記憶ＭＯＳＦＥＴのうち、第１層目のポリシリコン層８により奇数番目のＭＯＳＦＥＴのワード線を構成し、第２層目のポリシリコン層１０８により偶数番目のＭＯＳＦＥＴのワード線を構成する。このような隣接ワード線を２層ゲート構造とすることにより、実質的なワード線の間隔（記憶ＭＯＳＦＥＴのピッチ）が狭くなるので集積度を向上させることができる。

この場合においても、欠陥救済のために使用する不揮発性記憶素子ＱＥはコントロールゲートを拡散層により構成した１層ゲート構造としている。このようにポリシリコン層が２層構造にされるにもかかわらず、不揮発性記憶素子を１層ゲート構造とするは、次の理由によるものである。２層ゲート構造の不揮発性記憶素子は、第１層目と第２層目のポリシリコン層の間に設けられるゲート絶縁膜は、同じく２層ゲート構造のマスクＲＯＭのそれと本質的に異なる。

すなわち、マスクＲＯＭにおける２層ゲート構造は、第１層目と第２層目のゲートを単に電気的に分離するだけの目的で絶縁膜を形成すればよいのに対して、２層ゲート構造の不揮発性記憶素子ではその膜質及び膜圧が所望の書き込み／及び読み出し特性を満足するように制御された薄い絶縁膜である必要がある。それ故、２層ゲート構造の不揮発性記憶素子においては、上記フローティングゲートとコントロールゲートとの間に形成されるべき絶縁膜を形成する特別な製造工程が付加することが必要である。したがって、上記のように１層ゲート構造の不揮発性記憶素子を用いることにより、実質的な製造工程を増加させることなく、欠陥救済等を行うことができる。

図２６（Ａ）において、前記図１（Ａ）ないし（Ｄ）に示した実施例と同様にコントロールゲートになるＮ型拡散層６、第１ゲート絶縁膜７と第１ゲート電極８からなるマスクＲＯＭの第１ＭＯＳＦＥＴを形成する。マスクＲＯＭの第２ＭＯＳＦＥＴとの絶縁のために、第１ゲート電極８の上部と側面には絶縁膜２０１と２１１が形成される。

図２６（Ｂ）において、第２ゲート絶縁膜１０７と第２ゲート電極１０８からなるマスクＲＯＭの第２ＭＯＳＦＥＴが形成される。本実施例では不揮発性記憶素子ＱＥのフローティングゲートとマスクＲＯＭの周辺回路を構成するＮチャンネルＭＯＳＦＥＴＱＮとＰチャンネルＭＯＳＦＥＴＱＰのゲート電極は、第２層目の導体層１０８で形成されている。もちろん、これらのゲート電極は第１層目の導体層８により構成してもよい。

図２６（Ｃ）に示すように、前記の実施例と同様にしてこれらの各回路素子が完成される。ただし、同図においてはパッシベーション膜は省略されている。この実施例では、上述のように本来の半導体集積回路装置が２層ゲート構造であっても、不揮発性記憶素子を１層ゲート構造にすることよって製造工程が簡単となる。

図２７（Ａ）と（Ｂ）には、ダイナミック型ＲＡＭの救済に１層ゲート構造の不揮発性記憶素子を使用した場合の半導体集積回路装置の一実施例の素子構造断面図が示されている。

図２７（Ａ）のダイナミック型メモリセルは、情報記憶用キャパシタが導体層２０３、誘電体膜２０４、導体層２０５により構成された、いわゆるＳＴＣ構造とされる。図２７（Ｂ）のダイナミック型メモリセルは、情報記憶用キャパシタがＮ型拡散層６、誘電体膜２０４、導体層２０５で構成された、いわゆるプレーナー構造とされる。同図においては、パッシべーション膜が省略して描かれている。

上記図２７（Ａ）及び（Ｂ）のいずれの実施例においても、前記図２４（Ａ）なしい（Ｅ）に示した実施例と同様に、１層ゲート構造の不揮発性記憶素子はＮ型ウェル領域１０２によりコントロールゲートを構成しているので、製造工程の追加はない。ダイナミック型ＲＡＭにおける欠陥救済は、アドレス変換を行うだけなので、必要な不揮発性記憶素子の数が少なくてよいからセルサイズが大きくても実質的な問題はない。

また、２層からなる配線層１５と１７を供えている場合には、図２７（Ｂ）の断面図及び図２８に示した平面図に示すように、不揮発性記憶素子のフローティングゲートの全面が、２つの層からなる配線層１５と１７との組み合わせによって覆われている。すなわち、この実施例では、ワード線ＷＬが第１層目のアルミニュウム層１５により構成され、データ線ＤＬが第２層目のアルミニュウム層１７から構成される。それ故、２層のアルミニュウム層１５と１７とが互いに重なりあってその下に設けられるフローティングゲートを覆うようにするものである。

図２９には、この発明に係る不揮発性記憶素子による欠陥救済回路を内蔵したダイナミック型ＲＡＭの一実施例のブロック図が示されている。ダイナミック型ＲＡＭのメモリ部は、メモリマットＤＲ−ＭＡＴ、Ｙゲート回路ＤＲ−ＹＧＴ、センスアンプ回路ＤＲ−ＳＡＭから構成される。メモリマットＤＲ−ＭＡＴは、図２７（Ａ）又は（Ｂ）に示すような情報記憶用キャパシタと、アドレス選択用のトランスファーＭＯＳＦＥＴからなるメモリセルがマトリックス状に配置されて構成されている。ダイナミック型ＲＡＭの場合には、マスクＲＯＭのように後でデータを記憶させる不揮発性記憶素子は必要ではなく、メモリマットＤＲ−ＭＡＴと同じメモリセルからなるマトリックス状に配置されて構成されている予備（冗長）のメモリマットｄｒ−ＭＡＴ、Ｙゲート回路ｄｒ−ＭＡＴ、センスアンプ回路ｄｒ−ＳＡＭから構成されている。

また、ダイナミック型ＲＡＭでは基板バイアス発生回路ＶＢＢＧが内蔵される。すなわち、上記のように予備のメモリマットｄｒ−ＭＡＴがメモリマットＤＲ−ＭＡＴと同じ揮発性のメモリセルを用いること、予備のメモリマットｄｒ−ＭＡＴへの書き込み用回路がないこと、基板バイアス発生回路ＶＢＢＧが搭載されている点を除けば、マスクＲＯＭのアドレス変換の場合と同じ方法によりダイナミック型ＲＡＭの欠陥救済ができる。

特に制限されないが、不揮発性記憶素子への書き込み時には基板バイアス発生回路ＶＢＢＧは非活性状態にされ、半導体基板は回路の接地電位（グランド電位）に設定されている。これは不揮発性記憶素子への書き込み時に半導体基板に形成された拡散層からなるコントロールゲートに高い電圧を加えるので、ＰＮ接合の電圧が高くなりすぎないようにするためである。すなわち、これにより、ＰＮ接合に対して格別な高耐圧化を施すことなく、上記拡散層をコントロールゲートとして用いる１層ゲート構造の不揮発性記憶素子への書き込みが可能になる。もちろん、本実施例のようなダイナミック型ＲＡＭの欠陥救済と同様な方法により、スタティック型ＲＡＭの欠陥救済も実現できる。

図３０には、この発明に係る１層ゲート構造の不揮発性記憶素子をマイクロコンピュータの救済等に使用した場合の一実施例のブロック図が示されている。本実施例のマイクロコンピュータは、同一半導体基板上に構成されたＣＰＵ（マイクロプロセッサ）、ＲＯＭ、ＲＡＭ、Ｉ／Ｏ（入出力）ポートからなり、それぞれの回路ブロックはＢＵＳ（バス）により相互に接続されている。ＣＰＵには、μＲＯＭ（マイクロプログラムＲＯＭ）が備えられている。

救済回路は、μＲＯＭ、ＲＯＭ、ＲＯＭ及びＩ／Ｏポートにおいてそれぞれ斜線により示されている。これらの救済回路は、前記図６ないし図１５により示された回路と類似の構成となっており、μＲＯＭとＲＯＭでは不揮発性記憶素子を用いてアドレス変換とともにデータ記憶を行い、ＲＡＭでは不揮発性記憶素子を用いてアドレス変換を行っている。これらの救済方法は前記実施例と同様であるので説明を省略する。また、Ｉ／Ｏポートでは、例えばＴＴＬレベルの入出力と、ＣＭＯＳレベルの入出力の変更等が行われる。本実施例のようにコントロールゲートを拡散層で構成した１層ゲート構造の不揮発性記憶素子により、マイクロプロセッサに搭載したそれぞれの論理ブロックの救済、あるいはＩ／Ｏポートのような論理変更が容易に行うことができる。更に、予備のＢＵＳを用意しておき、不良となったＢＵＳに接続されるそれぞれの論理ブロックのアドレスを変換することも可能である。

図３１には、この発明に係る１層ゲート構造の不揮発性記憶素子を、従来の２層ゲート構造のＥＰＲＯＭに搭載した場合の一実施例の素子構造断面図が示されている。この発明に係る１層ゲート構造の不揮発性記憶素子ＱＥのコントロールゲートは、前記同様に製造工程を追加する必要のないＮ型ウェル領域１０２で構成されている。ＮチャンネルＭＯＳＦＥＴＱＨＮとＰチャンネルＭＯＳＦＥＴＱＨＰとは、２層ゲート構造の不揮発性記憶素子（ＥＰＲＯＭ）ＱＥＰの書き込み時に使用する高耐圧ＭＯＳＦＥＴであり、第１ゲート絶縁膜７と第１ゲート電極８とから構成されている。ＮチャンネルＭＯＳＦＥＴＱＮとＰチャンネルＭＯＳＦＥＴＱＰとは、通常の動作電圧で使用するＭＯＳＦＥＴであり、第２ゲート絶縁膜１０７と第２ゲート電極１０８とから構成されている。２層ゲート構造の不揮発性記憶素子ＱＥＰは、第１ゲート電極８からなるフローティングゲートと、その上部に絶縁膜２０７を介して設けられる第２ゲート電極１０８からなるコントロールゲートとから構成されている。

上記のような２層ゲート構造のＥＰＲＯＭの救済のみの場合には、救済用の不揮発性記憶素子としても２層ゲート構造のＥＰＲＯＭを使用するのが簡単である。しかし、前記第２４図に示したマイクロコンピュータのような場合には、製品開発の初期にはデータの変更が容易なＥＰＲＯＭをデータＲＯＭとして使用するが、一時データが決定した後は機能が同じであっても安価なマスクＲＯＭを使用する。このとき、救済を２層ゲート構造のＥＰＲＯＭで行っていると、２層ゲート構造のＥＰＲＯＭを１層ゲート構造の不揮発性記憶素子に変更しなければならず、救済回路のデバッグあるいはチップ構成（レイアウト）の大幅な変更が生じてしまう。したがって、このような場合には本実施例のように、救済回路の部分は初めから１層ゲート構造の不揮発性記憶素子を含む回路で構成しておく。これにより、例えば、データＲＯＭを２層ゲート構造のＥＰＲＯＭからマスクＲＯＭに変更したマイクロコンピュータを容易に得ることができる。あるいは、マイクロコンピュータに搭載する不揮発性記憶素子の数が少なくてもよい場合に便利である。

図３２には、この発明に係る不揮発性記憶素子をアナログ回路を含む半導体集積回路装置のトリミングに使用する場合の一実施例の素子構造断面図が示され、図３３にはトリミング回路の一実施例の回路図が示されている。アナログ回路を含む半導体集積回路装置は、図３２に示すように、ディジタル部やアナログ部の演算増幅回路ＡＭＰを構成するＮチャンネルＭＯＳＦＥＴＱＮやＰチャンネルＭＯＳＦＥＴＱＰと、容量素子ＱＣ、抵抗素子ＱＲとから構成される。

図３３に示したトリミング回路は、アナログ回路で使用される基準電圧のトリミングを行うものであり、内部で発生された電圧Ｖinを３ビットのデータにより所望の電圧Ｖout に設定するものである。電圧Ｖout と接地電位との間には直列抵抗回路Ｒ０が設けられ、それぞれの相互端子はデコーダＤＥＣを介してオペアンプＡＭＰの一方の端子に接続されている。トリミング回路ＴＲＣ１なしいＴＲＣ３で発生させられたデータによりデコーダＤＥＣを動作させて、この抵抗比をかえてトリミングを行う。

まず、ＰＣ端子を接地電位にして、ＰＤ端子に所定データを入力してトリミングのデータを決める。次に、Ｖcc端子を接地電位にし、ＰＣ端子に書き込み電圧Ｖppを加えてＰＤ端子に先に決めたデータを入力して不揮発性記憶素子ＱＥの書き込みを行う。

本実施例では、データは抵抗Ｒを介してＰＤ端子から直接に入力したが、前記実施例のようにしてもよい。あるいはデータ入力用の端子を１つだけ設けて、シフトレジスタによりシリアルデータをパラレルデータに変更して書き込を行うようにしてもよい。

また、アナログ回路を含む半導体集積回路装置では１Ｖ程度の電池で動作させる場合がよくある。不揮発性記憶素子ＱＥの書き込み前のしきい値電圧は通常１Ｖ程度であり、このままでは書き込み前後の判定ができない。このような場合には、（１）不揮発性記憶素子ＱＥのゲート電圧を書き込み前後の判定が可能な電圧、例えば３ないし５Ｖ程度に昇圧する。（２）書き込み前の状態がディプレッションモードとなるようにしておき、書き込み後にエンハンスメントモードにする。そして、ゲート電圧を接地電位にして読み出す。（３）後述する方法により、書き込み前の状態がエンハンスメントモードになるようにしておき、書き込み後にディプレッションモードにする。そして、ゲート電圧を接地電位にして読み出す。

図３４には、この発明に係る不揮発性記憶素子を用いた縦型（ＮＡＮＤ）構成にしたメモリアレイの一実施例の回路図が示され、図３５には、その一部平面図が示され、図３６には書き込み方法の原理図が示されている。図３４において、ＮＡＮＤ構成のメモリアレイは、不揮発性記憶素子が直列形態に接続され、データ線（又はビット線）Ｄ０，Ｄ１側にはカラムスイッチを構成するＭＯＳＦＥＴが設けられ、他端側と回路の接地電位点との間にはスイッチＭＯＳＦＥＴが設けられる。この構成は、基本的には記憶ＭＯＳＦＥＴが不揮発性記憶素子である点とスイッチＭＯＳＦＥＴが設けられる点を除けば縦型のマスクＲＯＭと同様な構成である。

図３５において、縦方向に延長されるアルミニュウム層からなるワード線ＷＬが隣接する２つのデータ線ＤＬに対応したコントロールゲートを構成する拡散層に共通にコンタクトされ、この拡散層にオーバーラップする斜線が付されたコントロールゲートが横方向に延長されるソース、ドレインを構成するデータ線ＤＬを跨ぐように延長されることによって直列形態に接続される１層ゲート構造の不揮発性記憶素子が形成される。このようなレイアウトを採ることによって、従来の横型（ＮＯＲ）構成のメモリアレイに比べて占有面積を約４２％に低減できる。

図３６において、直列形態にされた不揮発性記憶素子のうちソース側から順に書き込みが行われる。このとき、書き込み時に直列回路において直流電流が流れないように制御信号ＳＷが接地電位のようなロウレベルにされてスイッチＭＯＳＦＥＴがオフ状態にされる。そして、初期状態では不揮発性記憶素子のしきい値電圧は正の電圧（エンハンスモード）を持つようにされている。

この状態で、ワード線Ｗ７に接続された不揮発性記憶素子から書き込みが行われ、ワード線Ｗ７が接地電位のようなロウレベルに、他のワード線Ｗ６〜Ｗ１とカラムスイッチの制御電圧Ｙ０，Ｙ１は比較的高い電圧にされる。書き込みデータＤ０がロウレベルなら、コントロールゲートとドレインとの間に電界が作用しないから、フローティングゲートからドレインに向かってトンネル電流が流れず、上記しきい値電圧（Ｖth＞０）のままである。これに対して、書き込みデータＤ０が比較的高い電圧にされたハイレベルなら、コントロールゲートとドレインとの間に高電界が作用してフローティングゲートからドレインに向かってトンネル電流が流れてしきい値電圧（Ｖth＜０）に変化させる。

以下、同様にしてＷ６〜Ｗ０の順序で選択ワード線をロウレベルにして書き込みを行う。このような書き込み動作においては、トンネル電流しか流れないから書き込み電流は小さくなり、ＮＯＲ型構成の場合のような電流クランプ等が不要となり回路構成が簡単になる。

なお、読み出し時には、制御信号ＳＷをハイレベルにしてスイッチＭＯＳＦＥＴをオン状態にする。この状態で、従来のメモリセルが上記のように記憶情報に従ってディプレッション型がエンハンスメント型かになっているので、従来の縦型ＲＯＭと同様にして読み出される。

図３７には、この発明に係る不揮発性記憶素子を用いて電気的にも消去可能にする場合の一実施例の回路図が示されている。この実施例では、データの書き込みを従来のＥＰＲＯＭと同様にホットキャリアを利用して行い、データの消去を前記図３６に示したと同様にトンネル電流を利用する。すなわち、データの書き込みは、前記図１５に示したと同様にして行う。データの消去の場合は、消去したい不揮発性記憶素子のワード線をロウレベルにする。これにより、ＰチャンネルＭＯＳＦＥＴＱ２がオン状態になって、ソース線にハイレベル（Ｖpp）を供給し、前記図３６に示したのと類似のようにコントロールゲートとソース間に高電界を作用させてフローティングゲートとソース間にトンネル電流を流すようにするものである。ＭＯＳＦＥＴＱ３は、制御信号ＲＷによって書き込み時にはオフ状態、消去時にはオン状態にされる。ＭＯＳＦＥＴＱ１はワード線の選択／選択に応じてオン状態にされる。

読み出し時には非選択ワード線に接続された不揮発性記憶素子のソースはＭＯＳＦＥＴＱ１のオフ状態によってオープン状態になるので、不揮発性記憶素子が過消去されてディプレッション状態になっても、記憶素子にリーク電流が流れず読み出しには問題が生じない。

図３８（Ａ）と（Ｂ）には、この発明に係る半導体集積回路装置の一実施例のレイアウト図が示されている。同図の実施例は、この発明に係る不揮発性記憶素子を用いた救済回路をマスクＲＯＭに搭載した場合に向けられている。

図３８（Ａ）において、チップの中央部にパッドが設けられ、パッドとメモリマットＭＡＴの間に斜線を付したように救済回路が設けられる。

図３８（Ｂ）において、チップの中央部に設けられたジグザグ状に２列に配列されたパッドの間に斜線を付したように救済回路が設けられる。

上記のような構成においては、
一）チップの中央部はパッケージに封止されたとの応力が小さいので、不揮発性記憶素子の特性変動が小さく、また、信頼性も高くできる。
二）マスクＲＯＭが大容量になると、電源線や接地線あるいは信号線が長くなる。この結果、信号遅延やノイズによる誤動作が問題になる。この対策として、パッドをチップの中央部に配置する必要がある。この場合に、救済回路を配置する位置は最もスペースを得やすいパッド周辺が望ましい。このようにすれば、チップサイズの増大を防止できる。

図３９（Ａ）と（Ｂ）には、この発明に係る半導体集積回路装置の他の一実施例のレイアウト図が示されている。同図の実施例は、この発明に係る不揮発性記憶素子を用いた救済回路をマイクロコンピュータに搭載した場合に向けられている。

図３９（Ａ）においては、斜線を付した救済回路は、チップの一つの個所にまとめられている。この構成においては、外部から救済回路へのデータ線の入力が容易に行える。

図３９（Ｂ）においては、救済回路は、各救済すべき機能ブロック毎、例えばμＲＯＭ、ＲＯＭ、ＲＡＭ、あるいはＡＤＣ（アナログ／ディジタル変換回路）に分散されて配置される。この構成においては、救済回路がそれと対応する回路に近接して設けられるから、救済時の遅延時間が短くできる。

図４０（Ａ）と（Ｂ）には、不揮発性記憶素子への書き込み動作に使用するパッドの一実施例の回路図が示されている。図４０（Ａ）では、パッドを電源電圧Ｖccにプルアップする高抵抗値を持つようにされたＰチャンネルＭＯＳＦＥＴが設けられる。図４０（Ｂ）では、パッドを回路の接地電位にプルダウンする高抵抗値を持つようにされたＮチャンネルＭＯＳＦＥＴが設けられる。

このように救済時や機能変更時において１層ゲート構造の不揮発性記憶素子への書き込み動作に使用されるパッドに対してプルアップ又はプルダウン抵抗素子を設けて、これらのパッドは直接外部端子に接続しない。このような構成とすることにより、外部端子数が増加が防止できる。また、上記のような欠陥救済や機能変更が行われた半導体集積回路装置においては、それに用いられるパッドがプルアップ又はプルダウンされて固定レベルにされるから、パッドが不所望な電位を持つことによる誤動作を防止することができる。プルアップ又はプルダウンさせる抵抗素子は、上記のような高抵抗ＭＯＳＦＥＴに代えて、ポリシリコン等を利用するものであってもよい。

図４１には、トリミンド方法の一実施例を説明するためのフローチャート図が示されている。図４１（Ａ）の実施例では、外部端子又は他の端子と共用する端子により、パッケージに封止された後にトリミングデータを決定する。

図４１（Ｂ）の実施例では、トリミングに使用される複数ビットのデータのうち、パッケージに封止する前、言い換えるならば、半導体ウェハ上にチップが完成された時のプロービング工程において上位ビットを決定して大まかなトリミングを行い、チップがパッケージに封止された後に残りの下位ビットを決定して微小なトリミングを行う。このようなトリミング方法を採ることによって、チップがパッケージに封止されるときの熱処理等によって発生する素子特性の微小な変動にも対応した精度のよいトリミングが可能となる。

図４２には、この発明に係る不揮発性記憶素子に対してパッケージ封止後に書き込みを行う場合の一実施例のフローチャート図が示されている。チップ形成工程では、前記説明したように半導体ウェハ上において所望の半導体集積回路を形成する。

テスト工程では、不揮発性記憶素子を含む半導体集積回路のテストを行う。不揮発性記憶素子のテストは、データを書き込み前の状態とデータを書き込んだ後の状態との両方を行う。

消去工程では、不揮発性記憶素子を初期状態に戻す。すなわち、データを書き込む前の状態にする。消去動作は、不揮発性記憶素子がＥＰＲＯＭのときには紫外線を照射させることにより行う。この実施例の１層ゲート構造の不揮発性記憶素子は、そのフローティングゲート上にアルミニュウム等からなるバリアー層が設けられている。このアルミニュウム層自体は紫外線を透過させないが、紫外線の回折や乱反射により消去が可能である。特に、前記実施例のようにバリアー層をフローティングゲート上の一部にしか設けない場合やスリットを設けた場合には効率よく消去が可能である。ファイナルパッシベーション膜からのラジカルな水素がフローティングゲートに到達するのを防ぐようにフローティングゲート上の全面をアルミニュウムで覆うようにした場合でも、バリアー層がフローティングゲートから延在する距離が短いから上記のような紫外線の回折や乱反射によって十分消去が可能である。

なお、従来のように２層ゲート構造のＥＰＲＯＭにおいて、同じく欠陥救済のための２層ゲート構造のＥＰＲＯＭを用いてアドレス変換に用いた場合にはメモリアレイ部の消去動作によって上記アドレス変換部も消去されるのを防ぐためにアルミニュウム層をアドレス変換部の全面を覆うことが行われている。この場合には、メモリアレイ部の消去用の紫外線の回折や乱反射も考慮してアルミニュウムの遮蔽膜を大きなサイズにより形成する。したがって、同じアルミニュウム層でもこの発明に係る１層ゲート構造の不揮発性記憶素子においては、ファイナルパッシベーション膜からラジカルな水素がフローティングゲートに浸入してまうのをを防ぐためのバリアー層としてのアルミニュウム層とは、その技術的思想において本質的に異なるものである。

封止工程では、半導体ウェハから個々に分離されたチップのうちテスト結果が良品とされたものをパッケージに封止する。データ記憶工程では、所望のデータを不揮発性記憶素子に記憶する。上記テスト工程において、不揮発性記憶素子のテストが行われているので、データ記憶工程では不揮発性記憶素子に対してどのようなデータを記憶しても、良好な半導体集積回路装置を得ることができる。

上記のテスト工程は、どのような不揮発性記憶素子にも有効であるが、特に、不揮発性記憶素子がＥＰＲＯＭであって、紫外線を透過させないプラスティック等のパッケージに封止した場合、言い換えるならば、紫外線による消去機能を不能にして不揮発性記憶素子を１回限りの書き込みに使用する場合に有効である。

この発明に係る単層ゲート構造の不揮発性記憶素子をマスクＲＯＭの欠陥救済の他、他にマスクＲＯＭのデータ変更、あるいは修正に利用するものであってもよい。さらに、不揮発性記憶素子を論理決定素子として用いたＰＬＤに適用し、回路機能の設定／変更を行うように用いるものであってもよい。このようなマスクＲＯＭやディジタル集積回路の機能設定や変更に単層ゲート構造の不揮発性記憶素子を用いる場合には、コントロールゲートを形成する拡散層を追加するだけでよし、ＣＭＯＳ回路にあってはウェル領域が利用できるからそれも不要となり、２層ゲート構造の不揮発性記憶素子を用いる場合に比べて製造工程の簡略化ができる。

そして、上記１層ゲート構造の不揮発性記憶素子には、バリアー層が設けられているから、高い信頼性を得ることができる。この実施例の１層ゲート構造の不揮発性記憶素子は、それ自体で１つの半導体記憶装置を構成してもよい。しかし、２層ゲート構造の不揮発性記憶素子に比べてセルサイズが大幅に大きくなってしまう。それ故、この実施例の単層ゲート構造の不揮発性記憶素子は、上記のようなマスクＲＯＭ等のメモリ回路の欠陥救済用やディジタル回路の機能設定／変更用の小容量の記憶回路に適している。

上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）拡散層により構成されたコントロールゲートに対してその一部が薄い絶縁膜を介してオーバーラップするよう形成された導体層からなるフローティングゲートの上部全面を覆うようにバリアー層を形成することにより、データ保持特性の大幅な改善が可能になる。

（２）半導体集積回路装置におけるファイナルパッシベーション膜として、プラズマＣＶＤ法により形成されたナイトライド膜により構成する場合には、安価なプラスティックパッケージを利用できるから、上記バリアー層によりデータ保持特性の改善を図りつつ、安価な半導体集積回路装置を得ることができる。

（３）上記バリアー層は、導体層又はプラブマ−ＣＶＤ法により形成された酸化膜を用いることにより格別な製造工程を追加することなく、単層ゲート構造の不揮発性記憶素子のデータ保持特性を改善できる。

（４）上記バリアー層は、上記コントロールゲートが接続されるアルミニュウム層からなるワード線と一体的に構成することにより、簡単にバリアー層を形成できる。

（５）上記バリアー層が設けられた単層ゲート構造の不揮発性記憶素子を用いてマスクＲＯＭ又はディジタル回路の欠陥救済又は機能設定／変更に用いることにより、製造工程の増加を防ぎつつ高い信頼性のもとに上記欠陥救済及び機能設定／変更が可能になる。

（６）アナログ回路とＲＯＭ又はＲＡＭを含む半導体集積回路装置において、パッケージに封止前にＲＯＭ又はＲＡＭの救済を行い、パッケージ封止後にアナログ回路のトリミングを行うことができる。

（７）マスクＲＯＭの欠陥救済やデータ修正変更にバリアー層が設けられた単層ゲート構造の不揮発性記憶素子を用いることにより、製造工程や占有面積を増加させることなく、高い信頼性のもとにこれらの欠陥救済やデータ修正変更が可能になる。

（８）ワード線に対応した複数からなる単層ゲート構造の不揮発性記憶素子のソースを共通ソース線に接続し、対応するワード線の選択信号によりスイッチ制御されるスイッチ素子により回路の接地電位を与えるようにすることによって、非選択ワード線の記憶素子でのリーク電流の発生を防止でき、それに伴い耐圧の向上も可能になる。

（９）上記マトリックス配置された不揮発性記憶素子は、それが結合されるデータ線に設けられたラッチ回路に保持された書き込みデータに基づいて１つのワード線に接続される複数からなるメモリセルに対して同時に書き込むようにすることよって、書き込み時間の短縮化が可能になる。

（１０）上記ワード線の選択信号は、負荷ＭＯＳＦＥＴと駆動ＭＯＳＦＥＴとのコンダクタンス比に従った出力レベルを形成する駆動回路を用いることにより回路の簡素化が可能になり、不揮発性記憶素子の共通化されたソースに接地電位を与えるスイッチ素子にはＣＭＯＳ回路により形成された選択信号をサブワード線を介して伝えるようにすることによってリーク電流の発生を確実に防止することができる。

（１１）不揮発性記憶素子がＥＰＲＯＭのときのように、通常の動作を行う電圧Ｖccを通常状態では５Ｖのような比較的小さな電圧にし、書き込み動作のときには７Ｖ又は８Ｖのような高い電圧とする。これにより、書き込み系の回路として高耐圧ＭＯＳＦＥＴを用いる必要がなく、半導体集積回路の製造工程の簡略化が可能になる。

以上本発明者によりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、バリアー層は、フェイナルパッシベーション膜より下層であって、フローティングゲート層より上層に構成すればよい。１層ゲート構造の不揮発性記憶素子のパターンは、種々の実施形態を採ることができる。

この発明に係る１層ゲート構造の不揮発性記憶素子は、書き込みをホットキャリアで行い、消去はソース又はドレインに高電圧を印加してトンネル電流で行う、あるいは書き込みと消去をトンネル電流で行う電気的に書き込みと消去が可能な不揮発性記憶素子としても利用できる。

この発明は、１層ゲート構造の不揮発性記憶素子それ自体及びそれを機能設定又は変更あるいは冗長回路等に用いる半導体集積回路装置に広く利用できる。

この発明に係る不揮発性記憶素子を説明するための一実施例の製造工程断面図である。 この発明に係る不揮発性記憶素子の他の一実施例を示す素子構造断面図である。 この発明に係る不揮発性記憶素子の更に他の一実施例を示す素子構造断面図である。 この発明に係る不揮発性記憶素子の一実施例を示す素子パターン図である。 この発明に係る不揮発性記憶素子の他の一実施例を示す素子パターン図である。 この発明が適用されたマスクＲＯＭの一実施例を示すブロック図である。 図６のマスクＲＯＭにおける冗長ワード線選択回路ＲＡＳＴの一実施例を示す回路図である。 図６のマスクＲＯＭにおける救済アドレス選択回路ＲＡＳの一実施例を示す回路図である。 図６のマスクＲＯＭにおける救済アドレス記憶回路ＰＲ−ＡＤＤの一実施例を示す回路図である。 図６のマスクＲＯＭにおける書き込みデータ入力回路ＰＲ−ＰＧＣの一実施例を示す回路図である。 図６のマスクＲＯＭにおける冗長用のＹデコーダ回路ＰＲ−ＹＤＣの一実施例を示す回路図である。 図６のマスクＲＯＭにおける冗長用のメモリマットＰＲ−ＭＡＴとカラムスイッチゲートＰＲ−ＹＧＴ及びセンスアンプ回路ＰＲ−ＳＡＭの一実施例を示す回路図である。 図６のマスクＲＯＭにおけるマルチプレクサＭＰＸの一実施例を示す回路図である。 この発明が適用されたマスクＲＯＭの他の一実施例を示す回路図である。 この発明に係る冗長用メモリマットとその周辺回路の他の一実施例を示す回路図である。 この発明を説明するための不揮発性記憶素子のデータ保持特性図である。 この発明に係る不揮発性記憶素子の他の一実施例を示す素子構造断面図である。 図１７の不揮発性記憶素子の平面図である。 この発明に係る不揮発性記憶素子の他の一実施例を示す素子構造断面図である。 図１９の不揮発性記憶素子の平面図である。 この発明に係る不揮発性記憶素子の他の一実施例を示す素子構造断面図である。 図２１の不揮発性記憶素子の平面図である。 この発明に係る不揮発性記憶素子の他の一実施例を示す平面図である。 この発明に係る不揮発性記憶素子の他の一実施例を説明するための製造工程断面図である。 図２４の不揮発性記憶素子の平面図である。 この発明に係る不揮発性記憶素子の更に他の一実施例を説明するための製造工程断面図である。 ダイナミック型ＲＡＭの救済に本願発明に係る１層ゲート構造の不揮発性記憶素子を使用した場合の半導体集積回路装置の一実施例を示す素子構造断面図である。 図２７（Ｂ）に対応した平面図である。 この発明に係る不揮発性記憶素子による欠陥救済回路を内蔵したダイナミック型ＲＡＭの一実施例を示すブロック図である。 この発明に係る不揮発性記憶素子をマイクロコンピュータの救済等に使用した場合の一実施例を示すブロック図である。 この発明に係る１層ゲート構造の不揮発性記憶素子を、従来の２層ゲート構造のＥＰＲＯＭに搭載した場合の一実施例を示す素子構造断面図である。 この発明に係る不揮発性記憶素子をアナログ回路を含む半導体集積回路装置のトリミングに使用する場合の一実施例を示す素子構造断面図である。 図３２のトリミング回路の一実施例を示す回路図である。 この発明に係る不揮発性記憶素子を用いた縦型構成にしたメモリアレイの一実施例を示す回路図である。 図３４のメモリセルの一実施例を示す平面図である。 図３４の不揮発性記憶素子の書き込み方法の一実施例を示す原理図である。 この発明に係る不揮発性記憶素子を電気的にも消去可能にする場合の一実施例を示す回路図である。 この発明に係る半導体集積回路装置（マスクＲＯＭ）の一実施例を示すレイアウト図である。 この発明に係る半導体集積回路装置（マイクロコンピュータ）の一実施例を示すレイアウト図である。 不揮発性記憶素子への書き込み動作に使用するパッドの一実施例を示す回路図である。 トリミング方法の一実施例を示すフローチャート図である。 この発明に係る不揮発性記憶素子に対してパッケージ封止後に書き込みを行う場合の一実施例を示すフローチャート図である。

符号の説明

ＱＥ・・不揮発性記憶素子、ＱＮ・・ＮチャンネルＭＯＳＦＥＴ、ＱＰ・・ＰチャンネルＭＯＳＦＥＴ、ＱＨＮ・・高耐圧ＮチャンネルＭＯＳＦＥＴ、ＱＨＰ・・高耐圧ＰチャンネルＭＯＳＦＥＴ、ＱＤ・・ダイナミック型メモリセル、ＱＭ・・マスク型メモリセル、ＱＥＰ・・２層ゲート構造のＥＰＲＯＭ、ＱＲ・・抵抗素子、ＱＣ・・容量素子、
１・・半導体基板、２，１０２・・ウェル領域、３・・フィールド絶縁膜、４・・チャンネルストッパー、７，１０７・・ゲート絶縁膜、５，１１，１３，１６，２０１，２１１・・絶縁膜（層間絶縁層）、８，１０８，２０４，２０５・・導電層、１５，１７・・配線層、６，９，１０，１０９，１１２・・拡散層、１４，１１４・・コンタクトホール、１８・・ファイナルパッシベーション膜、２０４・・誘電体膜、
ＡＤＢ・・アドレスバッファ、ＭＲ−ＭＡＴ・・マスクＲＯＭ、ＯＲ−ＭＡＴ・・冗長用のメモリ回路、ＸＤＣ・・Ｘデコーダ回路、ＭＲ−ＹＧＴ，ＰＲ−ＹＧＴ・・カラムスイッチゲート、ＹＤＣ・・Ｙデコーダ回路、ＭＲ−ＳＡＭ，ＰＲ−ＳＡＭ・・センスアンプ回路、ＤＩＢ・・入力バッファ回路、ＤＯＢ・・出力バッファ回路、ＭＰＸ・・マルチプレクサ、ＲＡＳ・・救済アドレス選択回路、Ｒ−ＡＤＤ・・救済アドレス記憶回路、ＲＡＳＴ・・冗長ワード線選択回路、ＣＯＮＴ・・制御回路、ＰＲ−ＰＧＣ・・書き込みデータ入力回路、ＷＡ・・書き込み回路、ＦＦ・・ラッチ回路、ＤＥＣ・・デコーダ回路、ＴＲＣ１〜ＴＲＣ３・・トリミング回路、ＡＭＰ・・オペアンプ、μＲＯＭ・・マイクロプログラムＲＯＭ、ＲＯＭ・・リード・オンリー・メモリ、ＲＡＭ・・ランダム・アクセス・メモリ、ＣＰＵ・・マイクロプロセッサ、ＡＤＣ・・アナログ／ディジタル変換回路、ＰＯＲＴ・・入出力ポート。

Claims (1)

1. 主面を有する半導体基板と、
   上記主面に形成された不揮発性記憶素子とを備えた半導体集積回路装置であって、
   上記不揮発性記憶素子は、
   上記半導体基板に形成され、上記不揮発性記憶素子のコントロールゲートを構成する第１の半導体領域と、
   上記半導体基板に形成され、上記不揮発性記憶素子のドレインを構成する第２の半導体領域と、
   上記半導体基板に形成され、上記不揮発性記憶素子のソースを構成する第３の半導体領域と、
   上記第１の半導体領域上に形成された第１絶縁膜と、
   上記第１半導体領域に対してその一部が上記第１絶縁膜を介してオーバーラップするように形成され、上記不揮発性記憶素子のフローティングゲート電極を構成する導電層とを有し、
   上記第１絶縁膜はほぼ均一な膜厚を有し、
   上記不揮発性記憶素子はトンネル電流により書き込みまたは消去が行われる半導体集積回路装置。

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