JPH02309682A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特にデータの消
去および再書き込みが可能な不揮発性メモリ（巳ｒａｓ
ａｂｌｅＰｒｏｇｒａｍ＋ｎａｂｌｅ　Ｒｅａｄ　０ｎ
ｌｙ　Ｍｅｍｏｒｙ；ＥＰＲＯＭ）の冗長回路技術に関
するものである。

〔従来の技術〕

データの消去および再書き込みが可能なＥＦＲＯＭには
、フローティングゲートとコントロールゲートとの二層
ゲート構造を有するＭＯＳ−ＦＥＴでメモリセルを構成
したＦ　Ｌ　ＯＴ　ＯＸ　（Ｆｌｏａｔｉｎｇ　Ｇａｔ
ｅ　Ｔｕｎｎｅｌ　０ｘｉｄｅ）形や、シリコン窒化膜
とシリコン酸化膜との界面準位に電荷を蓄積するＭＮＯ
Ｓ（Ｍｅｔａｌ　Ｎ１ｔｒｉｄｅ　０ｘｉｄｅ　Ｓｅ＋
＋＋１ｃｏｎｄｕｃｔｏｒ）　　形などがあり、特に前
者のＦＬＯＴＯＸ形ＥＰＲＯＭが主流となっている。

上記したＦＬＯＴＯＸ形ＥＰＲＯＭでは、データの書き
込みは、メモリセルのコントロールゲートおよびドレイ
ン領域に高電圧を印加し、ドレイン領域端部で発生した
チャネル・ホットエレクトロンをゲート絶縁膜を通じて
フローティングゲートに注入して行っている。また、デ
ータの消去は、ゲート絶縁膜のポテンシャル障壁以上の
エネルギーを持つ紫外線をメモリセルに照射して行って
いる。

ところで、上記したＥＰＲＯＭを始めとする近年のメモ
リＬＳＩにおいては、メモリセルアレイの一部に予備の
ワード線またはビット線を設け、欠陥のあるメモリセル
を含むワード線またはビット線を予備のワード線または
ビット線と萱き換えることによって欠陥救済を行う、い
わゆる冗長回路技術が導入されている。

上記冗長回路の冗長選択スイッチ方式には、ポリシリコ
ンヒユーズに大電流を流してフユーズを溶断する電気フ
ユーズ方式や、ポリシリコンフユーズにレーザービーム
を照射してフユーズを溶断するレーザーフユーズ方式（
特開昭６０−６５５４５号、米国特許第４０２７８１７
号など）がある。

また、ＦＬＯＴＯＸ形ＥＰＲＯＭでｌｔ、上記したポリ
シリコンフユーズ方式の他、冗長選択スイッチをフロー
ティングゲートとコントロールゲートとからなる二層ゲ
ート構造のＭＯＳ−ＦＥＴで構成し、冗長選択スイッチ
用ＭＯＳ−ＦＥＴの上方領域をこのＭＯＳ−ＦＥＴに接
続されたへβ配線で被覆することによって、紫外線の照
射による消去を不可能にしたＵ　Ｐ　ＲＯＭ（ｕｎｅｒ
ａｓａｂｌｅ　Ｅ　ＰＲＯＭ＞方式が提案されている（
１９８５年２月。

アイ・ニス・ニス・シー−シー、ダイジェスト・オブ・
テクニカルペーパー（ＩＳＳＣＣ，ＤＩＧＥＳＴ　ＯＦ
　ＴＥＣ）ＩＮＩｃＡＬ　ＰＡＰＥＲ）、ＰＬ６４〜Ｐ
１６５．　Ｈｅｎｒｙ　Ｇａｗ、ｅｔ　ａｌ。

“Ａ１００ｎｓ　　２５６Ｋ　　ＣＭＯ５ＥＰＲ口）Ｊ
”）　　。

〔発明が解決しようとする課題〕

上記した冗長選択スイッチ方式のうち、ポリシリコンフ
ユーズに大電流を流してフユーズを溶断する電気フユー
ズ方式は、フユーズを確実に溶断することが困難である
という欠点がある。また、レーザービームを照射してポ
リシリコンフユーズを溶断するレーザーフユーズ方式は
、レーザービーム装置の能力に限度があるため、切断に
長時間を要するという欠点がある。

一方、ＵＰＲＯＭ方式は、ポリシリコンフユーズ方式に
比べて冗長回路への置き換えを簡便に行うことができる
という利点がある。また、ウェハプロセスにおいてのみ
ならず、組立工程後においても冗長回路への置き換えを
行うことができるため、組立工程でメモリセルに不良が
発生した半導体チップを救済することができるという利
点もある。

しかしながら、本発明者の検討によれば、上記ＵＰＲＯ
Ｍ方式は、冗長選択スイッチ用ＭＯ３・ＦＥＴに接続さ
れたＡｌ配線の線幅を太（する必要があるため、チップ
上における冗長選択スイッチの占有面積が大きくなり、
ＥＰＲＯＭの高集積化が妨げられるという欠点がある。

また、メモリセルに書込んだデータを消去する際、冗長
選択スイッチを覆うＡｌ配線の端部に斜め方向から紫外
線が入射すると、Ａｌ配線の下面で、反射した紫外線が
冗長選択スイッチのフローティングゲートに到達し、冗
長選択スイッチに書き込んだデータを消去してしまうこ
とがある。そのため、冗長選択スイッチが誤動作し、予
備のワード線またはビット線への置き換えができなくな
る欠点がある。

本発明は、上記した問題点に着目してなされたものであ
り、その目的は、ＥＰＲＯＭの欠陥救済を確実に行うこ
とができる冗長回路技術を提供することにある。

本発明の他の目的は、上記目的を達成するとともに、冗
長回路を有するＥＰＲＯＭの高集積化を促進することが
できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。

すなわち、本発明は、冗長回路の冗長選択スイッチをフ
ローティングゲートとコントロールゲートとからなる二
層ゲート構造のＭＯＳ−ＦＥＴで構成し、周辺回路領域
のうち、少なくとも上記冗長選択スイッチの上方領域を
紫外線不透過膜で被覆したＦＬＯＴＯＸｉＥＰＲＯＭで
ある。

〔作用〕

上記した手段によれば、冗長選択スイッチの上方領域を
紫外線不透過膜で被覆することにより、半導体チップに
紫外線を照射してメモリセルに書込んだデータを消去す
る際、冗長選択スイッチ用ＭＯ３−ＦＥＴのフローティ
ングゲートに紫外線が照射されるのを確実に防止するこ
とができるので、冗長選択スイッチの誤動作を防止する
ことができる。

また、冗長選択スイッチ用ＭＯ３−ＦＥＴの上方領域の
Ａβ配線の線幅を太くする従来のＵＰＲｏＭ方式と比べ
て、チップ上における冗長選択スイッチの占有面積が小
さくすることができるので、ＥＦＲＯＭの高集積化を促
進することができる。

〔実施例〕

本実施例の半導体集積回路装置は、例えばメモリセルを
ｎチャネルＭＯ３−ＦＥＴで構成し、周辺回路を０ＭＯ
３−ＦＥＴで構成したＥＰＲＯＭである。

第２図は、このＥＦＲＯＭを形成した半導体チップ１の
平面的なレイアウトを示している。

半導体チップ１の周縁部には、アルミニウムなどの導電
材料で構成された所定数のポンディングパッド２が配置
されている。

ポンディングパッド２の内側には、周辺回路領域３が配
置されている。この周辺回路領域３には、冗長アドレス
設定回路Ｒ１冗長設定回路Ｓ１デコーダ・ドライバ回路
４および図示しないセンス回路、書込み回路、読出し回
路、人出力バッファ回路などの周辺回路が形成されてい
る。デコーダ・ドライバ回路４は、半導体チップｌの中
央部に配置され、その両側に一対のメモリセルアレイ５
が配置されている。

メモリセルアレイ５には、所定数のワード線賀しくＷＬ
、　−１１Ｌ、ｉ）　　とビット線ＢＬ（ＢＬＯ〜ＢＬ
ｌ、）とが格子状に延在され、各ワード線孔とビット線
ＢＬとの交点には、ｎチャネルＭＯ３−ＦＥＴで構成さ
れたメモリセル（Ｍ）が配置されている。メモリセルア
レイ５の端部には、例えば二本の冗長ワード線ＭＬ５０
、１ｖ１４１が延在され、それらの各々には、上記メモ
リセル（Ｍ）と同じｎチャネルＭＯ３−ＦＥＴで構成さ
れた所定数の冗長メモリセル（Ｍ　ｓ　）　が接続され
ている。

本実施例では、第１図に示すように、上記半導体チップ
１の表面に紫外線不透過膜６が被覆されている。この紫
外線不透過膜６は、前記した周辺回路領域３の上方領域
全体を覆うように被着されており、メモリセルアレイ７
やポンディングパッド２の上方領域には被着されていな
い。紫外線不透過膜６は、例えばポリイミド樹脂などの
紫外線吸収材料からなり、半導体チップ１の表面に照射
された紫外線が、冗長アドレス設定回路Ｒや冗長設定回
路Ｓなどの周辺回路に達するのを防止している。

第３開環よび第４図は、メモリセルアレイ５の断面構成
を示している。第３図は、ビット線ＢＬの延在方向にお
ける断面であり、第４図は、ワード線孔の延在方向にお
ける断面である。

メモリセル（Ｍ）および冗長メモリセル（Ｍ、）を構成
するｎチャネルＭＯ３−ＦＥＴは、ソース領域ＩＯ、ド
レイン領域１１、フローティングゲート１２、コントロ
ールゲート１３およびゲート絶縁膜１４からなり、素子
分離用のフィールド絶縁膜１５によって互いに分離され
ている。

ｎｆヤネルＭＯ３−ＦＥＴのコントロールゲート１３は
、ワード線１１Ｌを兼ねており、その一端はＸデコーダ
・ドライバ回路に接続されている。また、このワード線
１礼と直交する方向に延在するビット線ＢＬは、コンタ
クトホール１６を介してメモリセルのドレイン領域１１
と電気的に接続されており、その一端はＹデコーダ・ド
ライバ回路に接続されている。

ｎチャネルＭＯ３−ＦＥＴのソース領域１０は、不純物
濃度が異なるｎ゛拡散層１０ａとｎ−拡散層１０ｂとか
らなるＬ　Ｄ　Ｄ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒ
ａｉｎ）構造を有し、これにより、ソース領域１０に高
電圧が印加された際、その端部の電界が緩和されるよう
になっている。一方、ドレイン領域１１は、ｎ°拡散層
で構成されている。

ｎチャネルＭＯ３−ＦＥＴのフローティングゲート１２
は、例えばリンなどの不純物を導入したポリシリコンで
構成されている。このフローティングゲート１２の上方
のコントロールゲート１３は、例えばリンなどの不純物
を導入したポリシリコンと、シリサイド（ＷＳ　ｉ、Ｍ
ｏＳ　ｉ２　など）とを積層したポリサイドで構成され
ている。フローティング’７’−ト１２とコントロール
ゲー）１３とは、第二ゲート絶縁膜１７によって互いに
絶碌されている。なお、第３図、第４図において、１８
はｐウェル、１９はｐ形のチャネルストッパ層、２０は
しきい値電圧（ＶｔＨ）　　制御用のチャネルドープ層
、２１．２２は絶縁膜、２３は層間絶縁膜、２４はパッ
シベーション膜をそれぞれ示している。

メモリセル（Ｍ）にデータを書き込むには、コントロー
ルゲート１３に例えば１２〜１５Ｖの高電圧を印加し、
ドレイン領域１１に例えば８ｖの高電圧を印加する。す
ると、ドレイン領域１１の端部で発生したホットエレク
トロンがゲート絶縁膜１４を通じてフローティングゲー
ト１２に注入され、しきい値電圧（ＶｔｌＩ）　　が上
昇して書き込みが行われる。

メモリセル（Ｍ）からデータを読み出すには、コントロ
ールゲート１３に例えば５Ｖの電圧を印加し、ドレイン
領域１１に例えば２Ｖの高電圧を印加する。このとき、
フローティングゲート１２にエレクトロンが注入されて
いるメモリセル（Ｍ）は、そのしきい値電圧（ＶｔｌＩ
＞　　が高いためにトランジスタが非導通となり、読み
出し電流が流れないが、フローティングゲート１２にエ
レクトロンが注入されていないメモリセル（Ｍ）は、そ
のしきい値電圧（ＶｔｌＩ）　　が低いためにトランジ
スタが導通となり、読み出し電流が流れる。そこで、こ
の読み出し電流によるビット線ＢＬの電圧降下をセンス
アンプで検知することにより、読み出しが行われる。

メモリセル（Ｍ）に書き込まれたデータを消去するには
、半導体チップ１の表面に紫外線を照射し、フローティ
ングゲート１２に注入されているエレクトロンを放出さ
せてメモリセルを初期ｔ［に戻すことにより、達成され
る。

次に、本実施例のＥＦＲＯＭの冗長回路構成を説明する
。

第５図に示すように、この冗長回路の主要部は、冗長ア
ドレス設定回路Ｒ（ＲＯ〜Ｒ，）、冗長設定回路Ｓおよ
びこれらに接続された一本の冗長ワード線ＷＬＳ　で構
成されている。冗長アドレス設定回路Ｒは、ワード線Ｍ
Ｌ　（ｗｔ、ｏ−ＷＬ、）の数と同じ数だけ設けられて
いる。

冗長アドレス設定回路Ｒの人力ＩＮ＋　　には、冗長設
定信号が接続され、もう一方の入力ＩＮ２には、Ｘアド
レス信号Ｉが接続されている。また、入力Ｉ　ＮＩ　Ｉ
　Ｎ４　には、Ｘ７ドレス信号ａ、、ａ。

がそれぞれ接続されている。一方、冗長設定回路Ｓの入
力ＩＮ、には、冗長設定信号が接続されている。

冗長アドレス設定回路Ｒおよび冗長設定回路Ｓの各々に
は、メモリセル（Ｍ）に欠陥のあるワード線Ｗしを冗長
ワー、ド線ＷＬｓ　に置き換えるための冗長選択スイッ
チＳＩｖが設けられている。第６図に示すように、この
冗長選択スイッチＳＷは、メモリセル（Ｍ）と同様、ソ
ース領域１０、ドレイン領域１１、フローティングゲー
ト１２、コントロールゲート１３およびゲート絶縁膜１
４からなるｎチャネルＭＯ３−ＦＥＴで構成されている
。このｎチャネルＭＯ５−ＦＥＴのパッシベーション膜
２４０表面には、前記した紫外線透過膜６が被着されて
いる。

上記した冗長回路による欠陥救済法の概略は、次の通り
である。

半導体チップ１の電気試験を行った結果、所定のワード
線１１Ｌに欠陥のあるメモリセルが存在する場合には、
まず、冗長設定回路Ｓの入力ＩＮｓ　の冗長設定信号を
“Ｈ”レベルにするとともに、その冗長選択スイッチＳ
ＳＭのコントロールゲート１３に例えば１２〜１５Ｖの
高電圧を印加し、ドレイン領域１１に例えば８Ｖの高電
圧を印加して書き込みを行う。その結果、冗長選択スイ
ッチＳＷが非導通となり、冗長設定回路Ｓの出力信号が
“Ｈ”レベルになる。

また、冗長アドレス設定回路Ｒにおいては、欠陥のある
メモリセルが存在する所定のＸアドレス信号ａ７が“Ｈ
″レベルある場合は、冗長選択スイッチＳ１１を構成す
るｎチャネルＭＯ３−ＦＥＴに書き込みが行われないた
め、冗長選択スイッチＳＷが導通となり、人力ＩＮ３　
に接続されたｐチャネルＭＯ３−ＦＥＴ　（Ｑｆｆ）の
ゲートが１Ｈ”レベル、入力ＩＮａ　に接続されたｐチ
ャネルＭＯ３・Ｆ　Ｅ　Ｔ　（Ｑａ）のゲートが“Ｌ”
レベルとなり、出力段のインバータ２５には、入力ＩＮ
、からのＸアドレス信号ａ７が人力される。すなわち、
欠陥のあるメモリセルが存在する所定のＸアドレス信号
ａＩ、が“Ｈ”レベルである場合は、冗長アドレス設定
回路Ｒの出力信号が“Ｈ”レベルとなる。

他方、欠陥のあるメモリセルが存在する所定のＸアドレ
ス信号ａ。が“Ｌ”レベルである場合は、前記冗長設定
回路Ｓの冗長選択スイッチＳＷに書き込みが行われる際
、冗長アドレス設定回路Ｒの人力ＩＮ、の冗長設定信号
および入力ＩＮ２のＸアドレス信号■がともに“Ｈ”レ
ベルとなり、冗長選択スイッチＳＷに書き込みが行われ
る。その結果、ｐチャネルＭＯＳ−Ｆ　Ｅ　Ｔ　（Ｑｓ
）のゲートが“Ｌ″レベルｐチャネルＭＯＳ　−Ｆ　Ｅ
Ｔ　（Ｑ、）のゲートが”Ｈ”レベルとなるため、イン
バータ２５には、人力ＩＮ４　からのＸアドレス信号ａ
０が人力される。すなわち、欠陥のあるメモリセルが存
在する所定のＸアドレス信号Ｉが“Ｈ″レベルある場合
（Ｘアドレス信号ａ。が“Ｌ”レベルである場合）は、
冗長アドレス設定回路Ｒの出力信号が“Ｈ″レベルなる
。

このようにして、アドレスの組み合わせが、欠陥のある
メモリセルが存在するアドレスになると、すべての冗長
アドレス設定回路Ｒ０〜Ｒ０の出力信号が″′Ｈ′″レ
ベルとなり、冗長ワード線ＷＬｓが選択される。その際
、欠陥のあるメモリセルが存在するワード線１１Ｌは、
禁止信号により非選択となる。

上記したような方法で欠陥救済を行ったＥＰＲＯＭは、
その後、半導体チップ１０表面に紫外線を照射してメモ
リセル（Ｍ）に書き込まれたデータを消去する際、冗長
設定回路Ｓや冗長アドレス設定回路Ｒの冗長選択スイッ
チＳＩＡに紫外線が照射されると、冗長選択スイッチＳ
Ｗに書き込まれたデータが消去され、冗長ワード線ＷＬ
ｓが選択されなくなってしまうが、本実施例では、冗長
選択スイッチＳ１１の上方領域を紫外線透過膜６で被覆
したので、冗長選択スイッチＳＷの誤動作を確実に防止
することができる。

このように、本実施例によれば、下記のような効果を得
ることができる。

（１）、冗長アドレス設定回路Ｒおよび冗長設定回路Ｓ
の冗長選択スイッチ５ｌｌＩを、フローティングゲート
１２とコントロールゲート１３とからなる二層ゲート構
造のｎチャネルＭＯ３−ＦＥＴで構成し、上記冗長アド
レス設定回路Ｒおよび冗長設定回路Ｓを含む周辺回路領
域３の上方領域全体を紫外線不透過膜６で被覆したので
、メモリセル（Ｍ）に書き込まれたデータを消去する際
、半導体チップ１の表面に照射された紫外線が冗長選択
スイッチＳＷに達するのを防止することができ、この紫
外線による冗長選択スイッチ５ｉｌｌの誤動作を確実に
防止することができる。

（２）、上記（１）により、ＥＰＲＯＭの欠陥救済を確
実に行うことができる。

（３）、冗長選択スイッチＳ（ツをＭＯＳ−ＦＥＴで構
成し、半導体チップ１の外部からの信号によって冗長ワ
ード線ＷＬＳを選択できるようにしたので、ウェハプロ
セスでメモリセルに不良が発生した半導体チップのみな
らず、組立工程でメモリセルに不良が発生した半導体チ
ップを救済することもできる。

（４）、上記（２）、（３）により、ＥＰＲＯＭの製造
歩留りが向上する。

（５）、冗長選択スイッチＳｌｌに接続されたピット線
ＢＬの線幅を太くする従来方式に比べて冗長選択スイッ
チ舖の面積を小さくすることができるので、ＥＰＲＯＭ
の高集積化を促進することができる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

前記実施例では、周辺回路領域の全域をポリイミド樹脂
からなる紫外線不透過膜で被覆したが、このポリイミド
樹脂は、周辺回路領域内の少なくとも冗長選択スイッチ
の上方領域に被覆されていればよい。

前記実施例では、ポリイミド樹脂からなる紫外線不透過
膜をパッシベーション膜の表面に被着したが、例えば周
辺回路領域内の少なくとも冗長選択スイッチの上方領域
の層間絶縁膜をこのポリイミド樹脂で構成してもよい。

紫外線不透過膜は、ポリイミド樹脂に限定されるもので
はなく、紫外線が透過せず、かつ、半導体集積回路装置
に適用できる材料であれば、任意のものを使用すること
ができる。例えば、配線材料であるＡｌは紫外線を透過
しないので、Ａｌ膜をパッシベーション膜の表面に被着
してもよいが、Ａ１膜を冗長選択スイッチの上方領域に
のみ被着した場合は、斜め方向から入射した紫外線がこ
のＡｌ膜の下面で反射して冗長選択スイッチに達する虞
れがある。従って、ＡＩなどの金属材料を紫外線不透過
膜として用いる場合は、冗長選択スイッチの上方領域を
含む広範な領域を被覆するとよい。

前記実施例では、欠陥のあるメモリセルが存在するワー
ド線を冗長ワード線に置き換える場合について説明した
が、欠陥のあるメモリセルが存在するピット線を冗長ピ
ット線に置き換える方式のＥＦＲＯＭにも適用すること
ができる。

本発明は、ＥＰＲＯＭのみならず、ＥＰＲＯＭを内蔵し
た１チツプマイコンなどの半導体集積回路装置に適用す
ることができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとふりで
ある。

（１）、冗長回路の冗長選択スイッチをフローティング
ゲートとコントロールゲートとからなる二層ゲート構造
のＭＯＳ−ＦＥＴで構成したＦＬＯＴＯＸ形ＥＰＲＯＭ
において、周辺回路領域内の少なくとも上記冗長選択ス
イッチの上方、領域を紫外線不透過膜で被覆することに
より、紫外線による冗長選択スイッチの誤動作が防止さ
れるので、ＥＰＲＯＭの欠陥救済を確実に行うことがで
きる。

（２）、また、冗長選択スイッチの面積を従来のＵＰＲ
ＯＭ方式よりも小さくすることができるので、ＥＰＲＯ
Ｍの高集積化を促進することができる。

【図面の簡単な説明】

第１開力よび第２図は、本発明の一実施例である半導体
集積回路装置を示す半導体チップの略平面図、 第３図および第４図は、この半導体集積回路装置のメモ
リセルを示す半導体チップの断面図、第５図は、この半
導体集積回路装置の冗長回路図、 第６図は、この半導体集積回路装置の冗長選択スイッチ
を示す半導体チップの断面図である。 ｌ・・・半導体チップ、２・・・ポンディングパッド、
３・・・周辺回路領域、４・・・デコーダ・ドライバ回
路、５・・・メモリセルアレイ、６・・・紫外線不透過
膜、１０・・・ソース領域、ｔＯａ・・・ｎゝ拡散層、
１０ｂ・・・ｎ−拡散層、１１・・・ドレイン領域、１
２・・・フローティングゲート、１３・・・コントロー
ルゲート、１４・・・ゲート絶縁膜、１５・・・フィー
ルド絶縁膜、１６・・・コンタクトホール、１７・・・
第二ゲート絶縁膜、１８・・・ｐウェル、１９・・・チ
ャネルストッパ層、２０・・・チャネルドープ層、２１
．２２・・・絶縁膜、２３・・・層間絶８１．２４・・
・パッシベーション膜、２５・・・インバータ、ＢＬ・
・・ビット線、Ｍ・・・メモリセノペＭ、・・・冗長メ
モリセル、Ｑ、。 Ｑ４　　・・・ｐチャネルＭＯ３−ＦＥＴＳＲ・・・冗
長アドレス設定回路、Ｓ・・・冗長設定回路、Ｓト・・
冗長選択スイッチ、ＷＬ・・・ワード線。 代理人　弁理士　筒　井　大　和 第６図

Claims (1)

1. 【特許請求の範囲】 １、フローティングゲートとコントロールゲートとから
   なる二層ゲート構造のＭＯＳ・ＦＥＴでメモリセルを構
   成し、欠陥のあるメモリセルを含むワード線またはビッ
   ト線を予備のワード線またはビット線と置き換えるため
   の冗長回路を設けたＥＰＲＯＭであって、前記冗長回路
   内の冗長選択スイッチをフローティングゲートとコント
   ロールゲートとからなる二層ゲート構造のＭＯＳ・ＦＥ
   Ｔで構成し、周辺回路領域内の少なくとも前記冗長選択
   スイッチの上方領域を紫外線不透過膜で被覆したことを
   特徴とする半導体集積回路装置。 ２、前記紫外線不透過膜を、パッシベーション膜の表面
   に被着したことを特徴とする請求項１記載の半導体集積
   回路装置。 ３、前記紫外線不透過膜は、ポリイミド樹脂からなるこ
   とを特徴とする請求項１記載の半導体集積回路装置。 ４、前記紫外線不透過膜を、周辺回路領域の全域に被覆
   したことを特徴とする請求項１記載の半導体集積回路装
   置。 ５、前記紫外線不透過膜は、配線用金属からなることを
   特徴とする請求項４記載の半導体集積回路装置。