JPS6135637B2 - - Google Patents
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- JPS6135637B2 JPS6135637B2 JP56015742A JP1574281A JPS6135637B2 JP S6135637 B2 JPS6135637 B2 JP S6135637B2 JP 56015742 A JP56015742 A JP 56015742A JP 1574281 A JP1574281 A JP 1574281A JP S6135637 B2 JPS6135637 B2 JP S6135637B2
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- spare
- volatile memory
- column selection
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路メモリにおける欠陥
ビツト救済システムに関する。さらに詳しくは、
本発明は、欠陥ビツト救済の可能な半導体集積回
路メモリおよびその欠陥ビツト救済方法に関する
ものである。
ビツト救済システムに関する。さらに詳しくは、
本発明は、欠陥ビツト救済の可能な半導体集積回
路メモリおよびその欠陥ビツト救済方法に関する
ものである。
従来、半導体集積回路メモリ（以下、LSIメモ
リと略）における欠陥ビツト救済技術としては、
レーザを用いて金属または多結晶シリコン等の
導体を溶融破断する方法、または溶融短絡させ
る方法、多結晶シリコン等のヒユーズに大きな
電流を流して溶融破断する方法、および高抵抗
導体に大きな電流を流して短絡させる方法などが
あつた。前二者は、救済加工にレーザを用いるの
で、専用の加工機が必要である。また、チツプ上
の加工部分とレーザの位置合わせもむずかしく、
時間がかかる。これらの理由で、レーザを用いる
方法は、デバイスの検査時間および検査費用のか
なりの上昇をもたらす欠点がある。
リと略）における欠陥ビツト救済技術としては、
レーザを用いて金属または多結晶シリコン等の
導体を溶融破断する方法、または溶融短絡させ
る方法、多結晶シリコン等のヒユーズに大きな
電流を流して溶融破断する方法、および高抵抗
導体に大きな電流を流して短絡させる方法などが
あつた。前二者は、救済加工にレーザを用いるの
で、専用の加工機が必要である。また、チツプ上
の加工部分とレーザの位置合わせもむずかしく、
時間がかかる。これらの理由で、レーザを用いる
方法は、デバイスの検査時間および検査費用のか
なりの上昇をもたらす欠点がある。
一方、後二者は、電気的に加工できるので汎用
のテスターが使え、かつ短時間にできるという利
点はあるが、溶断電流，短絡電流を供給するため
の触針パツドが必要であり、チツプ面積の増大を
もたらす欠点がある。なお、パツドをアクテイブ
な領域の上に絶縁膜を介して置く方法もあるが、
チツプの信頼度が低下するうえ、メモリ容量の増
大と共に必要パツド数が増大するので、この方法
にも限界がある。
のテスターが使え、かつ短時間にできるという利
点はあるが、溶断電流，短絡電流を供給するため
の触針パツドが必要であり、チツプ面積の増大を
もたらす欠点がある。なお、パツドをアクテイブ
な領域の上に絶縁膜を介して置く方法もあるが、
チツプの信頼度が低下するうえ、メモリ容量の増
大と共に必要パツド数が増大するので、この方法
にも限界がある。
これに対し、本発明は、電気的に短時間で加工
でき、かつ余分のパツドを必要としない欠陥ビツ
ト救済システムを提供する。
でき、かつ余分のパツドを必要としない欠陥ビツ
ト救済システムを提供する。
本発明の欠陥ビツト救済システムは、欠陥ビツ
ト救済に不揮発生の半導体メモリ素子を用い、こ
れをメモリ回路中に組込むことにより行なわれ
る。本発明では、外部から欠陥ビツトのアドレス
を入力すれば、チツプ内で加工すべき素子が自動
的に選択され、欠陥ビツトを不活性に、予備ビツ
トを活性にすることが簡単に実行される。
ト救済に不揮発生の半導体メモリ素子を用い、こ
れをメモリ回路中に組込むことにより行なわれ
る。本発明では、外部から欠陥ビツトのアドレス
を入力すれば、チツプ内で加工すべき素子が自動
的に選択され、欠陥ビツトを不活性に、予備ビツ
トを活性にすることが簡単に実行される。
更に本発明によれば、不活性にした不良ビツト
からの雑音をも防止することができる。
からの雑音をも防止することができる。
実施例 １
半導体不揮発生メモリ素子には、MNOS型，
FAMOS型，FLOTOX型の３種の素子がある。
本発明を実施するにあたつては、いずれの型の不
揮発生メモリ素子も使用可能であるが、最も本発
明に対し好都合なのはFLOTOX型素子であるの
で、第１にこれを例にとつて本発明の実施例を説
明する。
FAMOS型，FLOTOX型の３種の素子がある。
本発明を実施するにあたつては、いずれの型の不
揮発生メモリ素子も使用可能であるが、最も本発
明に対し好都合なのはFLOTOX型素子であるの
で、第１にこれを例にとつて本発明の実施例を説
明する。
FLOTOX型不揮発生メモリ素子の構造を第１
図に示す。１００は半導体基体、１０１，１０２
はドレイン，ソース領域である。本素子は
FAMOS型素子と類似の構造であるが、ドレイン
拡散層１０１上またはその近傍に薄い酸化膜（５
〜20nm程度）領域１０３を有し、２層多結晶シ
リコンゲート１０４，１０５を有する素子であ
る。１０６，１０７は絶縁膜である。第２図に素
子記号を示す。本素子では、書込み時はコントロ
ールゲート１０５に高電圧（たとえば＋15V）を
印加し、ドレイン１０１を接地すればよい。又、
消去時は反対にドレイン１０１に高電圧を印加
し、ゲート１０５を接地する。いずれの場合も、
電圧を印加した方向にトンネル電流が薄い酸化膜
を通して流れ、フローテイングゲート１０４にそ
れに応じた電荷が蓄積される。その結果、ｎチヤ
ンネル素子の場合、書込み後は正のしきい電圧、
消去後は負のしきい電圧をもつことになる。本素
子の特徴は、書込み消去時の所要電流が非常に小
さく（10-9A程度）、したがつてヒユーズ溶断時
のような大きな電流（10-3A以上）を必要としな
いことにある。このため、ヒユーズ型に比しチツ
プ内の加工すべき素子を自動的に選択すること
が、きわめて容易である。
図に示す。１００は半導体基体、１０１，１０２
はドレイン，ソース領域である。本素子は
FAMOS型素子と類似の構造であるが、ドレイン
拡散層１０１上またはその近傍に薄い酸化膜（５
〜20nm程度）領域１０３を有し、２層多結晶シ
リコンゲート１０４，１０５を有する素子であ
る。１０６，１０７は絶縁膜である。第２図に素
子記号を示す。本素子では、書込み時はコントロ
ールゲート１０５に高電圧（たとえば＋15V）を
印加し、ドレイン１０１を接地すればよい。又、
消去時は反対にドレイン１０１に高電圧を印加
し、ゲート１０５を接地する。いずれの場合も、
電圧を印加した方向にトンネル電流が薄い酸化膜
を通して流れ、フローテイングゲート１０４にそ
れに応じた電荷が蓄積される。その結果、ｎチヤ
ンネル素子の場合、書込み後は正のしきい電圧、
消去後は負のしきい電圧をもつことになる。本素
子の特徴は、書込み消去時の所要電流が非常に小
さく（10-9A程度）、したがつてヒユーズ溶断時
のような大きな電流（10-3A以上）を必要としな
いことにある。このため、ヒユーズ型に比しチツ
プ内の加工すべき素子を自動的に選択すること
が、きわめて容易である。
第３図に本発明の実施例に係わる回路図を示
す。３００はメモリセル３０２，３０３をマトリ
クス状に配列したメモリアレイ、３０３を動作ビ
ツト、３０２を欠陥ビツトとする。本実施例で
は、不揮発生メモリ素子３０５，３０６，３０
７，３１０を用いて、欠陥ビツトを含むワード線
３０１を不活性に、予備のワード線３０４を活性
にする。言うまでもなく、ワード線３０１はメモ
リマトリツクスの列の数だけあり、第３図ではそ
のうちの１本のみを示した。また予備ワード線３
０４は通常数本ないし十数本であるが、これもま
た１本のみ示した。またアドレス信号は２ビツト
分（A1，A2）のみ示し、A3以降は省略した。
す。３００はメモリセル３０２，３０３をマトリ
クス状に配列したメモリアレイ、３０３を動作ビ
ツト、３０２を欠陥ビツトとする。本実施例で
は、不揮発生メモリ素子３０５，３０６，３０
７，３１０を用いて、欠陥ビツトを含むワード線
３０１を不活性に、予備のワード線３０４を活性
にする。言うまでもなく、ワード線３０１はメモ
リマトリツクスの列の数だけあり、第３図ではそ
のうちの１本のみを示した。また予備ワード線３
０４は通常数本ないし十数本であるが、これもま
た１本のみ示した。またアドレス信号は２ビツト
分（A1，A2）のみ示し、A3以降は省略した。
救済加工手順は以下の如くである。まず、通常
の素子検査により欠陥ビツトを探す。これが１ビ
ツトであるかまたは１本のワード線上にあるなら
ば救済可能となる。ただし、検査の前にクリア信
号CLを印加して、不揮発生メモリ素子３０５お
よび３０７〜３１０を書込み状態（Ｖth＞０）
に、３０６を消去状態（Ｖth＜０）にしておく。
クリア信号は、電源電圧供給ピン以外の任意のピ
ン（チツプ選択ピン（ピン）が適当であろ
う）の入力を高電圧にすることによつて印加でき
る。（ここでFLOTOX素子の書込み消去電圧は電
源電圧よりも十分大きいと仮定した。通常、電源
電圧は5Vなので問題は起こらない）。即ち CL＝ （＞10Vのとき） 接地 （その他のとき） とすればよい。これは、予備ワード線３０４を不
活性に、残りのすべてのワード線を活性にして通
常の素子検査ができるようにする手続きである。
の素子検査により欠陥ビツトを探す。これが１ビ
ツトであるかまたは１本のワード線上にあるなら
ば救済可能となる。ただし、検査の前にクリア信
号CLを印加して、不揮発生メモリ素子３０５お
よび３０７〜３１０を書込み状態（Ｖth＞０）
に、３０６を消去状態（Ｖth＜０）にしておく。
クリア信号は、電源電圧供給ピン以外の任意のピ
ン（チツプ選択ピン（ピン）が適当であろ
う）の入力を高電圧にすることによつて印加でき
る。（ここでFLOTOX素子の書込み消去電圧は電
源電圧よりも十分大きいと仮定した。通常、電源
電圧は5Vなので問題は起こらない）。即ち CL＝ （＞10Vのとき） 接地 （その他のとき） とすればよい。これは、予備ワード線３０４を不
活性に、残りのすべてのワード線を活性にして通
常の素子検査ができるようにする手続きである。
さて次に、救済加工手順の説明に移る。手順は
きわめて簡単で、欠陥ワードをアクセスしておい
て救済加工パルスを外部から印加すればよい。こ
こでパルスの印加ピンとしては、電源電圧供給ピ
ンVccが最適である。即ち第３図の回路を用いれ
ば、単に電源電圧Vccを高電位（例えば10V以
上）に上昇させるだけで救済加工ができ、極めて
短時間に終了する。ここで制御MOSトランジス
タ３２７〜３３０および不揮発生メモリ素子３０
６のゲートへ印加されるＭ信号は、 Ｍ＝Vcc （Vcc＞10Vのとき） 接地 （Vcc＜10Vのとき） なる信号とする。Ｍ信号およびCL信号をチツプ
内で発生させるのがきわめて容易であることは言
うまでもない。
きわめて簡単で、欠陥ワードをアクセスしておい
て救済加工パルスを外部から印加すればよい。こ
こでパルスの印加ピンとしては、電源電圧供給ピ
ンVccが最適である。即ち第３図の回路を用いれ
ば、単に電源電圧Vccを高電位（例えば10V以
上）に上昇させるだけで救済加工ができ、極めて
短時間に終了する。ここで制御MOSトランジス
タ３２７〜３３０および不揮発生メモリ素子３０
６のゲートへ印加されるＭ信号は、 Ｍ＝Vcc （Vcc＞10Vのとき） 接地 （Vcc＜10Vのとき） なる信号とする。Ｍ信号およびCL信号をチツプ
内で発生させるのがきわめて容易であることは言
うまでもない。
救済加工の原理を少し詳しく説明する。いま欠
陥ワード３０１のアドレスがA1＝０，A2＝１で
表わされたとする。このアドレスをアドレス入力
ピンに印加しておいて、電源電圧を高電位に上げ
ると、アドレスMOSトランジスタ３４０，３４
７によりワード線３０１が選択されて電源電圧が
そのまま不揮発生メモリ素子３０５のドレインに
印加され、３０５は消去される。その結果、３０
５は導通状態になり、したがつてワード線３０１
はその後常に接地され、不活性になる。こうする
ことによりワード線３０１に雑音が乗つて、セル
情報が出てしまうような害が防止できる。すなわ
ち、ワード線３０１に隣接するワード線が選択さ
れた場合、ワード線３０１を確実を接地しておか
ず、いわゆるフローテイングな状態としておくと
容量結合でワード線３０１の電位も上昇し、関係
ないセルまで読み出してしまうからである。一
方、電源電圧を高電位に上げた時、A1と２が
接地、１とA2が電源電圧になるから、不揮発
生メモリ素子３０７と３１０が消去され、３０
８，と３０９は書込み状態のまま保持される。し
たがつて３０８および３０９に直列に接続された
MOSトランジスタ３１８および３１９は不活
性、またMOSトランジスタ３１７および３２０
は活性となり、結局予備ワード線３０４は救済加
工前のワード線３０１のアドレスと同一アドレス
を有することになる。又、CL信号が接地でＭ信
号が高電位のため、不揮発生メモリ素子３０６が
書き込まれて非導通状態となり、ワード線３０４
が活性となる。したがつてこれにより救済加工が
完了する。
陥ワード３０１のアドレスがA1＝０，A2＝１で
表わされたとする。このアドレスをアドレス入力
ピンに印加しておいて、電源電圧を高電位に上げ
ると、アドレスMOSトランジスタ３４０，３４
７によりワード線３０１が選択されて電源電圧が
そのまま不揮発生メモリ素子３０５のドレインに
印加され、３０５は消去される。その結果、３０
５は導通状態になり、したがつてワード線３０１
はその後常に接地され、不活性になる。こうする
ことによりワード線３０１に雑音が乗つて、セル
情報が出てしまうような害が防止できる。すなわ
ち、ワード線３０１に隣接するワード線が選択さ
れた場合、ワード線３０１を確実を接地しておか
ず、いわゆるフローテイングな状態としておくと
容量結合でワード線３０１の電位も上昇し、関係
ないセルまで読み出してしまうからである。一
方、電源電圧を高電位に上げた時、A1と２が
接地、１とA2が電源電圧になるから、不揮発
生メモリ素子３０７と３１０が消去され、３０
８，と３０９は書込み状態のまま保持される。し
たがつて３０８および３０９に直列に接続された
MOSトランジスタ３１８および３１９は不活
性、またMOSトランジスタ３１７および３２０
は活性となり、結局予備ワード線３０４は救済加
工前のワード線３０１のアドレスと同一アドレス
を有することになる。又、CL信号が接地でＭ信
号が高電位のため、不揮発生メモリ素子３０６が
書き込まれて非導通状態となり、ワード線３０４
が活性となる。したがつてこれにより救済加工が
完了する。
実施例 ２
上記にて、第３図に示す回路の動作を説明した
が、他に様々な実施例が考えられることは言うま
でもない。たとえば予備ワード線を２本以上設け
ることは極めて容易である。第４図に予備ワード
線を２本設けた実施例を示す。この例では、ワー
ド線４１９，４２０がそれぞれメモリマトリツク
スの各半分（A1＝０でアクセスされるワードお
よびA1＝１でアクセスされるワードに対応す
る）ずつに対する予備ワード線として設けられて
いる。たとえばワード線４１７につながるビツト
４１０が欠陥を有する場合は、そのワード線をア
クセスしておいて、電源電圧Vccを高電位に上昇
させれば、前と同じ原理でワード線４１７は不活
性に、予備ワード線４１９は活性になり、欠陥ワ
ードの救済が行なわれる。ワード線４１８につい
ても同様である。ワード線４１７，４１８の両方
が欠陥ワードである場合は、両方を救済加工すれ
ばよいことは言うまでもない。
が、他に様々な実施例が考えられることは言うま
でもない。たとえば予備ワード線を２本以上設け
ることは極めて容易である。第４図に予備ワード
線を２本設けた実施例を示す。この例では、ワー
ド線４１９，４２０がそれぞれメモリマトリツク
スの各半分（A1＝０でアクセスされるワードお
よびA1＝１でアクセスされるワードに対応す
る）ずつに対する予備ワード線として設けられて
いる。たとえばワード線４１７につながるビツト
４１０が欠陥を有する場合は、そのワード線をア
クセスしておいて、電源電圧Vccを高電位に上昇
させれば、前と同じ原理でワード線４１７は不活
性に、予備ワード線４１９は活性になり、欠陥ワ
ードの救済が行なわれる。ワード線４１８につい
ても同様である。ワード線４１７，４１８の両方
が欠陥ワードである場合は、両方を救済加工すれ
ばよいことは言うまでもない。
実施例 ３
第５図は、予備ワード線でない通常ワード線回
路についての他の実施例であつて、より信頼度の
高い回路である。第３図の例では、欠陥を持たな
いワード線においては、不揮発生メモリ３０５は
書込み状態のまま保持され、製品としての使用に
供される。しかるに、この状態で、当該ワード線
が選択される度に電源電圧（通常5V）が不揮発
生メモリ素子のドレインに印加される。この電圧
は書込み消去電圧と比較して十分低いので実用上
問題ないが、長時間使用した場合若干不揮発生メ
モリ素子が消去される可能性もある。第５図の例
は、信号Ｍ，の印加される制御MOSトランジ
スタ５２１，５２２を用い、これを完全に防ぐも
のである。救済加工手順は前と同じで、クリア信
号を印加して不揮発生メモリ素子５０２を書込み
状態にし、欠陥ビツトを探す。ワード線５０１が
欠陥ワードであつた場合、これをアクセスしてお
いて電源電圧Vccを高電位に上げると、不揮発生
メモリ素子５０２は消去され、ワード線５０１は
不活性になる。
路についての他の実施例であつて、より信頼度の
高い回路である。第３図の例では、欠陥を持たな
いワード線においては、不揮発生メモリ３０５は
書込み状態のまま保持され、製品としての使用に
供される。しかるに、この状態で、当該ワード線
が選択される度に電源電圧（通常5V）が不揮発
生メモリ素子のドレインに印加される。この電圧
は書込み消去電圧と比較して十分低いので実用上
問題ないが、長時間使用した場合若干不揮発生メ
モリ素子が消去される可能性もある。第５図の例
は、信号Ｍ，の印加される制御MOSトランジ
スタ５２１，５２２を用い、これを完全に防ぐも
のである。救済加工手順は前と同じで、クリア信
号を印加して不揮発生メモリ素子５０２を書込み
状態にし、欠陥ビツトを探す。ワード線５０１が
欠陥ワードであつた場合、これをアクセスしてお
いて電源電圧Vccを高電位に上げると、不揮発生
メモリ素子５０２は消去され、ワード線５０１は
不活性になる。
また通常使用時は、信号Ｍは接地、したがつて
信号はハイ・レベル（通常電源電圧と同じ
5V）であるから、不揮発生メモリ素子５０２の
ドレイン５０３は常に接地され、通常使用状態に
おいて電圧が印加されることはなく、信頼度が向
上する。
信号はハイ・レベル（通常電源電圧と同じ
5V）であるから、不揮発生メモリ素子５０２の
ドレイン５０３は常に接地され、通常使用状態に
おいて電圧が印加されることはなく、信頼度が向
上する。
実施例 ４
第６図は、同様に第３図における予備ワード線
部を高信頼度化したものである。最初にクリア信
号を入れ、すべての不揮発生メモリ素子を消去し
ておく。次に欠陥ワードをアクセスしておいて電
源電圧Vccを上昇させると、Ｍ信号はハイ・レベ
ルになりアドレス信号が直接不揮発生メモリ素子
６０７〜６１０のゲートに印加され、高電位ハ
イ・レベル信号により書込みが行なわれる。同時
に不揮発生メモリ素子３０６にも書込まれるか
ら、ワード線６０４は欠陥ワードに代わつて活性
になる。また通常使用時はCL信号は常に接地で
あり、不揮発生メモリ素子６０７〜６１０のゲー
トも、信号の印加される制御MOSトランジス
タ６３７〜６４０によつて常に接地されるから、
使用中に書込みや消去が起こる心配は全くない。
部を高信頼度化したものである。最初にクリア信
号を入れ、すべての不揮発生メモリ素子を消去し
ておく。次に欠陥ワードをアクセスしておいて電
源電圧Vccを上昇させると、Ｍ信号はハイ・レベ
ルになりアドレス信号が直接不揮発生メモリ素子
６０７〜６１０のゲートに印加され、高電位ハ
イ・レベル信号により書込みが行なわれる。同時
に不揮発生メモリ素子３０６にも書込まれるか
ら、ワード線６０４は欠陥ワードに代わつて活性
になる。また通常使用時はCL信号は常に接地で
あり、不揮発生メモリ素子６０７〜６１０のゲー
トも、信号の印加される制御MOSトランジス
タ６３７〜６４０によつて常に接地されるから、
使用中に書込みや消去が起こる心配は全くない。
実施例 ５
第７図に、FAMOS型不揮発生メモリ素子を用
いた本発明の実施例を示す。FAMOS素子は、ｎ
チヤンネル素子の時通常しきい電圧が1V程度で
あるが、ゲートとドレインに同時にそれぞれ
20V，12V程度の高電圧を印加することにより書
込みが起こり、しきい電圧は10V程度に上昇す
る。（P.J.Salsbury ISSCC Digest of Technical
Papers P186参照） 図の回路において、初期テスト時はＭを接地、
を電源電圧（5V程度）Vccと同一電圧とする。
すると、FAMOS素子７０２，７０３はオンとな
り、ワード線７０１は活性に、予備ワード線７０
４は不活性になり、通常のテストが可能である。
いた本発明の実施例を示す。FAMOS素子は、ｎ
チヤンネル素子の時通常しきい電圧が1V程度で
あるが、ゲートとドレインに同時にそれぞれ
20V，12V程度の高電圧を印加することにより書
込みが起こり、しきい電圧は10V程度に上昇す
る。（P.J.Salsbury ISSCC Digest of Technical
Papers P186参照） 図の回路において、初期テスト時はＭを接地、
を電源電圧（5V程度）Vccと同一電圧とする。
すると、FAMOS素子７０２，７０３はオンとな
り、ワード線７０１は活性に、予備ワード線７０
４は不活性になり、通常のテストが可能である。
テストの結果、ワード線７０１が欠陥ワードで
あつた場合（７１０が欠陥ビツト）は、それをア
クセスしておいて（図の例ではA1＝“１”，A2＝
“０”）、Vccを高電圧（20V以上）に上げる。同時
にＭは高電圧にＭは接地にする。するとFAMOS
素子７０２，７０３は、ゲートとドレインの双方
に高電圧が印加されるから書込みが起こり、しき
い電圧は約10Vに上昇する。この時アドレス信号
のうち、A1と2が高電圧、とA2は接地となる
から、FAMOS素子７０５と７０８が書込まれて
しきい電圧が約10Vとなり、FAMOS素子７０
６，７０７は書込みが起らずしきい電圧は約1V
のまま保持される。その後、通常使用時にVccを
通常の値（5V）に戻し、Ｍを接地、を5Vとす
れば、FAMOS素子７０２，７０３，７０５，７
０８はオフ、７０６，７０７はオンであるから、
MOSトランジスタ７２３が常にオンとなると伴
に、予備アドレストランジスタ７１５〜７１８の
うち７１６，７１７が活性化し、ワード線７０１
は不活性となり、ワード線７０４が代わつて活性
となる。すなわち、アドレスMOSトランジスタ
７４６，７４７が予備アドレストランジスタ７１
６，７１７にそれぞれ置き換わられ、ワード線７
０１がワード線７０４によつて置き換えられる。
あつた場合（７１０が欠陥ビツト）は、それをア
クセスしておいて（図の例ではA1＝“１”，A2＝
“０”）、Vccを高電圧（20V以上）に上げる。同時
にＭは高電圧にＭは接地にする。するとFAMOS
素子７０２，７０３は、ゲートとドレインの双方
に高電圧が印加されるから書込みが起こり、しき
い電圧は約10Vに上昇する。この時アドレス信号
のうち、A1と2が高電圧、とA2は接地となる
から、FAMOS素子７０５と７０８が書込まれて
しきい電圧が約10Vとなり、FAMOS素子７０
６，７０７は書込みが起らずしきい電圧は約1V
のまま保持される。その後、通常使用時にVccを
通常の値（5V）に戻し、Ｍを接地、を5Vとす
れば、FAMOS素子７０２，７０３，７０５，７
０８はオフ、７０６，７０７はオンであるから、
MOSトランジスタ７２３が常にオンとなると伴
に、予備アドレストランジスタ７１５〜７１８の
うち７１６，７１７が活性化し、ワード線７０１
は不活性となり、ワード線７０４が代わつて活性
となる。すなわち、アドレスMOSトランジスタ
７４６，７４７が予備アドレストランジスタ７１
６，７１７にそれぞれ置き換わられ、ワード線７
０１がワード線７０４によつて置き換えられる。
実施例 ６
第８図にMNOS型不揮発生メモリ素子を用いた
実施例を示す。MNOS素子は、ウエル構造とする
ことにより書込み、消去が可能である。（T.
Hagiwara；IEEEJ.Solid State Clrcuits，SC―
15，p346，1980参照）書込みは、ゲートに高電
圧（25V程度）を印加し、消去はウエルに高電圧
を印加する。書込後のしきい電圧は、ｎチヤンネ
ル素子の時約2V、消去後は約−4Vである。第８
図の回路において、初期テスト前にクリア信号
CLを印加し、MNOS素子８０２を書込み状態
に、８０３および８０５〜８０８を消去状態にし
ておく。これによりワード線８０１は活性に８０
４は不活性になり、通常のテストが可能である。
実施例を示す。MNOS素子は、ウエル構造とする
ことにより書込み、消去が可能である。（T.
Hagiwara；IEEEJ.Solid State Clrcuits，SC―
15，p346，1980参照）書込みは、ゲートに高電
圧（25V程度）を印加し、消去はウエルに高電圧
を印加する。書込後のしきい電圧は、ｎチヤンネ
ル素子の時約2V、消去後は約−4Vである。第８
図の回路において、初期テスト前にクリア信号
CLを印加し、MNOS素子８０２を書込み状態
に、８０３および８０５〜８０８を消去状態にし
ておく。これによりワード線８０１は活性に８０
４は不活性になり、通常のテストが可能である。
テストの結果、ワード線８０１が欠陥ワードで
あつた場合は（８１０が欠陥ビツト）、それをア
クセスしておいて、Vccを高電圧（例えば25V以
上）に上げる。同時にＭは高電圧に、は接地に
する。するとMNOS素子８０２はウエルに高電圧
が印加されるから消去される。一方、MNOS素子
８０３，８０６，８０８は書込まれ、８０５，８
０７は消去状態のまま保持される。
あつた場合は（８１０が欠陥ビツト）、それをア
クセスしておいて、Vccを高電圧（例えば25V以
上）に上げる。同時にＭは高電圧に、は接地に
する。するとMNOS素子８０２はウエルに高電圧
が印加されるから消去される。一方、MNOS素子
８０３，８０６，８０８は書込まれ、８０５，８
０７は消去状態のまま保持される。
通常使用時にはVccを5Vに戻し、Ｍを接地、
を5Vとすると、MNOS素子８０３，８０６，８
０８はオフ、８０２，８０５，８０７はオンとな
るから、ワード線８０１は不活性となり、ワード
線８０４が代わつて活性となる。すなわち、アド
レスMOSトランジスタ８４５，８４７はそれぞ
れ予備アドレスMOSトランジスタ８１５，８１
７で置き換わり、ワード線８０４がワード線８０
１に置き換わる。
を5Vとすると、MNOS素子８０３，８０６，８
０８はオフ、８０２，８０５，８０７はオンとな
るから、ワード線８０１は不活性となり、ワード
線８０４が代わつて活性となる。すなわち、アド
レスMOSトランジスタ８４５，８４７はそれぞ
れ予備アドレスMOSトランジスタ８１５，８１
７で置き換わり、ワード線８０４がワード線８０
１に置き換わる。
以上本発明の実施例を説明したが、これらの
種々の変形が以下の如く可能であることは言うま
でもない。
種々の変形が以下の如く可能であることは言うま
でもない。
第１の、FLOTOX素子，MNOS素子又は
FAMOS素子以外の不揮発性メモリ素子を用いる
方法も当然可能である。
FAMOS素子以外の不揮発性メモリ素子を用いる
方法も当然可能である。
第２に、救済加工方法として電源電圧を高電位
に上げる方法を実施例として説明したが、これも
言うまでもなく、専用ピンを設ける方法、救済加
工時のみ用いる専用の触針パツドを用いる方法ほ
ども可能である。
に上げる方法を実施例として説明したが、これも
言うまでもなく、専用ピンを設ける方法、救済加
工時のみ用いる専用の触針パツドを用いる方法ほ
ども可能である。
第３に、欠陥ワード線（欠陥行選択線）を救済
する回路を実施例として示したが、ビツト線選択
トランジスタをスイツチングする選択線に本発明
を適用して、欠陥ビツト線の救済も全く同様にし
て可能である。
する回路を実施例として示したが、ビツト線選択
トランジスタをスイツチングする選択線に本発明
を適用して、欠陥ビツト線の救済も全く同様にし
て可能である。
以上説明した如く、本発明により、電気的に短
時間で、欠陥ビツトの救済が可能なメモリLSIお
よび救済方法を提供できる。
時間で、欠陥ビツトの救済が可能なメモリLSIお
よび救済方法を提供できる。
本発明は、メモリLSIのうち、特にEPROM
（Erasable Pregrammable Read Only
Memony）やEEPROM（Electricaly Erasable
Programwable Read Only Mewory）において
は、製造工程の増加が全くないので、きわめて有
効であるが、一般のメモリLSIでも、有効に実施
できる。
（Erasable Pregrammable Read Only
Memony）やEEPROM（Electricaly Erasable
Programwable Read Only Mewory）において
は、製造工程の増加が全くないので、きわめて有
効であるが、一般のメモリLSIでも、有効に実施
できる。
第１図はFLOTOX型不揮発性メモリ素子の構
成を示す断面図、第２図はFLOTOX型不揮発性
メモリ素子の記号を示す図、第３図は本発明の第
１の実施例を示す回路図、第４図は本発明の第２
の実施例を示す回路図、第５図は本発明の第３の
実施例を示す回路図、第６図は本発明の第４の実
施例を示す回路図、第７図は本発明の第５の実施
例を示す回路図、第８図は本発明の第６の実施例
を示す回路図である。 ３００，４００，７００，８００…メモリマト
リクスアレー、３０１，４１７，４１８，５０
１，７０１，８０１…欠陥ワード線（欠陥行選択
線）、３０２，４１０，４１０′，７１０，８１０
…欠陥メモリビツト（メモリセル）、３０３，４
０９，４０９′，７０９，７１１，７１２，８０
９，８１１，８１２…正常メモリビツト（メモリ
セル）、３０４，４１９，４２０，６０４，７０
４，８０４…予備ワード線（予備行選択線）、３
０５〜３１０，４０１〜４０８′，５０２，６０
７〜６１０…FLOTOX型不揮発性メモリ素子、
３１３，３１４，４２７〜４３０，７１３，７１
４，７２４，８１３，８１４…抵抗等の負荷素
子、３１７〜３２０，４１１〜４１６，７１５〜
７１８，８１５〜８１８…予備アドレスMOSト
ランジスタ、３２７〜３３０，４２１〜４２６，
５２１，５２２，６２７〜６３０，６３７〜６４
０，７２１〜７２３，８２１，８２２，８２５〜
８２８，８３５〜８３８…制御MOSトランジス
タ、３４０，３４７，４４１，４４２，４４４，
４４６，７４７，７４６，８４５，８４７…アド
レスMOSトランジスタ、Vcc…電源電圧、CL…
クリア信号、Ｍ…制御信号、A1，１，A2，
２…アドレス信号、７０２，７０３，７０５〜７
０８…FAMOS型不揮発性メモリ素子、８０２，
８０３，８０５〜８０８…MNOS型不揮発性メモ
リ素子。
成を示す断面図、第２図はFLOTOX型不揮発性
メモリ素子の記号を示す図、第３図は本発明の第
１の実施例を示す回路図、第４図は本発明の第２
の実施例を示す回路図、第５図は本発明の第３の
実施例を示す回路図、第６図は本発明の第４の実
施例を示す回路図、第７図は本発明の第５の実施
例を示す回路図、第８図は本発明の第６の実施例
を示す回路図である。 ３００，４００，７００，８００…メモリマト
リクスアレー、３０１，４１７，４１８，５０
１，７０１，８０１…欠陥ワード線（欠陥行選択
線）、３０２，４１０，４１０′，７１０，８１０
…欠陥メモリビツト（メモリセル）、３０３，４
０９，４０９′，７０９，７１１，７１２，８０
９，８１１，８１２…正常メモリビツト（メモリ
セル）、３０４，４１９，４２０，６０４，７０
４，８０４…予備ワード線（予備行選択線）、３
０５〜３１０，４０１〜４０８′，５０２，６０
７〜６１０…FLOTOX型不揮発性メモリ素子、
３１３，３１４，４２７〜４３０，７１３，７１
４，７２４，８１３，８１４…抵抗等の負荷素
子、３１７〜３２０，４１１〜４１６，７１５〜
７１８，８１５〜８１８…予備アドレスMOSト
ランジスタ、３２７〜３３０，４２１〜４２６，
５２１，５２２，６２７〜６３０，６３７〜６４
０，７２１〜７２３，８２１，８２２，８２５〜
８２８，８３５〜８３８…制御MOSトランジス
タ、３４０，３４７，４４１，４４２，４４４，
４４６，７４７，７４６，８４５，８４７…アド
レスMOSトランジスタ、Vcc…電源電圧、CL…
クリア信号、Ｍ…制御信号、A1，１，A2，
２…アドレス信号、７０２，７０３，７０５〜７
０８…FAMOS型不揮発性メモリ素子、８０２，
８０３，８０５〜８０８…MNOS型不揮発性メモ
リ素子。
Claims (1)
- 【特許請求の範囲】 １ 複数のメモリセルをマトリクス状に配列して
なるメモリアレイと、該メモリアレイの同一行
（又は同一列）のメモリセルを選択するための行
選択線（又は列選択線）と、アドレス信号の入力
されるアドレス線と、該アドレス線と前記行選択
線（又は列選択線）との間に接続され、アドレス
信号に応じて所定の行選択線（又は列選択線）を
アクセスするように構成されたアドレストランジ
スタ回路とを有する半導体集積回路メモリにおい
て、前記メモリアレイに設けられた複数の予備メ
モリセルと、同一行（又は同一列）の該予備メモ
リセルを選択する予備行選択線（又は予備列選択
線）と、該予備行選択線（又は予備列選択線）と
前記アドレス線との間に接続された予備アドレス
トランジスタ回路と、該予備アドレストランジス
タ回路に接続され、第１の半導体不揮発生メモリ
素子を有する第１の変換回路と、前記予備行選択
線（又は予備列選択線）に接続され、第２の半導
体不揮発生メモリ素子を有する第２の変換回路と
を有し、前記第１の変換回路は、前記第１の半導
体不揮発生メモリ素子の書込み状態又は消去状態
の時に働いて、前記予備アドレストランジスタ回
路を活性化して前記予備行選択線（又は列選択
線）をアクセスできるように変換する回路であ
り、上記第２の変換回路は、前記第２の半導体不
揮発生メモリ素子の書込み状態又は消去状態の時
に働いて、前記予備行選択線（又は列選択線）を
接地状態に設定できる回路であることを特徴とす
る半導体集積回路メモリ。 ２ 上記予備アドレストランジスタ回路の予備ア
ドレストランジスタの各々の１端子に、上記第１
の変換回路の第１の半導体不揮発生メモリ素子の
各々が接続されてなり、上記第１の変換回路は、
上記第１の半導体不揮発生メモリ素子の書き込み
状態又は消去状態の時に働いて、所定の予備アド
レストランジスタの１端子を接地する回路である
ことを特徴とする特許請求の範囲第１項記載の半
導体集積回路メモリ。 ３ 上記第１，第２の半導体不揮発生メモリ素子
に対する書込み手段を有することを特徴とする特
許請求の範囲第１項記載の半導体集積回路メモ
リ。 ４ 上記第１，第２の半導体不揮発生メモリ素子
に対する消去手段を有することを特徴とする特許
請求の範囲第３項記載の半導体集積回路メモリ。 ５ 上記行選択線（又は列選択線）には、第３の
半導体不揮発生メモリ素子を有する第３の変換回
路が接続され、該第３の変換回路は前記第３の不
輝発生メモリ素子の書込み状態又は消去状態の時
に働いて、上記行選択線（又は列選択線）を接地
できる回路であることを特徴とする特許請求の範
囲第１項，第２項、第３項、又は第４項記載の半
導体集積回路メモリ。 ６ 上記第３の半導体不揮発生メモリ素子に対す
る書込み手段を有することを特徴とする特許請求
の範囲第４項記載の半導体集積回路メモリ。 ７ 上記第３の半導体不揮発生メモリ素子に対す
る消去手段を有することを特徴とする特許請求の
範囲第５項記載の半導体集積回路メモリ。 ８ 複数のメモリセルをマトリクス状に配列して
なるメモリアレイと、該メモリアレイの同一行
（又は同一列）のメモリセルを選択するための行
選択線（又は列選択線）と、アドレス信号の入力
されるアドレス線と、該アドレス線と前記行選択
線（又は列選択線）との間に接続され、アドレス
信号に応じて所定の行選択線（又は列選択線）を
アクセスできる様に配置されたアドレストランジ
スタと、前記メモリアレイに設けられた複数の予
備メモリセルと、同一行（又は同一列）の該予備
メモリセルを選択する予備行選択線（又は予備列
選択線）と、該予備行選択線（又は予備列選択
線）と前記アドレス線との間に接続された予備ア
ドレストランジスタと、該予備アドレストランジ
スタに接続され、第１の半導体不揮発生メモリ素
子を有する第１の変換回路と、前記予備行選択線
（又は予備列選択線）に接続され、第２の半導体
不揮発生メモリ素子を有する第２の変換回路と、
前記行選択線（又は列選択線）に接続され、第３
の半導体不揮発生メモリ素子を有する第３の変換
回路とを有する半導体集積回路メモリに対して、
欠陥メモリセルに対応する欠陥行選択線（又は列
選択線）の前記第３の変換回路を、前記第３の半
導体不揮発生メモリ素子を書き込み状態又は消去
状態に設定することにより働かせ、前記欠陥行選
択線（又は列選択線）を接地し、前記予備行選択
線（又は列選択線）の第２の変換回路を、前記第
２の半導体不揮発生メモリ素子を書き込み状態又
は消去状態に設定することにより働かせ、前記予
備行選択線（又は列選択線）を接地から開放し、
前記第１の変換回路を、前記第１の半導体不揮発
生メモリ素子を書き込み状態又は消去状態に設定
することにより働させ、前記欠陥行選択線（又は
列選択線）のアドレストランジスタに対応する前
記予備アドレストランジスタを活性状態に、対応
しない予備アドレストランジスタを非活性状態に
することにより、前記欠陥行選択線（又は列選択
線）を前記予備行選択線（又は列選択線）によつ
て置きかえることを特徴とする半導体集積回路メ
モリの欠陥救済方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56015742A JPS57130298A (en) | 1981-02-06 | 1981-02-06 | Semiconductor integrated circuit memory and relieving method for its fault |
| US06/344,974 US4514830A (en) | 1981-02-06 | 1982-02-02 | Defect-remediable semiconductor integrated circuit memory and spare substitution method in the same |
| EP82300551A EP0058049B1 (en) | 1981-02-06 | 1982-02-03 | Defect-remediable semiconductor integrated circuit memory with spare substitution |
| DE8282300551T DE3279658D1 (en) | 1981-02-06 | 1982-02-03 | Defect-remediable semiconductor integrated circuit memory with spare substitution |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56015742A JPS57130298A (en) | 1981-02-06 | 1981-02-06 | Semiconductor integrated circuit memory and relieving method for its fault |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57130298A JPS57130298A (en) | 1982-08-12 |
| JPS6135637B2 true JPS6135637B2 (ja) | 1986-08-14 |
Family
ID=11897208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56015742A Granted JPS57130298A (en) | 1981-02-06 | 1981-02-06 | Semiconductor integrated circuit memory and relieving method for its fault |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4514830A (ja) |
| EP (1) | EP0058049B1 (ja) |
| JP (1) | JPS57130298A (ja) |
| DE (1) | DE3279658D1 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4464736A (en) * | 1982-09-23 | 1984-08-07 | Motorola, Inc. | In-package E2 PROM redundancy |
| EP0160720B1 (de) * | 1984-05-07 | 1988-01-07 | Deutsche ITT Industries GmbH | Halbleiterspeicherzelle mit einem potentialmässig schwebenden Speichergate |
| JPS60129998A (ja) * | 1984-09-14 | 1985-07-11 | Sharp Corp | 冗長構成ｍｏｓメモリのデコ−ダ回路 |
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1981
- 1981-02-06 JP JP56015742A patent/JPS57130298A/ja active Granted
-
1982
- 1982-02-02 US US06/344,974 patent/US4514830A/en not_active Expired - Lifetime
- 1982-02-03 DE DE8282300551T patent/DE3279658D1/de not_active Expired
- 1982-02-03 EP EP82300551A patent/EP0058049B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0058049A2 (en) | 1982-08-18 |
| US4514830A (en) | 1985-04-30 |
| EP0058049A3 (en) | 1984-05-16 |
| EP0058049B1 (en) | 1989-04-26 |
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