JP2755781B2 - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置およびその製造方法に係わ
り、特にリダンダンシ回路（欠陥救済回路）を内蔵した
半導体記憶装置およびその製造方法に関する。
（従来の技術） 現在、半導体記憶装置の大規模容量化に伴い、不良メ
モリ・セルの救済を行なうリダンダンシ技術は必須のも
のとなっている。
半導体記憶装置に内蔵されるリダンダンシ回路では、
不良なメモリ・セルを予備のメモリ・セルに置き換える
ためのリダンダンシ情報を記憶するプログラム素子が必
要になる。通常使用されるのがポリシリコンのフューズ
で、これをレーザで溶断することにより情報を記憶す
る。
又、半導体記憶装置のうち、不揮発性であるEPROMで
は、プログラム素子にEPROMセルを用い、これの上方を
アルミニウム膜で覆い、紫外線消去時に記憶情報が変化
しないようにしたものを使用する場合もある。
しかしながら、前者の場合、パッケージ封入前にしか
フューズを溶断できないため、封入後、不良になったメ
モリ・セルは救済できない。
又、後者の場合、プログラム素子を形成する領域をア
ルミニウムで広く覆わなければならないため、チップ面
積中かなり巨大な面積を占有する。その上、情報記憶の
面で信頼性が充分でないといった問題もある。例えばプ
ログラム素子上をアルミニウムで覆っていても、様々な
箇所から反射して来る紫外線によって捕獲された電子が
徐々に逸出し、記憶情報が失なわれていくという問題が
ある。又、プログラム素子のデータ保持特性は、通常の
EPROMセルと全く同じであり、例えばEPROMセルの電荷保
持特性を調べるための加速テスト（装置を高温中に長時
間放置するテスト）を行なっていると、プログラム素子
に捕獲されていた電子が逸出してしまい、誤動作する問
題もある。
（発明が解決しようとする課題） 以上のように、従来のプログラム素子では、パッケー
ジ封入後の不良になったメモリ・セルを救済できない。
あるいはチップ面積中かなり巨大な面積を占有し、しか
も情報記憶に関する信頼性に乏しいといった問題があっ
た。
この発明は上述のような点に鑑み為されてものであ
り、その目的は、パッケージ封入後でも不良メモリ・セ
ルの救済ができ、しかも小面積、かつ情報記憶に関する
信頼性が高いプログラム素子を具備する半導体記憶装置
およびその製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明では、第１導電
型の半導体基板の、メモリセルアレイを構成するための
メモリセルを形成する部分に形成されたゲート絶縁膜
と、前記ゲート絶縁膜の上に形成された、導電型を規定
し、かつ増速酸化を発生させる不純物が含まれた半導体
層と、前記半導体層と、前記半導体基板の、リダンダン
シ情報を記憶するプログラム素子を形成する部分とに形
成された、前記半導体層の上の部分の膜厚が、他の部分
よりも厚い第１の酸化膜と、前記第１の酸化膜の上に形
成された窒化膜と、前記窒化膜上に形成された第２の酸
化膜と、前記第２の酸化膜上に形成された導体層と、前
記ゲート絶縁膜、前記半導体層、前記第１の酸化膜、前
記窒化膜、前記第２の酸化膜および前記導体層の積層構
造からなり、前記半導体層を電荷を蓄積するための層と
し、前記導体層をゲートとする、メモリセルアレイを構
成するためのメモリセルと、前記第１の酸化膜、前記窒
化膜、前記第２の酸化膜および前記導体層の積層構造か
らなり、前記窒化膜を電荷を蓄積するための層とし、前
記導体層をゲートとする、リダンダンシ情報を記憶する
プログラム素子を構成するためのメモリセルとを具備す
ることを特徴としている。
（作用） 上記構成を有する半導体記憶装置であると、リダンダ
ンシ情報を記憶するプログラム素子が、メモリセルであ
るために、電気的書き込みが可能であり、パッケージ封
入後でも、不良のメモリセルを救済できる。
また、上記リダンダンシ情報を記憶するプログラム素
子であるメモリセルが、窒化膜を電荷を蓄積するための
層としているために、紫外線が照射されても、電荷が抜
けず、紫外線遮蔽用の膜が必要なく、救済のためのリダ
ンダンシ回路の面積を小さくできる。
また、上記電荷を蓄積するための層である窒化膜が、
第１の酸化膜と、第２の酸化膜とによって、挟まれてい
るために、正孔が、ゲートから窒化膜へ注入されず、リ
ダンダンシ情報を記憶するプログラム素子の、電荷保持
特性が良好である。
さらに、上記構成を有する半導体記憶装置では、メモ
リセルアレイを構成するためのメモリセルの、半導体層
である、電荷を蓄積するための層とゲートとを絶縁する
ための絶縁膜と、リダンダンシ情報を記憶するプログラ
ム素子を構成するためのメモリセルの、半導体基板とゲ
ートとを絶縁するための絶縁膜とがそれぞれ、第１の酸
化膜、窒化膜、第２の酸化膜で形成されているために、
これら絶縁膜どうしが共通化され、製造工程がほとんど
増加しない。
さらに、上記第１の酸化膜のうち、上記半導体層の上
の部分の膜厚が、他の部分、特に半導体基板の、リダン
ダンシ情報を記憶するプログラム素子を形成する部分よ
りも厚くなっているために、メモリセルアレイを構成す
るためのメモリセルの第１の酸化膜を、特に半導体基板
の、リダンダンシ情報を記憶するプログラム素子を形成
する部分よりも厚くすることで、電荷が窒化膜へ注入さ
れることを防止できる。よって、メモリセルアレイを構
成するためのメモリセルの特性変動が少なくなる。
なお、プログラム素子となるメモリセルの第１の酸化
膜は、電荷が窒化膜へ注入されるときの通り道となる
が、ある程度薄いことで、上記注入は容易である。
しかも、このような第１の酸化膜は、上記半導体層
に、導電型を規定し、かつ増速酸化を発生させる不純物
が含まれていることで、一度の工程で同時に得ることが
できる。
（実施例） 以下、図面を参照してこの発明を一実施例により説明
する。
第１図この発明の実施例に係わる半導体記憶装置が具
備するプログラム素子の断面図である。
同図に示すように、例えばｐ型シリコン基板100上に
は第１のシリコン酸化膜102が形成されており、このシ
リコン酸化膜102上にはシリコン窒化膜104が形成されて
いる。シリコン窒化膜104上には第２のシリコン酸化膜1
06が形成されており、第２のシリコン酸化膜106上には
ポリシリコンからなるゲート108が形成されている。ゲ
ート108の両側面に対応した基板100内にはｎ型ソース領
域110およびｎ型ドレイン領域が形成されている。
このようにプログラム素子150は、シリコン酸化膜102
/シリコン窒化膜104/シリコン酸化膜106の３層構造膜を
ゲート絶縁膜107に持つ、所謂MIS型トランジスタで構成
される。
リダンダンシ情報の書き込みは、例えばMIS型トラン
ジスタの３層構造のゲート絶縁膜107のうち、中間に存
在するシリコン窒化膜106中に電子ｅを注入して、特に
シリコン酸化膜102との界面付近のトラップに捕獲さ
せ、しきい値を正方向にシフトし、非導通化させて記憶
する。
これは、フューズで構成するプログラム素子での“切
断”に対応する。
あるいは、全てのトランジスタのゲート絶縁膜107に
電子ｅを注入しておき、このゲート絶縁膜107から電子
ｅを引き抜く（若しくは図示せぬ正孔を注入する）こと
でしきい値を負方向にシフトさせ導通化させて記憶す
る。
この場合、フューズで構成するプログラム素子ではあ
りえない“接続”に対応する。
すなわち、リダンダンシ情報は、MIS型トランジスタ
のしきい値（電子ｅがない場合）より高い電圧をゲート
108に印加し、このときの該トランジスタの“オン”、
“オフ”の状態で判断される。
又、ゲート絶縁膜107から電子ｅの引き抜き、及びゲ
ート絶縁膜107への電子ｅの注入の双方ともが行なえる
ので、リダンダンシ情報を消去することも可能である。
具体的なリダンダンシ情報の書き込み／消去、すなわ
ち電子の注入／引き抜きは、以下のような電位設定のう
ち、いずれかにおいて、例えば行なわれる。
［電子の注入により行なう場合］ （その１） ゲート 108:正電圧 ソース 110:接 地 ドレイン112:接 地 （その２） ゲート 108:正電圧 ソース 110:接 地 ドレイン112:浮 遊 （その３） ゲート 108:正電圧 ソース 110:浮 遊 ドレイン112:接 地 （その４） ゲート 108:正電圧 ソース 110:接 地 ドレイン112:正電圧 ［電子の引き抜きにより行なう場合］ （その１） ゲート 108:接 地 ソース 110:正電圧 ドレイン112:接 地 （その２） ゲート 108:接 地 ソース 110:接 地 ドレイン112:正電圧 （その３） ゲート 108:接 地 ソース 110:正電圧 ドレイン112:正電圧 尚、MIS型トランジスタのゲート絶縁膜107中に電子を
注入し、しきい値を正方向にシフトさせるためには、基
板から順に酸化膜／窒化膜／酸化膜と積層された３層構
造膜を用いなくても、酸化膜／窒化膜、あるいは窒化膜
／酸化膜の２層構造膜でも可能である。この場合にも電
子をトラップする箇所は、例えば窒化膜中である。窒化
膜は周知のごとくそれが持つトラップ（特に酸化膜との
界面付近に多量に発生）に電子を捕獲することができ、
しかも捕獲された電子を引き抜く（若しくは正孔を注
入）ことができる。
又、キャリア捕獲を担う窒化膜は、これと同様なキャ
リア捕獲の性質を持つその他の絶縁膜で代替することも
可能である。例えばTa2O5膜、Al2O3膜等でもよい。
又、この発明ではMIS型トランジスタの電荷保持特性
（リダンダンシ情報の記憶）に関する信頼性を高めるこ
とが大切である。
このためには、ゲート絶縁膜を、上述した３層構造膜
のようにキャリア捕獲に貢献する絶縁膜の表面が被覆さ
れるような構造を持たせることが望ましい。このような
構造には、例えば上記したような３層構造膜が該当す
る。そして、さらに、キャリア捕獲に貢献する絶縁膜の
表面を被覆する絶縁膜にあっては、基板への捕獲キャリ
アの逸出、及びゲート電極からの反対導電型キャリアの
注入を阻止すべき構造を持たせることが望ましい。例え
ば上記した３層構造膜では、シリコン酸化膜102および1
06の膜厚を以下のように設定することが好ましい。
シリコン酸化膜102を50Å以上 シリコン酸化膜106を25Å以上 すなわち、酸化膜102の膜厚が50Å以上であることに
より、電子ｅの基板100に対するトンネリングによる消
失を防止でき、又、酸化膜106の膜厚が25Å以上である
ことにより、ゲート108からの正孔の注入を抑止でき
る。
上述した構成のプログラム素子150は、例えば第２図
のブロック図に示すようなリダンダンシ回路を内蔵する
半導体記憶装置に組み込まれる。
同図に示すようにロウ・デコーダ152の一端はロウ・
アドレス入力に接続され、複数の他端は上述したプログ
ラム素子150を介して本体メモリ・セル・アレイ154の図
示せぬワード線にそれぞれ接続されている。カラム・デ
コーダ156の一端はカラム・アドレス入力に接続され、
複数の他端は本体メモリ・セル・アレイ154の図示せぬ
ビット線にそれぞれ接続されている。さらに、ロウ・ア
ドレス入力に一端を接続する予備ロウ・デコーダ158が
設けられており、その複数の他端は予備メモリ・セル・
アレイ160の図示せぬワード線に接続されている。又、
予備ロウ・デコーダ158には、上述したプログラム素子1
50が内蔵されている。図中、予備ロウ・デコーダ158お
よび予備メモリ・セル・アレイ160を含む領域162がいわ
ゆるリダンダンシ回路を構成する領域である。
次に、第３図を参照し、この発明に係わるプログラム
素子を具備する半導体記憶装置の一製造方法について説
明する。
第３図（ａ）乃至（ｉ）は、この発明に係わるプログ
ラム素子を具備するEPROMを製造工程順に示した断面図
である。
同図（ａ）に示すように、例えばｐ型シリコン基板10
0の主表面に、選択酸化法を用いてフィールド絶縁膜200
を、例えば5000Åの厚みに形成し、次いで、分離された
素子領域表面において、例えば200Åの厚みになるよう
にEPROMセルの第１ゲート絶縁膜（シリコン酸化膜）202
を形成する。
次いで、同図（ｂ）に示すように、例えばCVD法を用
いてEPROMセルの浮遊ゲートとなる第１のポリシリコン
層204を全面に形成する。次いで、第１のポリシリコン
層204に、例えばリンを導入し導体化（ｎ型化）する。
次いで、同図（ｃ）に示すように、ホトレジスト206
を塗布し、写真蝕刻法を用いてホトレジスト206を選択
的に除去することによってプログラム素子部を選択的に
露出させる。次いで、ホトレジスト206をマスクにして
第１のポリシリコン層204および第１ゲート絶縁膜202を
エッチングし、プログラム素子部において基板100表面
を露出させる。
次いで、同図（ｄ）に示すように、ホトレジスト206
を除去し、次いで、熱酸化法を用いて、シリコン酸化膜
102を全面に形成する。このとき、プログラム素子部の
基板100表面上に厚み約50Åのシリコン酸化膜が成長す
る条件で酸化すると、第１のポリシリコン層204上には
リンが多量に含まれているので、増速酸化効果により、
厚み約100Å程度の酸化膜が形成される。
次いで、同図（ｅ）に示すように、例えばLPCVD法を
用いて厚み約100Åのシリコン窒化膜104を全面に形成す
る。
次いで、同図（ｆ）に示すように、例えば熱酸化法を
用いてシリコン窒化膜104の表面に厚み約30Åのシリコ
ン酸化膜106を形成する。これにより、プログラム素子
部上には、基板100表面から順に酸化膜（50Å）／窒化
膜（80Å）／酸化膜（30Å）の３層構造膜で形成された
ゲート絶縁膜107が形成され、同時に、第１ポリシリコ
ン層表面から順に酸化膜（100Å）／窒化膜（80Å）／
酸化膜（30Å）の３層構造膜で形成された第２ゲート絶
縁膜207が形成される。
次いで、同図（ｇ）に示すように、例えばCVD法を用
いて第２のポリシリコン層108を全面に形成し、次い
で、この第２のポリシリコン層に、例えばリンを導入し
導体化（ｎ型化）する。
次いで、同図（ｈ）に示すように、例えば写真蝕刻法
を用いパターニングを行ない、メモリセル部およびプロ
グラム素子部に、それぞれEPROMセル250およびプログラ
ム素子150のゲート部を形成する。
次いで、同図（ｉ）に示すように、ゲート部およびフ
ィールド絶縁膜200をマスクに基板100に対して、例えば
ヒ素をイオン注入する。次いで、熱処理を行ない、注入
されたヒ素を活性化し、ソース領域110およびドレイン
領域112をそれぞれ形成する。
以上のような工程を経ることによりこの発明に係わる
プログラム素子を具備するEPROMが製造される。
上述のような構成のEPROMでは、プログラム素子部に
第１図に示したようなMIS型トランジスタによるプログ
ラム素子150が形成され、メモリセル部に第２ゲート絶
縁膜に酸化膜／窒化膜／酸化膜を用い、制御ゲート〜浮
遊ゲート間での容量増大を図ったEPROMセル250が形成さ
れている。
又、上述した製造方法では、これら素子150およびセ
ル250を、工程の増加をほとんど招くことなく同時に製
造することができる。
プログラム素子150を構成するMIS型トランジスタは、
通常の状態（電子がない場合）で約1V程度のしきい値電
圧Vthを持っており、通常の電源電圧約３〜5Vの範囲で
導通する。
しかし、ゲート108に、例えば14Vの電圧を印加（ソー
スおよびドレインは接地）すると、ゲート絶縁膜107に
約11.6MV/cmの電界Ｅがかかる。この位のＥがゲート絶
縁膜107にかかると、該ゲート絶縁膜107のフラットバン
ド電圧VFBが5V以上正方向にシフトする。
（参考文献:23rd annual proceedings of IEEE IRPS,pp
22,Fig.5） 従って、しきい値電圧Vthが約6Vとなり、通常の電源
電圧約３〜5Vの範囲では非導通となる。
次に、上述したMIS型トランジスタでプログラム素子
を構成したEPROM（以下、EPROM−MISと略す）と、EPROM
セルでプログラム素子を構成したEPROM（以下、EPROM−
EPと略す）とを用いて行なった各種試験結果について説
明する。
第４図は、EPROM−MISと、EPROM−EPとに紫外線を照
射してプログラム素子のしきい値電圧の変化率を測定し
た結果を示す図である。
同図に示すように、EPROM−EPではＩ線のごとく1000
時間の照射で、約30％のしきい値電圧の変化が生じた。
しかし、EPROM−MISではII線のごとく1000時間の照射を
行なってもほとんどしきい値電圧の変化が生じなかっ
た。
尚、EPROM−EPはそのプログラム素子上方がアルミニ
ウム膜で覆われたもので、EPROM−MISはそのプログラム
素子上方がアルミニウム等で覆われていないものであ
る。
第４図は、EPROM−MISと、EPROM−EPとに温度300℃の
炉内に放置する加速試験を行ない、その後のプログラム
素子のしきい値電圧を測定した結果を示す図である。
同図に示すように、EPROM−EPではＩ線のごとく20時
間の放置で、しきい値電圧が約6Vから約5Vへ約1Vの減少
した。しかし、EPROM−MISではII線のごとく20時間の放
置を行なってもしきい値電圧が約6Vからほとんど減少し
なかった。
上述のように、この発明に係わるMIS型トランジスタ
で構成したプログラム素子は電荷保持特性に優れてお
り、長期間にわたりリダンダンシ情報を記憶できること
が理解できる。しかも、プログラム素子がMIS型トラン
ジスタで構成されているので、リダンダンシ情報の書き
込み／記憶を電気的に行なうことができる。これによ
り、パッケージ封入後においても不良メモリ・セルの救
済が可能になる。しかも、記憶した情報を消去すること
もできる。
さらに、このプログラム素子の上方はアルミニウム膜
等で覆う必要はなく、従って、チップ面積中小さい面積
しか要しないものである。
尚、この発明に係わるプログラム素子は、制御ゲート
／浮遊ゲート積層型のEPROMばかりに内蔵されるもので
はなく、様々な型の不揮発性半導体記憶装置に内蔵でき
ることは言うまでもない。なかでも、制御ゲート／浮遊
ゲート積層型のEEPROMにあっては、上述したようなMIS
型トランジスタのゲート絶縁膜と、EEPROMセルの第２ゲ
ート絶縁膜との兼用利用が可能等の利点がある。
又、制御ゲート／浮遊ゲート積層型の一括消去型EEPR
OMでも同様な利点があることは勿論である。
又、様々な型の揮発性半導体記憶装置に内蔵すること
もできる。なかでも、ダイナミック型RAMの場合には、
上述のゲート絶縁膜を、ダイナミック型RAMセルのキャ
パシタ膜に利用できる等の利点がある。例えば酸化膜／
窒化膜／酸化膜を上述のキャパシタ膜に用いれば、該キ
ャパシタ膜の容量が大きいダイナミック型RAMセルを同
時に得ることができる。
尚、この発明は上記実施例に限定されるものではな
く、この発明の要旨を変えない範囲において、種々変形
実施可能であることは勿論である。
［発明の効果］ 以上説明したようにこの発明によれば、パッケージ封
入後でも不良メモリ・セルの救済ができ、しかも小面
積、かつ情報記憶に関する信頼性が高いプログラム素子
を具備する半導体記憶装置およびその製造方法を提供で
きる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わる半導体記憶装置が
具備するプログラム素子の断面図、第２図はリダンダン
シ回路を内蔵する半導体記憶装置のブロック図、第３図
（ａ）乃至（ｉ）はそれぞれこの発明に係わるプログラ
ム素子を具備するEPROMを製造工程順に示した断面図、
第４図は紫外線照射時間としきい値電圧の変化率との関
係を示す図、第５図は温度300℃の環境中に放置した時
間としきい値電圧との関係を示す図である。 100……ｐ型シリコン基板、102……第１のシリコン酸化
膜、104……シリコン窒化膜、106……第２の酸化膜、10
7……ゲート絶縁膜、108……ゲート、110……ソース、1
12……ドレイン、200……フィールド絶縁膜、202……第
１ゲート絶縁膜、204……浮遊ゲート、207……第２ゲー
ト絶縁膜。

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板の、メモリセルア
    レイを構成するためのメモリセルを形成する部分に形成
    されたゲート絶縁膜と、 前記ゲート絶縁膜の上に形成された、導電型を規定し、
    かつ増速酸化を発生させる不純物が含まれた半導体層
    と、 前記半導体層と、前記半導体基板の、リダンダンシ情報
    を記憶するプログラム素子を形成する部分とに形成され
    た、前記半導体層の上の部分の膜厚が、他の部分よりも
    厚い第１の酸化膜と、 前記第１の酸化膜の上に形成された窒化膜と、 前記窒化膜上に形成された第２の酸化膜と、 前記第２の酸化膜上に形成された導体層と、 前記ゲート絶縁膜、前記半導体層、前記第１の酸化膜、
    前記窒化膜、前記第２の酸化膜および前記導体層の積層
    構造からなり、前記半導体層を電荷を蓄積するための層
    とし、前記導体層をゲートとする、メモリセルアレイを
    構成するためのメモリセルと、 前記第１の酸化膜、前記窒化膜、前記第２の酸化膜およ
    び前記導体層の積層構造からなり、前記窒化膜を電荷を
    蓄積するための層とし、前記導体層をゲートとする、リ
    ダンダンシ情報を記憶するプログラム素子を構成するた
    めのメモリセルと を具備することを特徴とする半導体記憶装置。
  2. 【請求項２】前記第１の酸化膜は、前記半導体基板の、
    リダンダンシ情報を記憶するプログラム素子を形成する
    部分の上に少なくとも50オングストローム形成され、 前記第２の酸化膜は、前記窒化膜上に少なくとも25オン
    グストローム形成されていることを特徴とする請求項
    （１）に記載の半導体記憶装置。
  3. 【請求項３】前記導電型を規定し、かつ増速酸化を発生
    させる不純物は、リンであることを特徴とする請求項
    （１）および（２）いずれかに記載の半導体記憶装置。
  4. 【請求項４】第１導電型の半導体基板の、メモリセルア
    レイを構成するためのメモリセルを形成する部分に、ゲ
    ート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上に、このゲート絶縁膜の導電型を
    規定し、かつ増速酸化を発生させる不純物が含まれた半
    導体層を形成する工程と、 前記半導体層と、前記半導体基板の、リダンダンシ情報
    を記憶するプログラム素子を形成する部分とを酸化し、
    前記半導体層の上の部分の膜厚が、他の部分よりも厚い
    第１の酸化膜を形成する工程と、 前記第１の酸化膜の上に窒化膜を形成する工程と、 前記窒化膜上に、第２の酸化膜を形成する工程と、 前記第２の酸化膜上に導体層を形成する工程と、 前記ゲート絶縁膜、前記半導体層、前記第１の酸化膜、
    前記窒化膜、前記第２の酸化膜および前記導体層をパタ
    ーニングし、前記ゲート絶縁膜、前記半導体層、前記第
    １の酸化膜、前記窒化膜、前記第２の酸化膜および前記
    導体層の積層構造からなり、前記半導体層を電荷を蓄積
    するための層とし、前記導体層をゲートとする、メモリ
    セルアレイを構成するためのメモリセルと、前記第１の
    酸化膜、前記窒化膜、前記第２の酸化膜および前記導体
    層の積層構造からなり、前記窒化膜を電荷を蓄積するた
    めの層とし、前記導体層をゲートとする、リダンダンシ
    情報を記憶するプログラム素子を構成するためのメモリ
    セルとを形成する工程とを具備すること を特徴とする半導体記憶装置の製造方法。
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