KR960016250B1 - 반도체기억장치 및 그 제조방법 - Google Patents

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Abstract

내용없음

Description

반도체기억장치 및 그 제조방법
제1도는 본 발명의 1실시예에 따른 반도체기억장치가 구비된 프로그램소자의 단면도,
제2도는 용장회로를 내장한 반도체기억장치의 블럭도,
제3도(a) 내지 제3도(i)는 각각 본 발명에 따른 프로그램소자를 구비한 EPROM을 제조공정순으로 나타낸 단면도,
제4도는 자외선조사 시간과 문턱치전압의 변화율간의 관계를 나타낸 도면,
제5도는 온도가 300℃인 환경속에 방치해 둔 시간과 문턱치전압간의 관계를 도면이다.
* 도면의 주요부분에 대한 부호의 설명
100 : P형 실리콘기판102 : 제1실리콘산화막
104 : 실리콘질화막106 : 제2산화막
107 : 게이트절연막108 : 게이트
110 : 소오스112 : 드레인
200 : 필드산화막202 : 제1게이트절연막
204 : 부유게이트207 : 제2게이트절연막
[산업상의 이용분야]
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 용장회로(결합구제회로)를 내장하고 있는 반도체기억장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
현재, 반도체기억장치의 대규모 용량화에 따라 불량메모리셀의 구제를 실행하는 용장기술은 필수의 기술이 되고 있는 바, 반도체 기억장치에 내장된 용장회로에서는 불량인 메모리셀을 예비의 메모리셀로 교환하기 위한 용장정보를 기억하는 프로그램소자가 필요하게 되는데, 통상 사용되는 것이 다결정실리콘의 휴즈로서, 이를 레이저를 이용하여 용단시킴으로써 정보를 기억시키고 있다.
또, 반도체기억장치중 불휘발성인 EPROM에서는 프로그램소자로 EPROM셀을 이용하고, 이것의 윗쪽을 알루미늄막으로 덮어 자외선소거시 기억정보가 변화되지 않도록 한 것을 사용하는 경우도 있다. 그러나, 전자와 같은 경우, 패키지를 밀봉하기 전에만 휴즈의 용단이 가능하기 때문에 밀봉후 불량으로 된 메모리셀을 구제할 수 없다.
또, 후자의 경우에는 프로그램소자를 형성하는 영역을 알루미늄으로 넓게 덮지 않으면 안되기 때문에, 칩면적중 상당한 부분의 면적을 점유하게 된다. 더욱이, 정보기억이 측면에서 보면 신뢰성이 충분하지 않다고 하는 문제도 있다. 예컨대, 프로그램소자 윗쪽을 알루미늄으로 덮고 있더라도 여러장소에서 반사되어 오는 자외선에 의해 포획된 전자기 서서히 이탈하게 되어 기억정보가 손실되어 간다는 문제가 있다. 또, 프로그램 소자의 데이타유지특성은 통상의 EPROM셀과 완전 동일한, 바, 예컨대 EPROM셀의 전하유지특성을 조사하기 위한 가속테스트(장치를 고온속에서 장시간 방치해 두는 테스트)를 실행하면, 프로그램소자에 포획되어 있던 전자가 이탈해 버리는 오동작을 일으키는 문제도 있다.
상기와 같이 종래의 프로그램소자에서는 패키지의 밀봉후에 불량이 된 메모리셀을 구제할 수는 없고, 칩면적중 상당한 부분의 면적을 점유하며, 더욱이 정보기억에 관한 신뢰성이 결핍된다고 하는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 패키지 밀봉후에도 불량메모리셀의 구제가 가능하며, 또한 소면적으로 기억정보에 관한 신뢰성이 높은 프로그램소자를 구비한 반도체기억장치 및 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 반도체기억장치는, 반도체기억장치의 용장회로에 적어도 조립되는 용장정보를 기억하는 프로그램소자(150)를 구비한 반도체기억장치에 있어서, 상기 MIS형 트랜지스터의 게이트 절연막(107)이 산화막(102,106)과 다른 절연막(104)으로 구성되고, 상기 산화막과 다른 절연막과의 사이에 가능한 트랩을 이용해서 캐리어를 포획하여 MIS형 트랜지스터의 임계치를 변화시키고 있는 것을 특징으로 한다.
여기서, 상기 MIS형 트랜지스터의 게이트절연막(107)이 산화막(102,106)과 질화막(104)으로 구성된 것을 특징으로 한다.
또, 상기 게이트절연막(107)이 상기 기판상에 제1산화막(102), 질화막(104), 제2산화막(106)의 순으로 형성된 3층구조막인 것을 특징으로 한다.
또, 상기 제1산화막(102)의 막두께가 50Å 이상인 것을 특징으로 한다.
여기서, 상기 제2산화막(106)의 막두께가 25Å 이상인 것을 특징으로 한다.
여기서, 상기 반도체기억장치가 불휘발성이고, 메모리셀부의 반도체기판상에는 차례는 제1게이트절연막, 부유게이트, 제2게이트절연막, 제어게이트로 적층된 게이트부를 갖춘 트랜지스터가 형성되어 있으며, 상기 제2게이트 절연막이 상기 MIS형 트랜지스터의 게이트절연막과 동일한 구조를 갖추고 있는 특징으로 한다.
그리고, 본 발명에 따른 반도체기억장치의 제조방법은, 반도체기판(100)상에 소자분리막(200)을 형성하고, 상기 기판(100)상에 적어도 메모리셀부 및 프로그램소자부를 얻는 공정과, 전체면에 제1절연막(202)을 형성하는 공정, 전체면에 제1도전막(204)을 형성하는 공정, 상기 프로그램소자부의 제1도전막 및 제1절연막을 제거하는 공정, 전체면에 산화막(102,106)가 다른 절연막(104)으로 이루어진 제2절연막을 형성하는 공정, 전체면에 제2도전막(108)을 형성하는 공정 및, 상기 제2도전막과 제2절연막, 제1도전막 및, 제1절연막을 선택적으로 제거해서 메모리셀부 및 프로그램소자부에 트랜지스터의 게이트부를 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
[작용]
상기와 같이 구성된 반도체기억장치에 있어서는, 상기 프로그램소자가 MIS형 트랜지스터로 구성되어 있고, 이 MIS형 트랜지스터의 게이트절연막이 산화막과 이외의 절연막으로 구성됨에 따라 상기 산화막과 상기 다른 절연막간에 발생되는 트램(trap)을 이용해서 캐리어를 포획하여 상기 MIS형 트랜지스터의 문턱치를 변화시키게 된다. 이 문턱치의 변화에 따라 상기 MIS형 트랜지스터의 "도통" 및 "비도통"의 상태를 변경시킬 수 있으며, 이 상태에 따라 정보를 기억할 수 있게 된다. 또한, 트랩을 이용하여 캐리어가 포획되기 때문에 해당 캐리어의 이탈이 적어져 기억유지특성이 양호하고, 정보가 전기적으로 기록이 가능하게 되며, 패키지가 밀봉된 후에도 불량인 메모리셀을 구제할 수 있게 된다.
또, 게이트절연막이 산화막과 질화막으로 구성되면, 기억유지특성이 우수하며, 또한 포획캐리어의 추출도 가능하므로 기록/소거가 자유로운 프로그램소자가 된다.
또, 게이트절연막이 상기 기판상에 제1산화막, 질화막, 제2산화막의 순으로 형성된 3층구조막으로 구성되면, 질화막의 표면이 산화막에 의해 덮여지게 되므로 기판에 대한 포획캐리어의 터널링에 따른 소실 및 포획캐리어의 반대도전형 캐리어의 주입에 의한 재결합소실이 방지된다.
또, 상기 제1산화막의 막두께를 50Å 이상으로 하면, 상기 포획캐리어의 터널링의 방지가 한층 높아진다.
또, 상기 제2산화막의 막두께를 25Å 이상으로 하면, 게이트전극측으로부터의 상기 포획캐리어와 반대도전형 캐리어의 주입이 방지됨으로써 기억 특성이 보다 향상된다.
또, 상기 반도체기억장치가 불휘발성이고, 메모리셀부에서의 반도체기판상에는 차례를 제1게이트절연막, 부유게이트, 제2게이트절연막, 제어게이트와 적층된 게이트부를 갖는 트랜지스터가 형성되어 있으며, 상기 제2게이트 절연막이 상기 MIS형 트랜지스터의 게이트절연막과 동일 구조를 갖춤으로써 부유게이트~제어게이트간에 용량이 큰 메모리셀을 얻을 수 있다. 또 자외선조사에 의해 정보를 교환하는 형태의 불휘발성 반도체기억장치에서 프로그램소자의 정보의 소실이 없어지며, 또한 프로그램소자 윗쪽을 알루미늄 막으로 덮을 필요도 없기 때문에 칩면적이 축소화 및 대규모 용량화에 공헌할 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 반도체기억장치가 구비된 프로그램소자의 단면도이다.
제1도에 도시된 바와 같이, 예컨대 P형 실리콘기판(100) 상에는 제1실리콘산화막(102)이 형성되어 있고, 이 실리콘산화막(102)상에는 실리콘산화막(104)이 형성되어있다. 실리콘질화막(104)상에는 제2실리콘산화막(106)이 형성되어 있고, 제2실리콘산화막(106)상에는 다결정실리콘으로 이루어지는 게이트(108)가 형성되어 있다. 게이트(108)의 양측면에 대응된 기판(100) 내에는 n형 소오스영역(110) 및 n형 드레인영역이 형성되어 있다.
이와 같이 프로그램소자(150)는 실리콘산화막(102)/실리콘질화막(104)/실리콘산화막(106)의 3층 구조막을 게이트절연막(107)으로 갖춘, 소위 MIS형 트랜지스터로 구성된다.
용장정보의 기록은, 예컨대 MIS형 트랜지스터의 3층 구조의 게이트절연막(107)중 중간에 존재하는 실리콘질화막(104)중으로 전자(e)를 주입하고, 특히 실리콘산화막(102)과의 경계면부근의 트랩에 포획시켜 문턱치를 정방향으로 시프트하여 비도통시켜 기억한다.
이것은 휴즈로 구성되는 프로그램소자에서의 "절단"에 대응한다. 또는 모든 트랜지스터의 게이트절연막(107)에 전자(e)를 주입해 두고 이 게이트절연막(107)으로부터 전자(e)를 추출(혹은 도시하지 않은 정공을 주입한다)함으로써 문턱치를 부방향으로 시프트시켜 도통화시켜서 기억한다.
상기와 같은 경우, 휴즈로 구성되는 프로그램소자에서는 있을 수 없는 "접속"에 대응한다.
즉, 용장정보는 MIS형 트랜지스터의 문턱치[전자(e)가 없는 경우] 보다 높은 전압을 게이트(108)로 인가하여 이때 해당 트랜지스터가 "온" "오프"의 상태로 판단된다.
또, 게이트절연막(107)으로부터 전자(e)의 추출 및 게이트절연막(107)에 대한 전자(e)의 주입 쌍방 모두를 실행할 수 있으므로 용장정보를 소거하는 것도 가능하게 된다.
다음으로, 구체적인 용장정보의 기록/소거, 즉 전자의 주입/추출은 다음과 같은 전위설정중 어느 한쪽에 의해 실행되게 된다.
[전자의 주입에 의해 실행할 경우]
(예 1)
게이트(108); 정전압
소오스(110); 접지
드레인(112); 접지
(예 2)
게이트(108); 정전압
소오스(110); 접지
드레인(112); 부유
(예 3)
게이트(108); 정전압
소오스(110); 부유
드레인(112); 접지
(예 4)
게이트(108); 정전압
소오스(110); 접지
드레인(112); 정전압
[전자의 추출에 의해 실행할 경우]
(예 1)
게이트(108); 접지
소오스(110); 정전압
드레인(112); 접지
(예 2)
게이트(108); 접지
소오스(110); 접지
드레인(112); 정전압
(예 3)
게이트(108); 접지
소오스(110); 정전압
드레인(112); 정전압
또한, MIS형 트랜지스터의 게이트절연막(107)중으로 전자를 주입하여 문턱치를 정방향으로 시프트시키기 위해서는 기판에서 차례로 산화막/질화막/산화막으로 적층된 3층구조막을 이용하지 않더라도 산화막/질화막, 혹은 질화막/산화막의 2층구조막으로도 가능하다. 이 경우에도 전자를 트랩하는 트랩하는 곳은 예컨대 질화막속이다. 질화막은 주지한 바와 같이 질화막이 구비한 트랩(특히, 산화막과의 경계면부근에 다량으로 발생)에 전자를 포획할 수 있을 뿐만 아니라 포획된 전자를 추출(혹은 정공을 주입)할 수가 있다.
또, 캐리어포획을 분담하는 질화막은 이와 동일한 캐리어포획의 성질을 갖춘 이와 다른 절연막으로 대체하는 것도 가능한 바, 예컨대 Ta2O5막 Al2O3막등이라도 된다.
또, 본 발명에서는 MIS형 트랜지스터의 전하유지특성(용장정보의 기억)에 관한 신뢰성을 향상시키는 것이 중요하다.
이를 위해서는 게이트절연막을 상기한 3층구조막과 같이 캐리어포획에 공헌하는 절연막의 표면이 피복되는 바와 같은 구조를 갖추게 하는 것이 바람직한 바, 이와 같은 구조에는 예컨대 상기한 바와 같은 3층구조막이 해당된다. 그리고, 캐리어포획에 공헌하는 절연막의 표면을 피복하는 절연막에 있어서는 기판에 대한 포획캐리어의 이탈 및 게이트전극으로부터의 반대도 전형 캐리어의 주입을 방지할 수 있는 구조를 구비하는 것이 바람직한 바, 예컨대 상기한 3층 구조막에서는 실리콘산화막(102,106)의 막두께를 다음과 같이 설정하는 것이 바람직하다.
실리콘산화막(102)을 50Å 이상
실리콘산화막(106)을 25Å 이상
즉, 산화막(102)의 막두께가 50Å 이상으로 전자(e)의 기판(100)에 대한 터널링에 따른 소실을 방지할 수 있고, 또한 산화막(106)의 막두께가 25Å 이상으로 게이트(108)로부터의 정공의 주입을 억제할 수 있게 된다.
상기한 구성의 프로그램소자(150)는 예컨대 제2도의 블럭도에 도시된 바와 같은 용장회로를 내장한 반도체기억장치에 조립된다.
동도에 도시된 바와 같이 행디코더(152)의 일단은 행어드레스입력에 접속되고, 복수의 타단은 상기한 프로그램소자(150)를 매개해서 본체메모리셀어레이(154)의 워드선(도시되지 않았음)에 각각 접속되어 있다. 또, 열디코더(156)의 일단은 열어드레스입력에 접속되고, 복수의 타단은 본체메모리셀 어레이(154)의 비트선(도시되지 않았음)에 각각 접속되어 있다. 또, 예비의 행디코더(158)에는 상기한 프로그램소자(150)가 내장되어 있다. 도면중 예비의 행디코더(158) 및 예비의 메모리셀 어레이(160)를 포함하는 영역(162)이 소위 용정회로를 구성하는 영역이다.
다음으로, 제3도를 참조하여 본 발명에 따른 프로그램소자를 구비한 반도체기억장치의 제조방법에 대해 설명한다.
제3도(a) 내지 제3도(i)는 본 발명에 따른 프로그램 소자를 구비한 EPROM을 제조공정순으로 나타낸 단면도이다.
동도(a)에 도시된 바와 같이, 예컨대 P형 실리콘기판(100)의 주표면에 선택산화법을 이용하여 필드절연막(200)을 5000Å의 두께로 형성한 다음 분리된 소자영역 표면에, 예컨대 200Å의 두께로 EPROM셀의 제1게이트절연막[202; 실리콘산화막]을 형성한다.
다음으로, 동도(b)에 도시된 바와 같이, 예컨대 CVD법을 이용하여 EPROM 셀의 부유게이트로되는 제1다결정실리콘층(204)을 전체면에 형성한 다음 제1다결정실리콘층(204)에, 예컨대 이를 도입하여 도체화(n형화)한다.
이어 동도(c)에 도시된 바와 같이, 포토레지스트(206)를 도포하고,사진 식각법을 이용하여 포토레지스트(206)를 선택적으로 제거함으로써 프로그램 소자부를 선택적으로 노출시킨다. 계속하여, 포토레지스트(206)를 마스크로 이용하여 제1다결정실리콘층(204) 및 제1게이트절연막(202)을 에칭하여 프로그램소자부에서 기판(100)표면을 노출시킨다.
다음으로, 농도(d)에 도시된 바와 같이 포토레지스트(206)를 제거한 다음 열산화법을 이용하여 실리콘산화막(102)을 전체면에 형성하는데, 이때 프로그램 소자부의 기판(100)표면상에 두께가 약 50Å의 실리콘산화막을 성장시키는 조건으로 산화하면, 제1다결정실리콘층(204)상에는 인이 다량으로 함유되어 있기 때문에 증속산화효과(增 酸化效果)에 의해 두께가 약 100Å정도인 산화막이 형성된다.
다음으로, 동도(e)에 도시된 바와 같이, 예컨데 LPCVD법을 이용하여 두께가 약 100Å인 실리콘 질화막(104)을 전체면에 형성한다.
계속하여 동도(f)에 도시된 바와 같이, 예컨대 열산화법을 이용하여 실리콘질화막(104)의 표면에 두께가 약 30Å인 실리콘 산화막(106)을 형성함으로써 프로그램소자부상에는 기판(100) 표면으로부터 차례로 산화막(50Å)/절연막(80Å)/산화막(30Å)의 3층구조막으로 형성된 게이트절연막(107)이 형성됨과 동시에, 제1다결정실리콘층 표면으로부터 차례로 산화막(100Å)/질화막(80Å)/산화막(30Å)의 3층구조막으로 형성된 제2게이트절연막(207)이 형성된다.
이어서 동도(g)에 도시된 바와 같이, 예컨대 CVD법을 이용하여 제2다결정실리콘층(103)을, 전체면에 형성한 다음 이 제2다결정실리콘층(108)에, 예컨대 인을 도입하여 도체화(n형화)한다.
다음으로, 동도(h)에 도시된 바와 같이, 예컨대 사진식각법을 이용하여 패터닝을 실시하고, 메모리셀부 및 프로그램소자부에 각각 EPROM셀(250) 및 프로그램소자(150)의 게이트부를 형성한다.
다음으로 동도(i)에 도시된 바와 같이 게이트부 및 필드절연막이(200)을 마스크로 이용하여 기판(100)에 대해 예컨대 비소를 이온주입후 열처리를 실행하여 주입된 비소를 활성화하여 소오스영역(110) 및 드레인영역(112)를 각각 형성한다.
상기와 같은 공정을 거침으로써 본 발명에 따른 프로그램소자를 구비한 EPROM이 제조된다.
상기한 바와 같은 구성의 EPROM에서는 프로그램 소자부에 제1도에 도시된 바와 같은 MIS형 트랜지스터에 의한 프로그램소자(150)가 형성되고, 메모리셀부에서 제2게이트절연막에 산화막/질화막/산화막을 이용하여 제어게이트~부유이트간에서의 용량 증대를 도모한 EPROM셀(250)이 형성되어 있다.
또, 상기한 제조방법에서는 이들 소자(150) 및 셀(250)을 공정의 증가를 거의 초래하지 않고 동시에 제조할 수 있게 된다.
여기서 프로그램소자(150)를 구성하는 MIS형 트랜지스터는, 통상의 상태(전자가 없는 경우)에서 약 1V정도의 문턱치전압(Vth)을 구비하고 있으며, 통상 전원전압의 약 3~5V의 범위에서 도통한다.
그러나, 게이트(108)에 예컨대 14V의 전압을 인가(소오스 및 드레인은 접지)하면, 게이트절연막(107)에 약 11.6V/cm의 전계(E)가 걸리게 되는데, 이 정도의 전계(E)가 게이트절연막(107)에 걸리게 되면, 해당 게이트절연막(107)의 평면밴드전압(VFB)이 5V이상 정방향으로 시프트된다(참조문헌; 23rd annual proceedings of IEEE IRPS. PP22, Fig. 5).
따라서, 문턱치전압(Vth)이 약 6V되어 통상 전원전압의 약 3~5V의 범위에서는 비도통으로 된다.
다음에 상기한 MIS형 트랜지스터에서 프로그램소자를 구성한 EPROM(이하, EPROM-MIS로 칭함)과, EPROM셀에서 프로그램소자를 구성한 EPROM(이하, EPROM-EP로 칭함)을 이용하여 실행한 각종 시험 결과에 대해 실행한다.
제4도는 EPROM-MIS와 EPORM-EP에 자외선을 조사하여 프로그램 소자의 문턱치전압의 변화율은 측정한 결과를 나타낸 도면이다.
동도에 도시된 바와 같이, EPROM-EP에서는 I선과 같이 1000시간의 조사로 인해 약 30%의 문턱치전압의 변화가 발생되었으나 EPROM-MIS에서는 ii선과 같이 1000시간의 조사를 실행하여도 거의 문턱치전압의 변화가 발생되지 않았다.
또한, EPROM-EP는 그 프로그램소자 윗쪽이 알루미늄막으로 덮어진 것이고, EPROM-MIS는 그 프로그램소자 윗쪽이 알루미늄으로 덮여져 있지 않은 것이다.
제5도는 EPROM-MIS와 EPROM-EP에 온도가 300℃인 노(爐)내에 방치해 두는 가연시험을 실행한 후, 그 프로그램소자의 문턱치전압을 측정한 결과를 나타낸 도면이다.
동도에 도시된 바와 같이 EPROM-EP에서는 I선과 같이 20시간의 방치로 인해 문턱치전압이 약 6V에서 약 5V로 약 1V가 감소했다. 그러나 EPROM-MIS에서는 ii선과 같이 20시간동안의 방치를 실행하여도 문턱치전압이 약 6V에서 거의 감소되지 않았다.
상기한 바와 같이, 본 발명에 따른 MIS형 트랜지스터로 구성된 프로그램 소자는 전하유지특성이 우수하고, 장시간에 걸쳐 용장정보를 기억할 수 있음을 알 수 있다.
더욱이, 프로그램소자가 MIS형 트랜지스터로 구성되어 있으므로 용장정보의 기록-기억을 전기적으로 실행할 수 있게 됨으로써 패키지밀봉후에 있어서도 불량메모리셀의 구제가 가능하게 될 뿐만 아니라 기억된 정보를 소거하는 것도 가능하다.
또한, 상기 프로그램소자의 윗쪽은 알루미늄막등으로 덮을 필요가 없으므로 칩면적중 작은 면적만 필요로되게 된다.
또한, 본 발명에 따른 프로그램소자는 제어게이트/부유게이트적층형의 EPROM에만 내장되어 있는 것이 아니라 여러가지 형태의 불휘발성 반도체기억장치에 내장할 수 있고, 그 중에서도 제어게이트/부유게이트적층형의 EEPROM에 있어서는 상기한 바와 같은 MIS형 트랜지스터의 게이트절연막과 EEPROM셀의 제2게이트절연막의 겸용 이용이 가능하다는 등의 이점이 있다.
또, 제어게이트/부유게이트 적층형의 일괄소거형 EEPROM에서도 동일한 이점이 있는 것은 물론이다.
또한 본 발명은 상기한 실시예에 한정되는 것이 아니라, 본 발명의 요지를 이탈하지 않는 범위내에서 각종 변형실시가 가능한 것은 물론이다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따르면, 패키지밀봉후에도 불량메모리셀을 구제할 수 있고, 더욱이 소면적이면서 정보기억에 관한 신뢰성이 높은 프로그램소자를 구비한 반도체기억장치 및 그 제조방법을 제공할 수 있게 된다.

Claims (18)

  1. 반도체기억장치의 용장회로에 적어도 조립되는 용장정보를 기억하는 프로그램소자(150)를 구비한 반도체기억장치에 있어서, 상기 MIS형 트랜지스터의 게이트절연막(107)이 산화막(102,106)과 다른 절연막(104)으로 구성되고, 상기 산화막과 다른 절연막과의 사이에 가능한 트랩을 이용해서 캐리어를 포획하여 MIS형 트랜지스터의 임계치를 변화시키고 있는 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 MIS형 트랜지스터의 게이트절연막(107)이 산화막(102,106)과 질화막(104)으로 구성된 것을 특징으로 하는 반도체기억장치.
  3. 제1항에 있어서, 상기 게이트절연막(107)이 상기 기판상에 제1산화막(102), 질화막(104), 제2산화막(106)의 순으로 형성된 3층구조막인 것을 특징으로 하는 반도체기억장치.
  4. 제3항에 있어서, 상기 제1산화막(102)의 막두께가 50Å 이상인 것을 특징으로 하는 반도체기억장치.
  5. 제3항에 있어서, 상기 제2산화막(106)의 막두께가 25Å 이상인 것을 특징으로 하는 반도체기억장치.
  6. 제1항 내지 제5항중 어느 한 항에 있어서, 상기 반도체기억장치가 불휘발성이고, 메모리셀부의 반도체기판상에는 차례로 제1게이트절연막, 부유게이트, 제2게이트절연막, 제어게이트로 적층된 게이트부를 갖춘 트랜지스터가 형성되어 있으며, 상기 제2게이트절연막이 상기 MIS형 트랜지스터의 게이트절연막과 동일한 구조를 갖추고 있는 것을 특징으로 하는 반도체기억장치.
  7. 반도체기판(100)상에 소자분리막(200)을 형성하고, 상기 기판(100)상에 적어도 메모리셀부 및 프로그램소자부를 얻는 공정과, 전체면에 제1절연막(202)을 형성하는 공정, 전체면에 제1도전막(204)을 형성하는 공정, 상기 프로그램수자부의 제1도전막 및 제1절연막을 제거하는 공정, 전체면에 산화막(102,106)과 다른 절연막(104)으로 이루어진 제2절연막을 형성하는 공정, 전체면에 제2도전막(108)을 형성하는 공정 및, 상기 제2도전막과 제2절연막, 제1도전막 및 제1절연막을 선택적으로 제거해서 메모리셀부 및 프로그램소자부에 트랜지스터의 게이트부를 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체기억장치의 제조방법.
  8. 반도체기판; 반도체기판의 표면영역에 위치한 소오스영역 및 드레인영역과, 소오스영역 및 드레인영역 사이에 위치한 반도체기판의 부분상에 형성된 제1게이트절연막, 이 제1게이트절연막상에 위치한 전하축적 부유게이트전극, 부유게이트전극 상에 위치한 제2게이트절연막 및, 제2게이트절연막상에 위치한 제어게이트전극을 갖춘 메모리셀수단; 어드레스신호에 응답하여 억세스될 수 있는 메모리셀수단을 어레이로 배치함으로써 구성되고, 주메모리셀 매트릭스와 예비 메모리셀 매트릭스를 포함하며, 상기 예비 메모리셀 매트릭스가 주메모리셀 매트릭스 대신 어드레스신호에 응답하여 동작될 수 있는 메모리셀 어레이수단; 예비 메모리셀 매트릭스가 주메모리셀 매트릭스 대신 동작하도록 허용하는 어드레스신호에 대응하는 용장정보를 저장하기 위해 메모리셀 어레이수단 외측에 위치한 프로그램소자 수단 및; 용장정보를 저장하도록 프로그램소자수단에 형성되고, 반도체기판의 표면영역에 위한 소오스영역 및 드레인 영역과, 소오스영역과 드레인영역 사이에 위치한 반도체기판의 부분상에 형성된 제3게이트절연막 및 제3게이트 절연막상에 위치한 게이트전극을 갖추며, 상기 제3게이트절연막이 전하캐리어 포획만과 전하캐리어 포획막의 적어도 주변부를 덮기 위한 절연막을 포함하는 박막인 MIS형 트랜지스터를 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  9. 제8항에 있어서, 상기 전하캐리어 포획막이 질화막이고, 상기 박막이 제1산화막, 상기 질화막, 제2산화막을 포함하면서 상기 순서로 반도체기판상에 축적되는 것을 특징으로 하는 반도체기억장치.
  10. 제8항에 있어서, 상기 전하캐리어, 포획막이 탄탈산화막이고, 상기 박막이 제1산화막, 상기 탄탈산화막, 제2산화막을 포함하면서 상기 순서로 반도체기판상에 축적되는 것을 특징으로 하는 반도체기억장치.
  11. 제8항에 있어서, 상기 전하캐리어 포획면이 알루미늄산화막이고, 상기 박막이 제1산화막, 상기 알루미늄산화막, 제2산화막을 포함하면서 상기 순서로 반도체기판상에 축적되는 것을 특징으로 하는 반도체기억장치.
  12. 제9항 내지 제11항중 어느 한 항에 있어서, 상기 제1산화막이 50Å 이상의 두께를 갖는 것을 특징으로 하는 반도체기억장치.
  13. 제9항 내지 제11항중 어느 한 항에 있어서, 상기 제2산화막이 25Å 이상의 두께를 갖는 것을 특징으로 하는 반도체기억장치.
  14. 제8항에 있어서, 상기 제3게이트절연막이 제2게이트절연막과 실질적으로 동일한 구조를 갖는 박막인것을 특징으로 하는 반도체기억장치.
  15. 반도체기판과; 반도체기판의 표면영역에 위치한 소오스영역 및 드레인영역과, 소오스영역 및 드레인영역 사이에 위치한 반도체기판의 부분상에 형성된 제1게이트 절연막, 이 제1게이트절연막상에 위치한 전하 축적 부유게이트전극, 부유게이트전극 상에 위치한 제2게이트절연막 및, 제2게이트절연막상에 위치한 제어게이트전극을 갖춘 메모리셀 수단; 어드레스신호에 응답하여 억세스될 수 있는 메모리셀 수단을 어레이로 배치함으로써 구성되고, 주메모리셀 매트릭스와 예비 메모리셀 매트릭스를 포함하며, 상기 예비 메모리셀 매트릭스가 주 메모리셀 매트릭스 대신 어드레스신호에 응답하여 동작될 수 있는 메모리셀 어레이수단; 예비 메모리셀 매트릭스가 주메모리셀 매트릭스 대신 동작하도록 허용하는 어드레스신호에 대응하는 용장정보를 저장하기 위해 메모리셀 어레이수단 외측에 위치한 프로그램소자수단 및; 용장정보를 저장하도록 프로그램소자수단에 형성되고, 반도체기판의 표면영역에 위치한 소오스영역 및 드레인영역과, 소오스영역과 드레인 영역 사이에 위치한 반도체기판의 부분상에 형성된 제3게이트절연막 및, 제3게이트절연막상에 위치한 게이트전극을 갖추며, 상기 제3게이트절연막이 제1산화막, 상기 질화막, 제2산화막을 포함하면서, 상기 순서로 반도체기판상에 축적되는 MIS형 트랜지스터를 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  16. 제15항에 있어서, 상기 제3게이트절연막이 제2게이트절연막과 실질적으로 동일한 구조를 갖는 박막인 것을 특징으로 하는 반도체기억장치.
  17. 제16항에 있어서, 상기 제1산화막이 50Å 이상의 두께를 갖고, 상기 제2산화막이 25Å 이상의 두께를 갖는 것을 특징으로 하는 반도체기억장치.
  18. 반도체기판과; 반도체기판의 표면영역에 위치한 소오스영역 및 드레인영역과, 소오스영역 및 드레인영역 사이에 위치한 반도체기판의 부분상에 형성된 제1게이트절연막, 이 제1게이트절연막상에 위치한 전하축적 부유게이트전극, 부유게이트전극 상에 위치한 제2게이트절연막 및 , 제2게이트절연막상에 위치한 제어게이트전극을 갖추고, 상기 제2게이트절연막이 제1산화막, 질화막, 제2산화막을 포함하면서 상기 순서로 반도체기판상에 축적되는 메모리셀수단; 어드레스신호에 응답하여 억세스될 수 있는 메모리셀수단을 어레이로 배치함으로써 구성되고, 주메모리셀 매트릭스와 예비 메모리셀 매트릭스를 포함하며, 상기 예비 메모리셀 매트릭스가 주메모리셀 매트릭스 대신 어드레스신호에 응답하여 동작될 수 있는 메모리셀 어레이수단; 예비 메모리셀 매트릭스가 주메모리셀 매트릭스 대신 동작하도록 허용하는 어드레스신호에 대응하는 용장정보를 저장하기위해 메모리셀 어레이수단 외측에 위치한 프로그램소자수단 및; 용장정보를 저장하도록 프로그램 소자수단에 형성되고, 반도체기판의 표면영역에 위치한 소오스영역 및 드레인영역과, 소오스영역과 드레인영역 사이에 위치한 반도체기판의 부분상에 형성된 제3게이트절연막 및, 제3게이트절연막상에 위치한 게이트전극을 갖추며, 상기 제3게이트절연막이 제2게이트절연막과 실질적으로 동일한 구조를 갖는 박막인 MIS형 트랜지스터를 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2710237B2 (ja) * 1995-09-18 1998-02-10 日本電気株式会社 半導体記憶装置およびその冗長メモリセル部の置換方法
TW497270B (en) * 2000-06-09 2002-08-01 Sanyo Electric Co Method for making semiconductors
JP4608815B2 (ja) * 2001-06-08 2011-01-12 ソニー株式会社 不揮発性半導体記憶装置の製造方法
KR100426481B1 (ko) 2001-06-26 2004-04-13 주식회사 하이닉스반도체 코드 저장 메모리 셀 제조 방법
US6589843B1 (en) * 2002-01-09 2003-07-08 Micron Technology, Inc. Methods of forming FLASH field effect transistor gates and non-FLASH field effect transistor gates
KR101649967B1 (ko) * 2010-05-04 2016-08-23 삼성전자주식회사 이-퓨즈 구조체를 포함하는 반도체 소자 및 그 제조 방법
FR3085530B1 (fr) * 2018-08-31 2020-10-02 St Microelectronics Rousset Circuit integre comportant au moins une cellule memoire avec un dispositif anti-fusible.

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3733591A (en) * 1970-06-24 1973-05-15 Westinghouse Electric Corp Non-volatile memory element
JPS53124084A (en) * 1977-04-06 1978-10-30 Hitachi Ltd Semiconductor memory device containing floating type poly silicon layer and its manufacture
JPS5522882A (en) * 1978-08-30 1980-02-18 Tdk Corp Semiconductor device
US4393474A (en) * 1979-10-26 1983-07-12 Texas Instruments Incorporated EPROM and RAM cell layout with equal pitch for use in fault tolerant memory device or the like
DE3043651A1 (de) * 1979-11-19 1981-08-27 Texas Instruments Inc., 75222 Dallas, Tex. Fehlertolerante halbleiterspeichervorrichtung und verfahren zur durchfuehrung eines zugriffs auf ersatzzellen in einer solchen vorrichtung
JPS57130298A (en) * 1981-02-06 1982-08-12 Hitachi Ltd Semiconductor integrated circuit memory and relieving method for its fault
WO1982004162A1 (en) * 1981-05-11 1982-11-25 Ncr Co Alterable threshold semiconductor memory device
JPS5851568A (ja) * 1981-09-22 1983-03-26 Nec Corp 半導体装置
US4490900A (en) * 1982-01-29 1985-01-01 Seeq Technology, Inc. Method of fabricating an MOS memory array having electrically-programmable and electrically-erasable storage devices incorporated therein
JPS58164099A (ja) * 1982-03-25 1983-09-28 Toshiba Corp 半導体メモリ−
US4538245A (en) * 1982-04-12 1985-08-27 Seeq Technology, Inc. Enabling circuit for redundant word lines in a semiconductor memory array
US4556975A (en) * 1983-02-07 1985-12-03 Westinghouse Electric Corp. Programmable redundancy circuit
JPS6062162A (ja) * 1983-09-16 1985-04-10 Hitachi Ltd 半導体装置
JPS6188548A (ja) * 1984-10-08 1986-05-06 Toshiba Corp 半導体装置
JPH0685431B2 (ja) * 1985-06-10 1994-10-26 株式会社日立製作所 半導体装置
JP2664685B2 (ja) * 1987-07-31 1997-10-15 株式会社東芝 半導体装置の製造方法
JPH01125982A (ja) * 1987-11-11 1989-05-18 Seiko Instr & Electron Ltd 半導体装置
JPH01145869A (ja) * 1987-12-01 1989-06-07 Nec Ic Microcomput Syst Ltd 冗長回路付きｕｖｅｐｒｏｍの製造方法
JP2617972B2 (ja) * 1988-02-26 1997-06-11 株式会社日立製作所 半導体集積回路装置の製造方法
JPH02177087A (ja) * 1988-12-27 1990-07-10 Nec Corp リダンダンシーデコーダ
US5120672A (en) * 1989-02-22 1992-06-09 Texas Instruments Incorporated Fabricating a single level merged EEPROM cell having an ONO memory stack substantially spaced from the source region
JPH02222571A (ja) * 1989-02-23 1990-09-05 Sharp Corp 半導体記憶装置
IT1229131B (it) * 1989-03-09 1991-07-22 Sgs Thomson Microelectronics Matrice di memoria eprom con struttura a tovaglia e procedimento per la sua fabbricazione.
US5147813A (en) * 1990-08-15 1992-09-15 Intel Corporation Erase performance improvement via dual floating gate processing
US5142438A (en) * 1991-11-15 1992-08-25 Micron Technology, Inc. Dram cell having a stacked capacitor with a tantalum lower plate, a tantalum oxide dielectric layer, and a silicide buried contact

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Publication number Publication date
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US5428572A (en) 1995-06-27
JP2755781B2 (ja) 1998-05-25
EP0454051A2 (en) 1991-10-30
DE69132343D1 (de) 2000-09-07
JPH045847A (ja) 1992-01-09
DE69132343T2 (de) 2001-02-01

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