JPS5851568A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置に関し、特に同一半導体基板に絶縁
ゲート型不揮発性半導体記憶素子を用いて構成される回
路が２つ以上形成涜れる絶縁ゲート型半導体装置に関す
る。

従来、同一半導体基板に絶縁ゲート型半導体記憶素子を
用いて構成される回路が２つ以上形成されるものの例と
して、同一半導体基板に中央処理装置（以下ＣＰＵと記
す）と半導体記憶素子とを持つｉイクロコンビエータ用
半導体装置がある。

第１図は従来のマイクロコンビーータ用半導体装置の一
例のブロック図である。

この半導体装置は、外部からの情報内容を入力する入力
回路と外部に情報内容を出す出力回路を持つ入出力（Ｉ
ｌｏ）部１と、情報内容を読出したシ、書込んだシする
半導体記憶素子を持つｋＬＡＭ２と、情報内容を読出す
続出し専用半導体記憶素子部であるＲＯＭ３と、入出力
部１、ｋＬＡＭ２゜凡ＯＭ３を制御する制御信号を発生
するＣＰＵ４よ構成ｆｉ、ＣＰＵ４に社命令デコーダ５
が内蔵されている。命令デコーダｉはＲＡＭ２及びＲＯ
Ｍ３を構成する半導体記憶素子の情報内容を読出す事に
より制御信号を発生する機能を持ち、この命令デコーダ
５に用いられる半導体記憶素子はＲＯＭ３を構成する読
出し専用半導体記憶素子と同じ働きをして、一般に同じ
構造を持つ。

前記の命令デコーダ５及びＲＯＭ３を構成する半一体記
憶素子に情報内容を書込むには、半導体装置製造過程で
書込む方法が従来−膜化している。

しかし、情報内容を書き換える場合、その都度半導体装
置の製造過程で書込まなければならないという欠点があ
った。

これに対して、最近ＲＯＭを不揮発性半導体記憶素子で
形成するｌチップ・マイクロコンビ為−タが発表されて
いる。不揮発性半導体記憶素子に体記憶素子は電気的書
込・消去が可能であるという性質、ＦＡＭＯ８ｇ造の不
揮発性半導体記憶素子は電気的書込み、紫外線照射によ
る消去が可能であるという性質を有する。

以上述べたように不揮発性半導体記憶装置素子をＲＯＭ
に用いる事によ多情報内容を書き換える場合、その都度
半導体装置の製造過程で書込まなければならな−という
欠点が解消される。しかし、ＣＰＵの半導体記憶素子の
絖出し情報内容を書換える場合、前記と同様に製造過程
で書込まなければならないという欠点がある。この欠点
を解消する方法として、ＣＰＵとＲＯＭの半導体記憶素
子に上記の不揮発性半導体記憶素子を用いる方法がある
。

しかし、ＣＰＵとＲＯＭに浮遊ゲートを有するＰＡＭＯ
１９構造を用いると、紫外線照射によシ消去する場合、
ｃｐｕとＲＯＭのＦＡＭＯ８に蓄積され′ている情報内
容の消去が同時に行なわれ、ＣＰＵとＲＯＭの一方の情
報内容を保存し、かつ、他方の情報内容を消去する事は
困難である。これに対し、ＣＰＵとＲＯＭにＭＮ　Ｏ８
構造を用いると、消去する場合ＣＰＵとＲＯＭの一方の
情報内容を保存し、他方を消費する拳は可能である。し
かし、ＭＮＯ＆構造をマトリックス状に配列した場合、
電気的書込み及び消去するため２つ以上の選択用の絶縁
ゲート型半導体素子をそれぞれのＭＮＯ８構造に接続す
る必要がある。このため大容量でマトリックス状に配列
するのに適さないという欠点があ−）友。

本発明の目的は上記欠点を除去し、同一半導体基板に不
揮発性半導体記憶素子を用いる回路が２つ以上ある場合
、それぞれ独立して読出し、書込、消去することが可能
で、かつ高集積度に形成することが可能な半導体装置を
提供する事にある。

本発明の半導体装置は、浮遊ゲートを有し電気的書込み
可能で紫外線で消去可能な第、１の絶縁ゲート型不揮発
性半導体記憶素子と、電気的書込み可能で紫外線照射で
消去されず電気的消去可能な第２の絶縁ゲート型不揮発
性半導体記憶素子とを同一半導体基板に含んで構成され
る。

本発−の実施例について図面を用いて説明する。

第２図は本発明の一実施例の断面図である。

Ｐｆｉ半導体基板１１にＮ＋型のソース及びドレイン領
域１２〜１７を設け、基板表轡に８ｉ０．膜１８〜２１
を設ける。

第１の絶縁ゲート型不揮発性半導体記憶素＋Ｍ１は、５
ｔＯｓ膜１８の上に浮遊グー）ＰＧを設け、その上にｓ
ｉｏ、ｇ２２を設け、更にその上に金属層２８を設けて
形成したゲート電極Ｇ１と、Ｎ＋型のソース領域１２、
ドレイン領域１３にそれぞれ設けたソース電極Ｓ１、ド
レイン電極Ｄ１とから成る。

この素子Ｍ１はＦＡＭＯ８構造で空気的書込み可能で、
紫外線照射で消去可能°ｑある。この素子Ｍ１への書込
みは、ゲート電極Ｇ１に高電圧を印加し、トルレイン電
極Ｄｌ−ソース電極８１間に電圧を印加して浮遊ゲート
ＦＧにキャリアを注入することによシ行なわれる。消去
は紫外線を照射して浮遊グー）ＰＧに蓄積されている電
荷を放出させるととにより行なわれる。

第２の逮縁ゲート型不揮発性半導体記憶素子Ｍ２は、ｓ
ｉｏ、＠２ｏの上に窒化シリコン膜２３を設け、その上
に金属層２６を設けて形成したゲート電極Ｇ、とＮ＋型
ソース領域１５、ドレイン領域１６にそれぞれソース電
極Ｓ２、ドレイン電極Ｄ＝とを設けて、構成される。

この素子Ｍ、社ＭＮＯ８衿造で、電気的書込み可能で、
紫外線照射しても消去されず、電気的消去可能である。

ゲート電極Ｇ、と半導体基板１１との間に高電圧を印加
するヒとによシ書込み可能である。

ＭａＤ、Ｍ話は、上記のＭＮＯ８構造の素子Ｍ！がマト
リックス状に配列されている場合の選択読出し、書込み
を行うための選択読出し書込み用半導体素子である。Ｍ
ｌりはＮ型ソース領域１４、ドレイン領域１５、ゲート
Ｇ、畠で構成され、Ｍ２ＤはＮ型のソース領域１６、ド
レイン領域１７、ゲートＧ２Ｄで構成される。素子Ｍｇ
２鳩８とはＮ型領域１５を素子Ｍ２とＭ−とはＮ型領域
１６を共用している。従って、電極Ｓ２＃　Ｄ２も共通
である。

以上のようにして、同一の半導体基板１１に浮遊ゲート
を有し、電気的書込み可能で消去可能な第１の絶縁ゲー
ト型不揮発性半導体記憶素子Ｍ１と、電気的書込み可能
で、紫外線照射で消去されず電気的消去可能な第２の絶
縁ゲート型不揮発性半導体記憶素子Ｍ、とを含んだ半導
体装置が得られる。

第３図は第２図に示す一実施例の書込み消去後の電気的
特性を示す特性曲線図である。

ゲート電圧ｖＧに対するドレイン・ソース開電流Ｉ房は
書込み及び消去によ）図示したように移動する。

第２図に示した一実施例の半導体装置において、選択読
出しを行なう場合には、素子Ｍ２のゲート電極Ｇ、に読
出し電圧を印加して素子Ｍ２ｍを導通させ、素子Ｍ−で
選択・非選択を制御する。撰択書込みを行なう場合、ゲ
ート電極Ｇ８に書込み電圧を印加し、素子Ｍ、を非導通
にして、素子ＭＤ゛で選択・非選択を制御する。このよ
うにＭＮＯ８構造を用いる場合、１記憶素子は絶縁ゲー
ト型半導体を三つ必要とする。これに対してＦＡＭＯ８
構造では一つで良い。

同−半導体基板にｔＬＯＭが２個所以上ある場合、また
は命令デコーダとｒＬＯＭが有る場合、記憶素子の数（
即ち記憶容量）が大きい回路部にはＦＡＭＯ８構造、記
憶素子の数が小さい回路部には、ＭＮＯ８構造を用いる
事により、互いに独立に消去でき、しかも高集積度の半
導体装置を得る事が可能になる。

上記実施例ではＮチャンネル型絶縁ゲート型半導体素子
で説明したがＰチャンネル型でも同様であることは明ら
かである。

以上詳細に説明したように、本発明によれば、読出し専
用記憶素子を用いた回路部が２つ以上同一半導体基板に
設けられ、それぞれ独立して読出し、書込み、消去する
事が可能で、かつ高集積度に形成する事が可能になると
い゛う半導体装置を得ることができるのでその効果は大
きい。

【図面の簡単な説明】

第１図は従来のマイクロコンピュータ用半導体装置の一
例のブロック図、第２図は本発明の一実施例の断面図、
第３図は第２図に示す一実施例の書込み、消去後の電気
的特性を示す特性曲線図である。 ｌ・・・・・・入出力部、２・・・・・・ＲＡＭ、３・
・・・・・ＲＯＭ、４・・・・・・ＣＰＵ、１１・・・
・・・Ｎ型半導体基板、１２〜１７・・・・・・Ｎ型領
域、１８〜２２・・・・、、８ｉ０．膜、２３・・・・
・・窒化シリコン膜、２５〜２８・・・・・・電極、Ａ
・旧・・ソース電極、Ｂ・・・・・・ドレイン電極、Ｄ
、、Ｄ、・・・・・・ドレイン電極、Ｇ１　ｅ　Ｇ＊　
ｅ　Ｇ！Ｄ　ｖ　Ｇ２Ｂ・・・・・・ゲート電極、Ｍｌ
・・・・・・第１の絶縁ゲート型不揮発性半導体記憶素
子、Ｍ、−、・・・・第２の絶縁グー゛ト型不揮発性半
導体記憶素子、ＪＤ、Ｍｇ２　・・・・・−選択読出し
書込み用半導体素子。

Claims (1)

【特許請求の範囲】
1. 浮遊ゲートを有し電気的書込み可能で紫外線で消去可能
   な第１の絶縁ゲート型不揮発性半導体記憶素子と、電気
   的−込み可能で紫外線照射で消去されず電気的消去可能
   な第２の絶縁ゲート型不揮発性半導体記憶素子とを同一
   半導体基板に含むことを特徴とする半導体装置。