JPS6312387B2 - - Google Patents
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- JPS6312387B2 JPS6312387B2 JP15039381A JP15039381A JPS6312387B2 JP S6312387 B2 JPS6312387 B2 JP S6312387B2 JP 15039381 A JP15039381 A JP 15039381A JP 15039381 A JP15039381 A JP 15039381A JP S6312387 B2 JPS6312387 B2 JP S6312387B2
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- insulated gate
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- 239000000758 substrate Substances 0.000 claims description 12
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
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- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特に同一半導体基
板に絶縁ゲート型不揮発性半導体記憶素子を用い
て構成される回路が２つ以上形成される絶縁ゲー
ト型半導体装置に関する。
板に絶縁ゲート型不揮発性半導体記憶素子を用い
て構成される回路が２つ以上形成される絶縁ゲー
ト型半導体装置に関する。
従来、同一半導体基板に絶縁ゲート型半導体記
憶素子を用いて構成される回路が２つ以上形成さ
れるものの例として、同一半導体基板に中央処理
装置（以下CPUと記す）と半導体記憶素子とを
持つマイクロコンピユータ用半導体装置がある。
憶素子を用いて構成される回路が２つ以上形成さ
れるものの例として、同一半導体基板に中央処理
装置（以下CPUと記す）と半導体記憶素子とを
持つマイクロコンピユータ用半導体装置がある。
第１図は従来のマイクロコンピユータ用半導体
装置の一例のブロツク図である。
装置の一例のブロツク図である。
この半導体装置は、外部からの情報内容を入力
する入力回路と外部に情報内容を出す出力回路を
持つ入出力（Ｉ／Ｏ）部１と、情報内容を読出し
たり、書込んだりする半導体記憶素子を持つ
RAM２と、情報内容を読出す読出し専用半導体
記憶素子部であるROM３と、入出力部１、
RAM２、ROM３を制御する制御信号を発生す
るCPU４より成り、CPU４には命令デコーダ５
が内蔵されている。命令デコーダ５はRAM２及
びROM３を構成する半導体記憶素子の情報内容
を読出す事により制御信号を発生する機能を持
ち、この命令デコーダ５に用いられる半導体記憶
素子はROM３を構成する読出し専用半導体記憶
素子と同じ働きをして、一般に同じ構造を持つ。
する入力回路と外部に情報内容を出す出力回路を
持つ入出力（Ｉ／Ｏ）部１と、情報内容を読出し
たり、書込んだりする半導体記憶素子を持つ
RAM２と、情報内容を読出す読出し専用半導体
記憶素子部であるROM３と、入出力部１、
RAM２、ROM３を制御する制御信号を発生す
るCPU４より成り、CPU４には命令デコーダ５
が内蔵されている。命令デコーダ５はRAM２及
びROM３を構成する半導体記憶素子の情報内容
を読出す事により制御信号を発生する機能を持
ち、この命令デコーダ５に用いられる半導体記憶
素子はROM３を構成する読出し専用半導体記憶
素子と同じ働きをして、一般に同じ構造を持つ。
前記の命令デコーダ５及びROM３を構成する
半導体記憶素子に情報内容を書込むには、半導体
装置製造過程で書込む方法が従来一般化してい
る。しかし、情報内容を書き換える場合、その都
度半導体装置の製造過程で書込まなければならな
いという欠点があつた。
半導体記憶素子に情報内容を書込むには、半導体
装置製造過程で書込む方法が従来一般化してい
る。しかし、情報内容を書き換える場合、その都
度半導体装置の製造過程で書込まなければならな
いという欠点があつた。
これに対して、最近ROMを不揮発性半導体記
憶素子で形成する１チツプ・マイクロコンピユー
タが発表されている。不揮発性半導体記憶素子に
は、一般に広く知られているものとして、
MNOS構造のものと浮遊ゲートを有する
FAMOS構造のものとが有る。MNOS構造の不
揮発性半導体記憶素子は電気的書込・消去が可能
であるという性質、FAMOS構造の不揮発性半導
体記憶素子は電気的書込み、紫外線照射による消
去が可能であるという性質を有する。
憶素子で形成する１チツプ・マイクロコンピユー
タが発表されている。不揮発性半導体記憶素子に
は、一般に広く知られているものとして、
MNOS構造のものと浮遊ゲートを有する
FAMOS構造のものとが有る。MNOS構造の不
揮発性半導体記憶素子は電気的書込・消去が可能
であるという性質、FAMOS構造の不揮発性半導
体記憶素子は電気的書込み、紫外線照射による消
去が可能であるという性質を有する。
以上述べたように不揮発性半導体記憶装置素子
をROMに用いる事により情報内容を書き換える
場合、その都度半導体装置の製造過程で書込まな
ければならないという欠点が解消される。しか
し、CPUの半導体記憶素子の読出し情報内容を
書換える場合、前記と同様に製造過程で書込まな
ければならないという欠点がある。この欠点を解
消する方法として、CPUとROMの半導体記憶素
子に上記の不揮発性半導体記憶素子に用いる方法
がある。
をROMに用いる事により情報内容を書き換える
場合、その都度半導体装置の製造過程で書込まな
ければならないという欠点が解消される。しか
し、CPUの半導体記憶素子の読出し情報内容を
書換える場合、前記と同様に製造過程で書込まな
ければならないという欠点がある。この欠点を解
消する方法として、CPUとROMの半導体記憶素
子に上記の不揮発性半導体記憶素子に用いる方法
がある。
しかし、CPUとROMに浮遊ゲートを有する
FAROM構造を用いると、紫外線照射により消
去する場合、CPUとROMのFAROMに蓄積され
ている情報内容の消去が同時に行なわれ、CPU
とROMの一方の情報内容を保存し、かつ、他方
の情報内容を消去する事は困難である。これに対
し、CPUとROMにMNOS構造を用いると、消去
する場合CPUとROMの一方の情報内容を保存
し、他方を消去する事は可能である。しかし、
MNOS構造をマトリツクス状に配列した場合、
電気的書込み及び消去するため２つ以上の選択用
の絶縁ゲート型半導体素子をそれぞれのMNOS
構造に接続する必要がある。このため大容量でマ
トリツクス状に配列するのに適さないという欠点
があつた。
FAROM構造を用いると、紫外線照射により消
去する場合、CPUとROMのFAROMに蓄積され
ている情報内容の消去が同時に行なわれ、CPU
とROMの一方の情報内容を保存し、かつ、他方
の情報内容を消去する事は困難である。これに対
し、CPUとROMにMNOS構造を用いると、消去
する場合CPUとROMの一方の情報内容を保存
し、他方を消去する事は可能である。しかし、
MNOS構造をマトリツクス状に配列した場合、
電気的書込み及び消去するため２つ以上の選択用
の絶縁ゲート型半導体素子をそれぞれのMNOS
構造に接続する必要がある。このため大容量でマ
トリツクス状に配列するのに適さないという欠点
があつた。
本発明の目的は上記欠点を除去し、同一半導体
基板に不揮発性半導体記憶素子を用いる回路が２
つ以上ある場合、それぞれ独立して読出し、書
込、消去することが可能で、かつ高集積度に形成
することが可能な半導体装置を提供する事にあ
る。
基板に不揮発性半導体記憶素子を用いる回路が２
つ以上ある場合、それぞれ独立して読出し、書
込、消去することが可能で、かつ高集積度に形成
することが可能な半導体装置を提供する事にあ
る。
本発明の半導体装置は、浮遊ゲートを有し電気
的書込み可能で紫外線で消去可能な第１の絶縁ゲ
ート型不揮発性半導体記憶素子と、電気的書込み
可能で紫外線照射で消去されず電気的消去可能な
第２の絶縁ゲート型不揮発性半導体記憶素子とを
同一半導体基板に含んで構成される。
的書込み可能で紫外線で消去可能な第１の絶縁ゲ
ート型不揮発性半導体記憶素子と、電気的書込み
可能で紫外線照射で消去されず電気的消去可能な
第２の絶縁ゲート型不揮発性半導体記憶素子とを
同一半導体基板に含んで構成される。
本発明の実施例について図面を用いて説明す
る。
る。
第２図は本発明の一実施例の断面図である。
Ｐ型半導体基板１１にN+型のソース及びドレ
イン領域１２〜１７を設け、基板表面にSiO2膜
１８〜２１を設ける。
イン領域１２〜１７を設け、基板表面にSiO2膜
１８〜２１を設ける。
第１の絶縁ゲート型不揮発性半導体記憶素子
M1は、SiO2膜１８の上に浮遊ゲートFGを設け、
その上にSiO2膜２２を設け、更にその上に金属
層２８を設けて形成したゲート電極G1と、N+型
のソース領域１２、ドレイン領域１３にそれぞれ
設けたソース電極S1、ドレイン電極D1とから成
る。
M1は、SiO2膜１８の上に浮遊ゲートFGを設け、
その上にSiO2膜２２を設け、更にその上に金属
層２８を設けて形成したゲート電極G1と、N+型
のソース領域１２、ドレイン領域１３にそれぞれ
設けたソース電極S1、ドレイン電極D1とから成
る。
この素子M1はFAROM構造で電気的書込み可
能で、紫外線照射で消去可能である。この素子
M1への書込みは、ゲート電極G1に高電圧を印加
し、ドレイン電極D1−ソース電極S1間に電圧を
印加して浮遊ゲートFGにキヤリアを注入するこ
とにより行なわれる。消去は紫外線を照射して浮
遊ゲートFGに蓄積されている電荷を放出させる
ことにより行なわれる。
能で、紫外線照射で消去可能である。この素子
M1への書込みは、ゲート電極G1に高電圧を印加
し、ドレイン電極D1−ソース電極S1間に電圧を
印加して浮遊ゲートFGにキヤリアを注入するこ
とにより行なわれる。消去は紫外線を照射して浮
遊ゲートFGに蓄積されている電荷を放出させる
ことにより行なわれる。
第２の絶縁ゲート型不揮発性半導体記憶素子
M2は、SiO2膜２０の上に窒化シリコン膜２３を
設け、その上に金属層２６を設けて形成したゲー
ト電極G2とN+型ソース領域１５、ドレイン領域
１６にそれぞれソース領域S2、ドレイン領域D2
とを設けて構成される。
M2は、SiO2膜２０の上に窒化シリコン膜２３を
設け、その上に金属層２６を設けて形成したゲー
ト電極G2とN+型ソース領域１５、ドレイン領域
１６にそれぞれソース領域S2、ドレイン領域D2
とを設けて構成される。
この素子M2はMNOS構造で、電気的書込み可
能で、紫外線照射しても消去されず、電気的消去
可能である。ゲート電極G2と半導体基板１１と
の間に高電圧を印加することにより書込み可能で
ある。M2D，M2Sは、上記のMNOS構造の素子
M2がマトリツクス状に配列されている場合の選
択読出し、書込みを行うための選択読出し書込み
用半導体素子である。M2DはＮ型ソース領域１
４、ドレイン領域１５、ゲートG2Sで構成され、
M2DはＮ型のソース領域１６、ドレイン領域１
７、ゲートG2Dで構成される。素子M2，M2Sとは
Ｎ型領域１５を素子M2とM2DとはＮ型領域１６
を共用している。従つて、電極S2，D2も共通で
ある。
能で、紫外線照射しても消去されず、電気的消去
可能である。ゲート電極G2と半導体基板１１と
の間に高電圧を印加することにより書込み可能で
ある。M2D，M2Sは、上記のMNOS構造の素子
M2がマトリツクス状に配列されている場合の選
択読出し、書込みを行うための選択読出し書込み
用半導体素子である。M2DはＮ型ソース領域１
４、ドレイン領域１５、ゲートG2Sで構成され、
M2DはＮ型のソース領域１６、ドレイン領域１
７、ゲートG2Dで構成される。素子M2，M2Sとは
Ｎ型領域１５を素子M2とM2DとはＮ型領域１６
を共用している。従つて、電極S2，D2も共通で
ある。
以上のようにして、同一の半導体基板１１に浮
遊ゲートを有し、電気的書込み可能で消去可能な
第１の絶縁ゲート型不揮発性半導体記憶素子M1
と、電気的書込み可能で紫外線照射で消去されず
電気的消去可能な第２の絶縁ゲート型不揮発性半
導体記憶素子M2とを含んだ半導体装置が得られ
る。
遊ゲートを有し、電気的書込み可能で消去可能な
第１の絶縁ゲート型不揮発性半導体記憶素子M1
と、電気的書込み可能で紫外線照射で消去されず
電気的消去可能な第２の絶縁ゲート型不揮発性半
導体記憶素子M2とを含んだ半導体装置が得られ
る。
第３図は第２図に示す一実施例の書込み消去後
の電気的特性を示す特性曲線図である。
の電気的特性を示す特性曲線図である。
ゲート電圧VGに対するドレイン・ソース間電
流IDSは書込み及び消去により図示したように移
動する。
流IDSは書込み及び消去により図示したように移
動する。
第２図に示した一実施例の半導体装置におい
て、選択読出しを行なう場合には、素子M2のゲ
ート電極G2に読出し電圧を印加して素子M2Sを導
通させ、素子M2Dで選択・非選択を制御する。選
択書込みを行なう場合、ゲート電極G2に書込み
電圧を印加し、素子M2Sを非導通にして、素子
M2Dで選択・非選択を制御する。このように
MNOS構造を用いる場合、１記憶素子は絶縁ゲ
ート型半導体を三つ必要とする。これに対して
FAMOS構造では一つで良い。
て、選択読出しを行なう場合には、素子M2のゲ
ート電極G2に読出し電圧を印加して素子M2Sを導
通させ、素子M2Dで選択・非選択を制御する。選
択書込みを行なう場合、ゲート電極G2に書込み
電圧を印加し、素子M2Sを非導通にして、素子
M2Dで選択・非選択を制御する。このように
MNOS構造を用いる場合、１記憶素子は絶縁ゲ
ート型半導体を三つ必要とする。これに対して
FAMOS構造では一つで良い。
同一半導体基板にROMが２個以上ある場合、
または命令デコーダとROMが有る場合、記憶素
子の数（即ち記憶容量）が大きい回路部には
FAMOS構造、記憶素子の数が小さい回路部に
は、MNOS構造を用いる事により、互いに独立
に消去でき、しかも高集積度の半導体装置を得る
事が可能になる。
または命令デコーダとROMが有る場合、記憶素
子の数（即ち記憶容量）が大きい回路部には
FAMOS構造、記憶素子の数が小さい回路部に
は、MNOS構造を用いる事により、互いに独立
に消去でき、しかも高集積度の半導体装置を得る
事が可能になる。
上記実施例ではＮチヤンネル型絶縁ゲート型半
導体素子で説明したがＰチヤンネル型でも同様で
あることは明らかである。
導体素子で説明したがＰチヤンネル型でも同様で
あることは明らかである。
以上詳細に説明したように、本発明によれば、
読出し専用記憶素子を用いた回路部が２つ以上同
一半導体基板に設けられ、それぞれ独立して読出
し、書込み、消去する事が可能で、かつ高集積度
に形成する事が可能になるという半導体装置を得
ることができるのでその効果は大きい。
読出し専用記憶素子を用いた回路部が２つ以上同
一半導体基板に設けられ、それぞれ独立して読出
し、書込み、消去する事が可能で、かつ高集積度
に形成する事が可能になるという半導体装置を得
ることができるのでその効果は大きい。
第１図は従来のマイクロコンピユータ用半導体
装置の一例のブロツク図、第２図は本発明の一実
施例の断面図、第３図は第２図に示す一実施例の
書込み、消去後の電気的特性を示す特性曲線図で
ある。 １…入出力部、２…RAM、３…ROM、４…
CPU、１１…Ｎ型半導体基板、１２〜１７…Ｎ
型領域、１８〜２２…SiO2膜、２３…窒化シリ
コン膜、２５〜２８…電極、Ａ…ソース電極、Ｂ
…ドレイン電極、D1，D2…ドレイン電極、G1，
G2，G2D，G2S…ゲート電極、M1…第１の絶縁ゲ
ート型不揮発性半導体記憶素子、M2…第２の絶
縁ゲート型不揮発性半導体記憶素子、M2D，M2S
…選択読出し書込み用半導体素子。
装置の一例のブロツク図、第２図は本発明の一実
施例の断面図、第３図は第２図に示す一実施例の
書込み、消去後の電気的特性を示す特性曲線図で
ある。 １…入出力部、２…RAM、３…ROM、４…
CPU、１１…Ｎ型半導体基板、１２〜１７…Ｎ
型領域、１８〜２２…SiO2膜、２３…窒化シリ
コン膜、２５〜２８…電極、Ａ…ソース電極、Ｂ
…ドレイン電極、D1，D2…ドレイン電極、G1，
G2，G2D，G2S…ゲート電極、M1…第１の絶縁ゲ
ート型不揮発性半導体記憶素子、M2…第２の絶
縁ゲート型不揮発性半導体記憶素子、M2D，M2S
…選択読出し書込み用半導体素子。
Claims (1)
- １ 浮遊ゲートを有し電気的書込み可能で紫外線
で消去可能な第１の絶縁ゲート型不揮発性半導体
記憶素子と、電気的書込み可能で紫外線照射で消
去されず電気的消去可能な第２の絶縁ゲート型不
揮発性半導体記憶素子とを同一半導体基板に含む
ことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150393A JPS5851568A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置 |
| US06/420,028 US4527259A (en) | 1981-09-22 | 1982-09-20 | Semiconductor device having insulated gate type non-volatile semiconductor memory elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150393A JPS5851568A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5851568A JPS5851568A (ja) | 1983-03-26 |
| JPS6312387B2 true JPS6312387B2 (ja) | 1988-03-18 |
Family
ID=15496002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56150393A Granted JPS5851568A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4527259A (ja) |
| JP (1) | JPS5851568A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6062162A (ja) * | 1983-09-16 | 1985-04-10 | Hitachi Ltd | 半導体装置 |
| US4652926A (en) * | 1984-04-23 | 1987-03-24 | Massachusetts Institute Of Technology | Solid state imaging technique |
| US4665503A (en) * | 1985-01-15 | 1987-05-12 | Massachusetts Institute Of Technology | Non-volatile memory devices |
| US4780750A (en) * | 1986-01-03 | 1988-10-25 | Sierra Semiconductor Corporation | Electrically alterable non-volatile memory device |
| US5034786A (en) * | 1986-08-29 | 1991-07-23 | Waferscale Integration, Inc. | Opaque cover for preventing erasure of an EPROM |
| US4758869A (en) * | 1986-08-29 | 1988-07-19 | Waferscale Integration, Inc. | Nonvolatile floating gate transistor structure |
| JPS63237580A (ja) * | 1987-03-26 | 1988-10-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH01128472A (ja) * | 1987-11-13 | 1989-05-22 | Toshiba Corp | 半導体不揮発性記憶装置 |
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