JP2710237B2 - 半導体記憶装置およびその冗長メモリセル部の置換方法 - Google Patents
半導体記憶装置およびその冗長メモリセル部の置換方法Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に特に冗長セルを有する一括消去型の電気的に書
換消去可能な不揮発性半導体記憶装置（フラッシュメモ
リ）に関する。
し、特に特に冗長セルを有する一括消去型の電気的に書
換消去可能な不揮発性半導体記憶装置（フラッシュメモ
リ）に関する。
【０００２】
【従来の技術】この種の電気的に書換消去可能な不揮発
性半導体記憶装置、特にフローテングゲート型電界効果
トランジスタ１個で１ビット記憶可能であり一括消去型
の不揮発性半導体記憶装置であるフラッシュメモリは、
記憶データの消去時に特有のエラティックイレースと呼
ぶ不良現象が発生する。
性半導体記憶装置、特にフローテングゲート型電界効果
トランジスタ１個で１ビット記憶可能であり一括消去型
の不揮発性半導体記憶装置であるフラッシュメモリは、
記憶データの消去時に特有のエラティックイレースと呼
ぶ不良現象が発生する。
【０００３】フラッシュメモリの消去時におけるメモリ
セルのしきい値分布を示す図５（Ａ）を参照して上記エ
ラティックイレースの発生メカニズムについて説明する
と、フラッシュメモリは、データ消去時の最初の動作で
あるプリプログラムにおいて、全メモリセルのフローテ
ィングゲートにホットエレクトロンを注入し、メモリセ
ルのしきい値を高電位に上昇して揃えることにより上記
しきい値電位差を低減する。この時点で上記しきい値は
ほぼ１ｖ〜２ｖの電位差範囲に収束する（曲線ａ）。次
に、上記しきい値を下げるため全メモリセルのソースに
高電圧，コントロールゲートにＧＮＤをそれぞれ接続
し、ソースとフローティングゲート間に高電界を発生さ
せる。この高電界により、フローティングゲートからソ
ースに向って電子がトンネリングを起し上記しきい値が
低下する。この動作を消去と云い、上記しきい値がある
値この例では３Ｖ以下になるまで消去をおこなう（曲線
ｂ）。このとき、上記しきい値の電位差のばらつきは、
大多数１〜２ｖ以内に収まるが、しきい値電位が０ｖ以
下となるメモリセルも少数含まれることがある。この少
数のメモリセルを過消去不良セルと呼んでいる（曲線
ｃ）。
セルのしきい値分布を示す図５（Ａ）を参照して上記エ
ラティックイレースの発生メカニズムについて説明する
と、フラッシュメモリは、データ消去時の最初の動作で
あるプリプログラムにおいて、全メモリセルのフローテ
ィングゲートにホットエレクトロンを注入し、メモリセ
ルのしきい値を高電位に上昇して揃えることにより上記
しきい値電位差を低減する。この時点で上記しきい値は
ほぼ１ｖ〜２ｖの電位差範囲に収束する（曲線ａ）。次
に、上記しきい値を下げるため全メモリセルのソースに
高電圧，コントロールゲートにＧＮＤをそれぞれ接続
し、ソースとフローティングゲート間に高電界を発生さ
せる。この高電界により、フローティングゲートからソ
ースに向って電子がトンネリングを起し上記しきい値が
低下する。この動作を消去と云い、上記しきい値がある
値この例では３Ｖ以下になるまで消去をおこなう（曲線
ｂ）。このとき、上記しきい値の電位差のばらつきは、
大多数１〜２ｖ以内に収まるが、しきい値電位が０ｖ以
下となるメモリセルも少数含まれることがある。この少
数のメモリセルを過消去不良セルと呼んでいる（曲線
ｃ）。
【０００４】この過消去不良セルを含むメモリセルを繰
返し書込消去を行うと、それまでの過消去不良セルのう
ちの一部のセルは過消去不良を起こさなくなり通常のメ
モリセルと同様の振る舞いをする。このメモリセルの一
時的な過消去不良現象を特にエラティックイレースと呼
び、書込消去を繰り返しおこなっても過消去不良セルの
ままでいる過消去不良とは区別している。
返し書込消去を行うと、それまでの過消去不良セルのう
ちの一部のセルは過消去不良を起こさなくなり通常のメ
モリセルと同様の振る舞いをする。このメモリセルの一
時的な過消去不良現象を特にエラティックイレースと呼
び、書込消去を繰り返しおこなっても過消去不良セルの
ままでいる過消去不良とは区別している。
【０００５】このエラティックイレース現象の消去回数
に対するしきい値変化の一例を示す図５（Ｂ）を参照す
ると、この図の横軸に書込消去回数を縦軸にメモリセル
のしきい値をそれぞれ示し、破線で示す０．５ｖ〜３．
０ｖの範囲は消去時のしきい値の主分布を示す。また、
線ａおよび線ｂはそれぞれあるメモリセルのしきい値電
位の書込回数による変化を示している。すなわち、線ａ
のメモリセルは書込消去回数４×１０3 回まで通常のメ
モリセルの振る舞いだったが、それ以降過消去不良とな
っている。また、線ｂのメモリセルは書込消去回数０〜
２×１０3 回と７×１０3 〜９×１０3 回の区間過消去
不良であり、それ以外は、通常のメモリセルの振る舞い
ななっている。このようにエラティックイレースは、初
め通常の振る舞いを示していたメモリセルが書込消去を
繰り返すことにより突然過消去不良になったり、過消去
不良だったメモリセルが突然通常のメモリセルに復帰し
たりする現象であり、フラッシュメモリに特有の不良モ
ードである。
に対するしきい値変化の一例を示す図５（Ｂ）を参照す
ると、この図の横軸に書込消去回数を縦軸にメモリセル
のしきい値をそれぞれ示し、破線で示す０．５ｖ〜３．
０ｖの範囲は消去時のしきい値の主分布を示す。また、
線ａおよび線ｂはそれぞれあるメモリセルのしきい値電
位の書込回数による変化を示している。すなわち、線ａ
のメモリセルは書込消去回数４×１０3 回まで通常のメ
モリセルの振る舞いだったが、それ以降過消去不良とな
っている。また、線ｂのメモリセルは書込消去回数０〜
２×１０3 回と７×１０3 〜９×１０3 回の区間過消去
不良であり、それ以外は、通常のメモリセルの振る舞い
ななっている。このようにエラティックイレースは、初
め通常の振る舞いを示していたメモリセルが書込消去を
繰り返すことにより突然過消去不良になったり、過消去
不良だったメモリセルが突然通常のメモリセルに復帰し
たりする現象であり、フラッシュメモリに特有の不良モ
ードである。
【０００６】従来、半導体記憶装置の書込または消去時
に不良メモリセルが存在した場合、内部で自動的に冗長
メモリセルと置換えを行い上記不良を救済する半導体記
憶装置がある。
に不良メモリセルが存在した場合、内部で自動的に冗長
メモリセルと置換えを行い上記不良を救済する半導体記
憶装置がある。
【０００７】消去行程内のプリプログラムおよび消去動
作において正規メモリセルに不良があった場合、特にメ
モリセル消去後に過消去不良セルを救済するため冗長メ
モリセルを自動的に置換える自動冗長メモリセル置換手
段を含む従来の半導体記憶装置をブロックで示す図６を
参照すると、この従来の半導体記憶装置は、メインメモ
リセル１と、メインメモリセル１を選択するロウデコー
ダ２とカラムデコーダ３およびカラム選択回路４と、冗
長メモリセル５とその冗長メモリセル５を選択する冗長
セル選択回路６と、メインメモリセル１または冗長メモ
リセル５のデータを読み出すセンスアンプ７と、センス
アンプ７から出力されるデータが期待値と一致している
かしていないかを比較するデータ比較回路８と、メイン
メモリセル１のアドレスを発生するアドレスカウンタ９
と、冗長セル置換情報を記憶するｎ個の同一構成の置換
情報回路２０１〜２０ｎと、置換情報回路２０１〜２０
ｎに上記置換情報を記憶させたり読出したりするための
置換情報制御回路１１と、置換情報回路１０選択用のト
ランジスタから成るスイッチ回路Ｓ１〜Ｓｎとを備え
る。
作において正規メモリセルに不良があった場合、特にメ
モリセル消去後に過消去不良セルを救済するため冗長メ
モリセルを自動的に置換える自動冗長メモリセル置換手
段を含む従来の半導体記憶装置をブロックで示す図６を
参照すると、この従来の半導体記憶装置は、メインメモ
リセル１と、メインメモリセル１を選択するロウデコー
ダ２とカラムデコーダ３およびカラム選択回路４と、冗
長メモリセル５とその冗長メモリセル５を選択する冗長
セル選択回路６と、メインメモリセル１または冗長メモ
リセル５のデータを読み出すセンスアンプ７と、センス
アンプ７から出力されるデータが期待値と一致している
かしていないかを比較するデータ比較回路８と、メイン
メモリセル１のアドレスを発生するアドレスカウンタ９
と、冗長セル置換情報を記憶するｎ個の同一構成の置換
情報回路２０１〜２０ｎと、置換情報回路２０１〜２０
ｎに上記置換情報を記憶させたり読出したりするための
置換情報制御回路１１と、置換情報回路１０選択用のト
ランジスタから成るスイッチ回路Ｓ１〜Ｓｎとを備え
る。
【０００８】置換情報回路２０１は、不良メモリセル部
を冗長メモリセル部に置換するための冗長メモリセル選
択情報すなわち置換情報および不良アドレス情報を記憶
する電気的に書込可能な不揮発性半導体メモリ例えばＥ
ＥＰＲＯＭなどのメモリ素子Ｍ１〜Ｍ３と、メモリ素子
Ｍ１〜Ｍ３の各々の置換情報の書込回路Ｗ１〜Ｗ３と、
メモリ素子Ｍ１〜Ｍ３の各々の読出時の置換情報と一致
しているかどうかを判定するエクスクルーシブＮＯＲ回
路などで構成した判定回路Ｈ１〜Ｈ３と、判定回路Ｈ１
〜Ｈ３の出力信号の全ての論理積演算を行い信号ＲＥＤ
を出力するＡＮＤ回路Ａ１１とを備える。
を冗長メモリセル部に置換するための冗長メモリセル選
択情報すなわち置換情報および不良アドレス情報を記憶
する電気的に書込可能な不揮発性半導体メモリ例えばＥ
ＥＰＲＯＭなどのメモリ素子Ｍ１〜Ｍ３と、メモリ素子
Ｍ１〜Ｍ３の各々の置換情報の書込回路Ｗ１〜Ｗ３と、
メモリ素子Ｍ１〜Ｍ３の各々の読出時の置換情報と一致
しているかどうかを判定するエクスクルーシブＮＯＲ回
路などで構成した判定回路Ｈ１〜Ｈ３と、判定回路Ｈ１
〜Ｈ３の出力信号の全ての論理積演算を行い信号ＲＥＤ
を出力するＡＮＤ回路Ａ１１とを備える。
【０００９】次に、冗長セル置換を含むメモリセル消去
過程をフローチャートで示す図７を参照してフラッシュ
メモリの消去時の動作手順を説明すると、前述のよう
に、まず、プリプログラムを行い（ステップＱ１）、次
に消去を行う（ステップＱ３）。このとき、プリプログ
ラムまたは消去時に不良メモリが存在した場合、図中の
“フェイル”行程に移り冗長セルの切換動作を行う（ス
テップＱ２，Ｑ４）。ここで冗長セルの切り換えが行わ
れたならば“パス”行程に移り次の動作を行い、不可能
であれば“フェイル”行程に移り不良と判定され（ステ
ップＱ５）終了する。
過程をフローチャートで示す図７を参照してフラッシュ
メモリの消去時の動作手順を説明すると、前述のよう
に、まず、プリプログラムを行い（ステップＱ１）、次
に消去を行う（ステップＱ３）。このとき、プリプログ
ラムまたは消去時に不良メモリが存在した場合、図中の
“フェイル”行程に移り冗長セルの切換動作を行う（ス
テップＱ２，Ｑ４）。ここで冗長セルの切り換えが行わ
れたならば“パス”行程に移り次の動作を行い、不可能
であれば“フェイル”行程に移り不良と判定され（ステ
ップＱ５）終了する。
【００１０】次に、従来の冗長メモリセル部の置換処理
手順をフローチャートで示す図８を参照して、従来の半
導体記憶装置のプリプログラム後の冗長メモリセル部の
置換方法について説明すると、まず、フラッシュメモリ
内部のレジスタに変数領域を設け、その内の変数ＭＡＤ
に読出しアドレス数を代入する（ステップＰ１）。次
に、メモリセルのコントロールゲートに一定電位を供給
し読出を行い正規メモリセルのしきい値レベルを点検す
る（ステップＰ２）。例えば、プリプログラム後のしき
い値レベル点検の場合、コントロールゲートに約６〜７
Ｖのゲート電位を供給し、正規メモリセルのしきい値が
このゲート電位以上であれば「パス」でありステップＰ
３に、ゲート電位以下であれば「フェイル」でありステ
ップＰ５にそれぞれ進む。
手順をフローチャートで示す図８を参照して、従来の半
導体記憶装置のプリプログラム後の冗長メモリセル部の
置換方法について説明すると、まず、フラッシュメモリ
内部のレジスタに変数領域を設け、その内の変数ＭＡＤ
に読出しアドレス数を代入する（ステップＰ１）。次
に、メモリセルのコントロールゲートに一定電位を供給
し読出を行い正規メモリセルのしきい値レベルを点検す
る（ステップＰ２）。例えば、プリプログラム後のしき
い値レベル点検の場合、コントロールゲートに約６〜７
Ｖのゲート電位を供給し、正規メモリセルのしきい値が
このゲート電位以上であれば「パス」でありステップＰ
３に、ゲート電位以下であれば「フェイル」でありステ
ップＰ５にそれぞれ進む。
【００１１】ステップＰ３では、次に変数ＭＡＤが’
１’かどうかを判定し、ＭＡＤ＝１であればこの冗長置
換処理を終了し、ＭＡＤ≠１であれば変数ＭＡＤの値を
１つ減じた後ステップＰ２に戻り、次のアドレスの正規
メモリセルのしきい値レベルの点検を行う。
１’かどうかを判定し、ＭＡＤ＝１であればこの冗長置
換処理を終了し、ＭＡＤ≠１であれば変数ＭＡＤの値を
１つ減じた後ステップＰ２に戻り、次のアドレスの正規
メモリセルのしきい値レベルの点検を行う。
【００１２】ステップＰ５〜Ｐ１０では、以下のように
冗長セルの切換を行う。まずステップＰ５で変数ＲＡＤ
に冗長セルの切換個数（系統数ｎ）を代入し、次に置換
情報用メモリセルに選択情報が記憶されているか否かの
点検を行う（ステップＰ６）。選択情報が記憶されてい
れば、ステップＰ７に、記憶されていなければステップ
Ｐ１０にそれぞれ進む。ステップＰ７では、変数ＲＡＤ
が’１’かどうかを判定し、ＲＡＤ＝１であれば、置換
可能な冗長メモリセルは存在しないことを意味し、置換
失敗となる（ステップＰ９）。ＲＡＤ≠１であれば、ス
テップＰ８に進み変数ＲＡＤの値を１つ減した後ステッ
プＰ６に戻り、次の冗長メモリの選択情報が記憶されて
いる置換情報メモリセルデータを点検する。
冗長セルの切換を行う。まずステップＰ５で変数ＲＡＤ
に冗長セルの切換個数（系統数ｎ）を代入し、次に置換
情報用メモリセルに選択情報が記憶されているか否かの
点検を行う（ステップＰ６）。選択情報が記憶されてい
れば、ステップＰ７に、記憶されていなければステップ
Ｐ１０にそれぞれ進む。ステップＰ７では、変数ＲＡＤ
が’１’かどうかを判定し、ＲＡＤ＝１であれば、置換
可能な冗長メモリセルは存在しないことを意味し、置換
失敗となる（ステップＰ９）。ＲＡＤ≠１であれば、ス
テップＰ８に進み変数ＲＡＤの値を１つ減した後ステッ
プＰ６に戻り、次の冗長メモリの選択情報が記憶されて
いる置換情報メモリセルデータを点検する。
【００１３】ステップＰ１０に進んだ場合は、冗長メモ
リセルは使用可能であることを示し、その置換情報メモ
リセルに置換情報（冗長メモリセル選択情報および正規
メモリアレイ不良アドレス）を記憶して冗長セル置換を
終え、再びステップＰ２に戻る。
リセルは使用可能であることを示し、その置換情報メモ
リセルに置換情報（冗長メモリセル選択情報および正規
メモリアレイ不良アドレス）を記憶して冗長セル置換を
終え、再びステップＰ２に戻る。
【００１４】次に、消去後の冗長メモリセル置換処理
は、前述のプリプログラム後の冗長メモリセル置換処理
と同様に行う。相違点は、ステップＰ２の正規メモリセ
ルのしきい値レベル点検時に、コントロールゲートに印
加するゲートレベルを約０〜１Ｖに設定する点であり、
後は同様に正規メモリセルのしきい値が設定値以上であ
ればステップＰ３に、設定値以下であればステップＰ５
に進む。本処理フローは、フラッシュメモリの消去動作
ごとに実行されるフローであり、冗長セルは自動的に切
換る。
は、前述のプリプログラム後の冗長メモリセル置換処理
と同様に行う。相違点は、ステップＰ２の正規メモリセ
ルのしきい値レベル点検時に、コントロールゲートに印
加するゲートレベルを約０〜１Ｖに設定する点であり、
後は同様に正規メモリセルのしきい値が設定値以上であ
ればステップＰ３に、設定値以下であればステップＰ５
に進む。本処理フローは、フラッシュメモリの消去動作
ごとに実行されるフローであり、冗長セルは自動的に切
換る。
【００１５】次に、図６および図８を再度参照して、従
来の半導体記憶装置の動作について説明すると、まず、
説明の便宜上冗長メモリセル選択情報を記憶しているメ
モリセルは置換情報回路２０１のメモリセルＭ１とす
る。まずアドレスカウンタ９内部のカウンタに読出アド
レス数２(K+1) を信号ＳＥＴにより設定する（ステップ
Ｐ１）。次に、アドレスカウンタ９から内部アドレス信
号を発生しメインメモリセル１の読出を行い、センスア
ンプ７はこの読出データをデータ比較回路８に送る。こ
のとき、期待値データと比較した結果を信号Ｐにより、
アドレスカウンタ９および置換情報制御回路１１に伝え
る（ステップＰ２）。メインセルデータと期待値データ
との比較結果が一致すればステップＰ３に進み、アドレ
スカウンタ９のデータＭＡＤが１であるか否かを比較す
る。ＭＡＤ＝１ならば冗長切換は終了し信号ＲＣＥを出
力する。ＭＡＤ≠１であればステップＰ４に進みアドレ
スカウンタ９内のカウンタを１つ減らしてステップＰ２
に戻り、再びステップＰ２メインメモリセル１の読出を
行う。
来の半導体記憶装置の動作について説明すると、まず、
説明の便宜上冗長メモリセル選択情報を記憶しているメ
モリセルは置換情報回路２０１のメモリセルＭ１とす
る。まずアドレスカウンタ９内部のカウンタに読出アド
レス数２(K+1) を信号ＳＥＴにより設定する（ステップ
Ｐ１）。次に、アドレスカウンタ９から内部アドレス信
号を発生しメインメモリセル１の読出を行い、センスア
ンプ７はこの読出データをデータ比較回路８に送る。こ
のとき、期待値データと比較した結果を信号Ｐにより、
アドレスカウンタ９および置換情報制御回路１１に伝え
る（ステップＰ２）。メインセルデータと期待値データ
との比較結果が一致すればステップＰ３に進み、アドレ
スカウンタ９のデータＭＡＤが１であるか否かを比較す
る。ＭＡＤ＝１ならば冗長切換は終了し信号ＲＣＥを出
力する。ＭＡＤ≠１であればステップＰ４に進みアドレ
スカウンタ９内のカウンタを１つ減らしてステップＰ２
に戻り、再びステップＰ２メインメモリセル１の読出を
行う。
【００１６】ステップＰ２での比較結果が不一致であれ
ば、ステップＰ５に進み、置換情報制御回路１１内のカ
ウンタに冗長メモリセル５の系統数を代入する。次に、
置換情報制御回路１１が、冗長メモリセル５の使用有無
をチェックする（ステップＰ６）ため、信号ＦＳにより
置換情報回路１０１内の冗長メモリセル選択情報を記憶
しているメモリセルここではＭ１の内容を読出す。読出
し結果を信号ＵＳとして出力し、冗長メモリセル５が使
用中であればステップＰ７に進み置換情報制御回路１１
内のカウンタのデータＲＡＤが１であるかどうかを判定
する。ここでＲＡＤ＝１ならば冗長切換は不良として終
了し、信号ＥＦを出力する（ステップＰ９）。ＲＡＤ≠
１であればステップＰ８に進み、置換情報制御回路１１
内のカウンタを１つ減らして、再び次の置換情報回路２
０１内にある冗長メモリセル５選択情報を読出す。
ば、ステップＰ５に進み、置換情報制御回路１１内のカ
ウンタに冗長メモリセル５の系統数を代入する。次に、
置換情報制御回路１１が、冗長メモリセル５の使用有無
をチェックする（ステップＰ６）ため、信号ＦＳにより
置換情報回路１０１内の冗長メモリセル選択情報を記憶
しているメモリセルここではＭ１の内容を読出す。読出
し結果を信号ＵＳとして出力し、冗長メモリセル５が使
用中であればステップＰ７に進み置換情報制御回路１１
内のカウンタのデータＲＡＤが１であるかどうかを判定
する。ここでＲＡＤ＝１ならば冗長切換は不良として終
了し、信号ＥＦを出力する（ステップＰ９）。ＲＡＤ≠
１であればステップＰ８に進み、置換情報制御回路１１
内のカウンタを１つ減らして、再び次の置換情報回路２
０１内にある冗長メモリセル５選択情報を読出す。
【００１７】ステップＰ６で冗長メモリセル５が使用中
でなければステップＰ１０に進み、信号ＦＷによって置
換情報回路２０１内のメモリセルＭ１にその時のアドレ
スデータ（不良アドレスデータ）と冗長メモリセル選択
情報とを書込回路Ｗ１により記憶する。その後、再びメ
インメモリセル１の読出を行なう。このようにして冗長
メモリセルの置換処理は終了または、不良の行程へと進
む。
でなければステップＰ１０に進み、信号ＦＷによって置
換情報回路２０１内のメモリセルＭ１にその時のアドレ
スデータ（不良アドレスデータ）と冗長メモリセル選択
情報とを書込回路Ｗ１により記憶する。その後、再びメ
インメモリセル１の読出を行なう。このようにして冗長
メモリセルの置換処理は終了または、不良の行程へと進
む。
【００１８】次に、図６を再度参照して冗長メモリセル
と置換られたメインメモリセル１を読出す場合の動作に
ついて説明すると、メモリ読出時の入力アドレス信号Ａ
ｄｄは、ロウ，アドレスの各デコーダ２，３および置換
情報回路２０１に送られる。置換情報回路２０１内の判
定回路例えば、Ｈ１はアドレス信号Ａｄｄと置換情報と
が一致するかどうかを判定する。このときアドレス信号
Ａｄｄと置換情報が全て一致し、かつ冗長メモリセル選
択情報セルＭ１にデータが記憶されていれば信号ＲＥＤ
を出力し、冗長セル選択回路６はこの信号ＲＥＤの供給
に応答して冗長メモリセル５を選択し、センスアンプ７
はその読出データをＩ／Ｃに出力する。冗長メモリセル
に未置換メインメモリセル１の場合、信号ＲＥＤは出力
されずアドレス信号ＡＬの選択どおりメインメモリセル
１が選択されセンスアンプ７は読出データをＩ／Ｏに出
力する。
と置換られたメインメモリセル１を読出す場合の動作に
ついて説明すると、メモリ読出時の入力アドレス信号Ａ
ｄｄは、ロウ，アドレスの各デコーダ２，３および置換
情報回路２０１に送られる。置換情報回路２０１内の判
定回路例えば、Ｈ１はアドレス信号Ａｄｄと置換情報と
が一致するかどうかを判定する。このときアドレス信号
Ａｄｄと置換情報が全て一致し、かつ冗長メモリセル選
択情報セルＭ１にデータが記憶されていれば信号ＲＥＤ
を出力し、冗長セル選択回路６はこの信号ＲＥＤの供給
に応答して冗長メモリセル５を選択し、センスアンプ７
はその読出データをＩ／Ｃに出力する。冗長メモリセル
に未置換メインメモリセル１の場合、信号ＲＥＤは出力
されずアドレス信号ＡＬの選択どおりメインメモリセル
１が選択されセンスアンプ７は読出データをＩ／Ｏに出
力する。
【００１９】この冗長メモリセル５の置換情報を上述の
ように電気的に書込可能な不揮発性半導体メモリセルに
記憶する置換方法の他に、例えば、特開昭６３−２９３
６０号公報記載の半導体記憶装置のように、ヒューズセ
ルを用いて置換情報を記憶する方法がある。
ように電気的に書込可能な不揮発性半導体メモリセルに
記憶する置換方法の他に、例えば、特開昭６３−２９３
６０号公報記載の半導体記憶装置のように、ヒューズセ
ルを用いて置換情報を記憶する方法がある。
【００２０】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置およびその冗長メモリセル部の置換方法は、置
換情報を不揮発性半導体メモリセルやヒューズセルに記
憶する方法を用いているが、フラッシュメモリ特有のエ
ラティックイレースを生じたメモリセルを冗長メモリセ
ルに置換することにより救済した場合、上記エラティッ
クイレースが書込消去の反復により解消されても冗長メ
モリセルはそのまま置換された状態にあり、無駄に冗長
セルを置換して使用しているという欠点があった。
記憶装置およびその冗長メモリセル部の置換方法は、置
換情報を不揮発性半導体メモリセルやヒューズセルに記
憶する方法を用いているが、フラッシュメモリ特有のエ
ラティックイレースを生じたメモリセルを冗長メモリセ
ルに置換することにより救済した場合、上記エラティッ
クイレースが書込消去の反復により解消されても冗長メ
モリセルはそのまま置換された状態にあり、無駄に冗長
セルを置換して使用しているという欠点があった。
【００２１】また、不規則に発生するエラティックイレ
ースに対応するため多数の冗長メモリセルおよび冗長メ
モリセルの制御用の周辺回路を必要とし、チップ面積の
増大要因となるという欠点があった。
ースに対応するため多数の冗長メモリセルおよび冗長メ
モリセルの制御用の周辺回路を必要とし、チップ面積の
増大要因となるという欠点があった。
【００２２】
【課題を解決するための手段】本発明の半導体記憶装置
は、メインメモリセル部と、このメインメモリセル部の
不良メモリセルを列または行の予め定めたアレイ単位の
不良メモリセル部単位で交換するための冗長メモリセル
部と、前記冗長メモリセル部の置換情報を記憶するメモ
リ素子を有する複数の置換情報記憶手段とこれら複数の
置換情報記憶手段に前記置換情報の書込および読出の制
御を行う置換情報制御手段とを含む自動置換手段とを備
える一括消去型の電気的に書換および消去可能な不揮発
性の半導体記憶装置において、前記置換情報記憶手段
が、前記不良メモリセル部の不良が解消したときに前記
メモリ素子に記憶したこの不良メモリセル部対応の前記
置換情報を消去する置換情報消去手段を備えて構成され
ている。
は、メインメモリセル部と、このメインメモリセル部の
不良メモリセルを列または行の予め定めたアレイ単位の
不良メモリセル部単位で交換するための冗長メモリセル
部と、前記冗長メモリセル部の置換情報を記憶するメモ
リ素子を有する複数の置換情報記憶手段とこれら複数の
置換情報記憶手段に前記置換情報の書込および読出の制
御を行う置換情報制御手段とを含む自動置換手段とを備
える一括消去型の電気的に書換および消去可能な不揮発
性の半導体記憶装置において、前記置換情報記憶手段
が、前記不良メモリセル部の不良が解消したときに前記
メモリ素子に記憶したこの不良メモリセル部対応の前記
置換情報を消去する置換情報消去手段を備えて構成され
ている。
【００２３】本発明の半導体記憶装置の冗長メモリセル
部の置換方法は、メインメモリセル部と、このメインメ
モリセル部の不良メモリセルを列または行の予め定めた
アレイ単位で交換するための冗長メモリセル部と、前記
冗長メモリセル部の置換情報を記憶する複数の置換情報
記憶手段とを含む自動置換手段とを備える一括消去型の
電気的に書換および消去可能な不揮発性の半導体記憶装
置の冗長メモリセル部の置換方法において、前記メイン
メモリの一括消去時に前記メインメモリセル部のメモリ
セルのしきい値電圧が予め定めた正常しきい値電圧より
低い不良メモリセルであることを検出する第１のステッ
プと、前記第１のステップの検出結果前記メインメモリ
セル部に前記不良メモリセルがなくかつ前記置換情報が
記憶されていたときこの置換情報を消去する第２のステ
ップと、前記第１のステップの検出結果前記メインメモ
リセル部に前記不良メモリセルがあればこの不良メモリ
セルを前記冗長メモリセル部に置換する第３のステップ
とを含むことを特徴とするものである。
部の置換方法は、メインメモリセル部と、このメインメ
モリセル部の不良メモリセルを列または行の予め定めた
アレイ単位で交換するための冗長メモリセル部と、前記
冗長メモリセル部の置換情報を記憶する複数の置換情報
記憶手段とを含む自動置換手段とを備える一括消去型の
電気的に書換および消去可能な不揮発性の半導体記憶装
置の冗長メモリセル部の置換方法において、前記メイン
メモリの一括消去時に前記メインメモリセル部のメモリ
セルのしきい値電圧が予め定めた正常しきい値電圧より
低い不良メモリセルであることを検出する第１のステッ
プと、前記第１のステップの検出結果前記メインメモリ
セル部に前記不良メモリセルがなくかつ前記置換情報が
記憶されていたときこの置換情報を消去する第２のステ
ップと、前記第１のステップの検出結果前記メインメモ
リセル部に前記不良メモリセルがあればこの不良メモリ
セルを前記冗長メモリセル部に置換する第３のステップ
とを含むことを特徴とするものである。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態を図６
と共通の構成要素は共通の文字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施の形態の
半導体記憶装置は、従来と共通のメインメモリセル１
と、ロウデコーダ２と、カラムデコーダ３と、カラム選
択回路４と、冗長メモリセル５と、冗長セル選択回路６
と、センスアンプ７と、データ比較回路８と、アドレス
カウンタ９と、スイッチ回路Ｓ１〜Ｓｎとに加えて、置
換情報回路２０１〜２０ｎの代りに冗長メモリセル使用
禁止情報用メモリセルを付加し冗長セル置換情報を記憶
するｎ個の同一構成の置換情報回路１０１〜１０ｎと、
置換情報制御回路１１の代りに置換情報回路１０１〜１
０ｎに上記置換情報を記憶させたり読出したりするため
の置換情報制御回路１１Ａと、置換情報回路１０１〜１
０ｎの選択禁止情報切替用のトランジスタから成るスイ
ッチ回路Ｓ１１〜Ｓ１ｎとを備える。
と共通の構成要素は共通の文字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施の形態の
半導体記憶装置は、従来と共通のメインメモリセル１
と、ロウデコーダ２と、カラムデコーダ３と、カラム選
択回路４と、冗長メモリセル５と、冗長セル選択回路６
と、センスアンプ７と、データ比較回路８と、アドレス
カウンタ９と、スイッチ回路Ｓ１〜Ｓｎとに加えて、置
換情報回路２０１〜２０ｎの代りに冗長メモリセル使用
禁止情報用メモリセルを付加し冗長セル置換情報を記憶
するｎ個の同一構成の置換情報回路１０１〜１０ｎと、
置換情報制御回路１１の代りに置換情報回路１０１〜１
０ｎに上記置換情報を記憶させたり読出したりするため
の置換情報制御回路１１Ａと、置換情報回路１０１〜１
０ｎの選択禁止情報切替用のトランジスタから成るスイ
ッチ回路Ｓ１１〜Ｓ１ｎとを備える。
【００２５】置換情報回路１０１は、従来の置換情報回
路２０１と共通のメモリ素子Ｍ１〜Ｍ３と、書込回路Ｗ
１〜Ｗ３と、判定回路Ｈ１〜Ｈ３とに加えて、冗長メモ
リセル使用禁止情報を記憶するメモリ素子Ｍ１〜Ｍ３と
同様のメモリ素子Ｍ４およびその書込回路Ｗ４と、メモ
リ素子４の読出データの判定回路Ｈ４と、判定回路Ｈ４
の出力データを反転するインバータＩ１と、インバータ
Ｉ１の出力をさらに反転しスイッチ回路Ｓ１１に供給す
るインバータＩ２と、ＡＮＤ回路Ａ１１の代りに判定回
路Ｈ１〜Ｈ３およびインバータＩ１の出力信号の全ての
論理積演算を行い信号ＲＥＤを出力するＡＮＤ回路Ａ１
と、置換情報の消去回路Ｅ１とを備える。
路２０１と共通のメモリ素子Ｍ１〜Ｍ３と、書込回路Ｗ
１〜Ｗ３と、判定回路Ｈ１〜Ｈ３とに加えて、冗長メモ
リセル使用禁止情報を記憶するメモリ素子Ｍ１〜Ｍ３と
同様のメモリ素子Ｍ４およびその書込回路Ｗ４と、メモ
リ素子４の読出データの判定回路Ｈ４と、判定回路Ｈ４
の出力データを反転するインバータＩ１と、インバータ
Ｉ１の出力をさらに反転しスイッチ回路Ｓ１１に供給す
るインバータＩ２と、ＡＮＤ回路Ａ１１の代りに判定回
路Ｈ１〜Ｈ３およびインバータＩ１の出力信号の全ての
論理積演算を行い信号ＲＥＤを出力するＡＮＤ回路Ａ１
と、置換情報の消去回路Ｅ１とを備える。
【００２６】次に、図１および本実施の形態のフラッシ
ュメモリ消去後に発生するエラティックイレース不良の
冗長メモリセルによる置換処理手順を図８と共通の処理
には共通の文字を付して同様にフローチャートで示す図
２を参照して本実施の形態の冗長メモリセル部の置換方
法について説明すると、まず、説明の便宜上、置換情報
回路１０１を用いるものとし、冗長メモリセル選択情報
および冗長メモリセル使用禁止情報の各々を記憶してい
るメモリセルは置換情報回路１０１のメモリセルＭ１お
よびＭ４とする。
ュメモリ消去後に発生するエラティックイレース不良の
冗長メモリセルによる置換処理手順を図８と共通の処理
には共通の文字を付して同様にフローチャートで示す図
２を参照して本実施の形態の冗長メモリセル部の置換方
法について説明すると、まず、説明の便宜上、置換情報
回路１０１を用いるものとし、冗長メモリセル選択情報
および冗長メモリセル使用禁止情報の各々を記憶してい
るメモリセルは置換情報回路１０１のメモリセルＭ１お
よびＭ４とする。
【００２７】まず、置換対象の冗長メモリセルが消去動
作により過消去不良になっていないかどうかを確認す
る。初めに、置換情報制御回路１１Ａ内にあるカウンタ
に冗長メモリセル５の系統数をセットする（変数ＲＡＤ
＝ｎ）（ステップＳ１）。次に、置換情報制御回路１１
Ａは信号ＲＥＤを出力して冗長セル選択回路６に供給
し、冗長メモリセル５のうちのカラムデコーダ３が選択
している置換対象メモリセルのカラムラインを選択する
（このときロウデコーダ２は全選択状態すなわち、全ワ
ードラインが選択されている状態となっている）。する
とセンスアンプ７は上記置換対象メモリセルのデータを
読出し、データ比較回路８に送る。ここで、上記メモリ
セルのコントロールゲートに判別対象しきい値レベルす
なわち過消去不良点検用の０Ｖを入力し、センスアンプ
７はｏｎセルかｏｆｆセルかの判別を行ないそのデータ
をデータ比較回路８に送付する。データ比較回路８はｏ
ｎセルデータを過消去不良セル，ｏｆｆセルデータを良
セルと判別し、その結果を信号Ｐ１にて置換情報制御回
路１１Ａに送る（ステップＳ２）。
作により過消去不良になっていないかどうかを確認す
る。初めに、置換情報制御回路１１Ａ内にあるカウンタ
に冗長メモリセル５の系統数をセットする（変数ＲＡＤ
＝ｎ）（ステップＳ１）。次に、置換情報制御回路１１
Ａは信号ＲＥＤを出力して冗長セル選択回路６に供給
し、冗長メモリセル５のうちのカラムデコーダ３が選択
している置換対象メモリセルのカラムラインを選択する
（このときロウデコーダ２は全選択状態すなわち、全ワ
ードラインが選択されている状態となっている）。する
とセンスアンプ７は上記置換対象メモリセルのデータを
読出し、データ比較回路８に送る。ここで、上記メモリ
セルのコントロールゲートに判別対象しきい値レベルす
なわち過消去不良点検用の０Ｖを入力し、センスアンプ
７はｏｎセルかｏｆｆセルかの判別を行ないそのデータ
をデータ比較回路８に送付する。データ比較回路８はｏ
ｎセルデータを過消去不良セル，ｏｆｆセルデータを良
セルと判別し、その結果を信号Ｐ１にて置換情報制御回
路１１Ａに送る（ステップＳ２）。
【００２８】ステップＳ２で過消去不良セルと判別した
場合ステップＳ４に進み、置換情報制御回路１１Ａは信
号ＦＷ２を出力し置換情報回路１０１のメモリ素子Ｍ４
に禁止情報を書込む。書込終了後、変数ＲＡＤの値をチ
ェックし（ステップＳ６）、ＲＡＤ≠１ならば（Ｎ
１）、ステップＳ７に進み変数ＲＡＤの値を１つ減らし
再び冗長メモリセル５の置換対象メモリセルのしきい値
をチェックする。ステップＳ６で変数ＲＡＮ＝１の場合
（Ｙ１）、従来と同様のステップＰ１に進む。
場合ステップＳ４に進み、置換情報制御回路１１Ａは信
号ＦＷ２を出力し置換情報回路１０１のメモリ素子Ｍ４
に禁止情報を書込む。書込終了後、変数ＲＡＤの値をチ
ェックし（ステップＳ６）、ＲＡＤ≠１ならば（Ｎ
１）、ステップＳ７に進み変数ＲＡＤの値を１つ減らし
再び冗長メモリセル５の置換対象メモリセルのしきい値
をチェックする。ステップＳ６で変数ＲＡＮ＝１の場合
（Ｙ１）、従来と同様のステップＰ１に進む。
【００２９】ステップＳ２で良セルと判定した場合（パ
ス１）、ステップＳ３に進み冗長メモリセル使用禁止情
報の読出を行う。置換情報制御回路１１Ａは読出制御信
号ＦＳ２をスイッチ回路Ｓ１１のトランジスタのゲート
に供給して置換情報回路１０１内のメモリ素子Ｍ４から
の冗長メモリセル使用禁止情報をスイッチ回路Ｓ１１の
出力信号ＵＳ２として読出す。この読出の結果、信号Ｕ
Ｓが使用禁止状態（禁止）になっていればステップＳ５
に進み、置換情報を消去する。このとき、置換情報制御
回路１１Ａは消去信号ＦＥを供給し、置換情報回路１０
１内の消去回路Ｅ１に消去動作させる。その後、ステッ
プＳ６に進み、変数ＲＡＤのチェックを行う。
ス１）、ステップＳ３に進み冗長メモリセル使用禁止情
報の読出を行う。置換情報制御回路１１Ａは読出制御信
号ＦＳ２をスイッチ回路Ｓ１１のトランジスタのゲート
に供給して置換情報回路１０１内のメモリ素子Ｍ４から
の冗長メモリセル使用禁止情報をスイッチ回路Ｓ１１の
出力信号ＵＳ２として読出す。この読出の結果、信号Ｕ
Ｓが使用禁止状態（禁止）になっていればステップＳ５
に進み、置換情報を消去する。このとき、置換情報制御
回路１１Ａは消去信号ＦＥを供給し、置換情報回路１０
１内の消去回路Ｅ１に消去動作させる。その後、ステッ
プＳ６に進み、変数ＲＡＤのチェックを行う。
【００３０】ステップＳ３で冗長メモリセル使用禁止情
報信号ＵＳが使用禁止状態でなかった場合（許可）、ス
テップＳ６に進み、上述と同様の変数ＲＡＤのチェック
を行う。
報信号ＵＳが使用禁止状態でなかった場合（許可）、ス
テップＳ６に進み、上述と同様の変数ＲＡＤのチェック
を行う。
【００３１】以上の処理までは、冗長メモリセル５の使
用可，不可チェックを消去毎に行うフローであり、冗長
メモリセル５がエラティックイレースで不良になれば冗
長メモリセル５を使用禁止に、エラティックイレースが
回復すれば、再び使用可能にすることを実現している。
用可，不可チェックを消去毎に行うフローであり、冗長
メモリセル５がエラティックイレースで不良になれば冗
長メモリセル５を使用禁止に、エラティックイレースが
回復すれば、再び使用可能にすることを実現している。
【００３２】次に、ステップＰ１で、変数ＭＡＤに読出
アドレス数ｍをセットする。置換情報制御回路１１Ａが
供給する信号Ｐ２によりアドレスカウンタ９内のカウン
タにアドレス数ｍ＝２(K+1) をセットし、アドレスカウ
ンタ９はアドレス信号Ａｄｄを発生する。このアドレス
信号Ａｄｄはカラムコデコーダ３を介しカラム選択回路
４に供給され、カラム選択回路４は指定カラムラインを
選択する。このとき、ロウデコーダ２は全選択状態にな
っている。次にステップＰ２でステップＳ２と同様に、
選択したメモリセルのコントロールゲートに約０ｖを印
加し、センスアンプ７にてｏｎセルまたはｏｆｆセルの
判別を行いデータをデータ比較回路８に送る。データ比
較回路８はデータがｏｆｆセルすなわち良セルの場合
（パス２）ステップＳ８に進み、ｏｎセルすなわち過消
去不良セルの場合（フェイル２）ステップＳ１０に進む
よう指示する制御信号Ｐ１を置換情報制御回路１１Ａに
送る。
アドレス数ｍをセットする。置換情報制御回路１１Ａが
供給する信号Ｐ２によりアドレスカウンタ９内のカウン
タにアドレス数ｍ＝２(K+1) をセットし、アドレスカウ
ンタ９はアドレス信号Ａｄｄを発生する。このアドレス
信号Ａｄｄはカラムコデコーダ３を介しカラム選択回路
４に供給され、カラム選択回路４は指定カラムラインを
選択する。このとき、ロウデコーダ２は全選択状態にな
っている。次にステップＰ２でステップＳ２と同様に、
選択したメモリセルのコントロールゲートに約０ｖを印
加し、センスアンプ７にてｏｎセルまたはｏｆｆセルの
判別を行いデータをデータ比較回路８に送る。データ比
較回路８はデータがｏｆｆセルすなわち良セルの場合
（パス２）ステップＳ８に進み、ｏｎセルすなわち過消
去不良セルの場合（フェイル２）ステップＳ１０に進む
よう指示する制御信号Ｐ１を置換情報制御回路１１Ａに
送る。
【００３３】まずステップＳ８に進んだ場合、前回の消
去で過消去不良により冗長メモリセル５が使用されたか
否かを置換情報とアドレス信号Ａｄｄを比較し信号ＲＥ
Ｄにより一致，不一致を判別して一致していればステッ
プＳ９に、不一致ならばステップＰ３にそれぞれ進む。
一致した場合は前回の消去で冗長メモリセル５が使用さ
れていたことを示し、今回の消去で過消去不良を解消し
ているので、信号ＦＥにより置換情報回路１０１の該当
の冗長メモリセル置換情報を消去し、冗長メモリセル５
を未置換状態に戻す（ステップＳ９）。次に、変数ＭＡ
Ｄのチェックを行う（ステップＰ３）。不一致の場合は
前回の消去で冗長メモリセル５が不使用であったことを
意味し、そのまま変数ＭＡＤのチェックを行う。
去で過消去不良により冗長メモリセル５が使用されたか
否かを置換情報とアドレス信号Ａｄｄを比較し信号ＲＥ
Ｄにより一致，不一致を判別して一致していればステッ
プＳ９に、不一致ならばステップＰ３にそれぞれ進む。
一致した場合は前回の消去で冗長メモリセル５が使用さ
れていたことを示し、今回の消去で過消去不良を解消し
ているので、信号ＦＥにより置換情報回路１０１の該当
の冗長メモリセル置換情報を消去し、冗長メモリセル５
を未置換状態に戻す（ステップＳ９）。次に、変数ＭＡ
Ｄのチェックを行う（ステップＰ３）。不一致の場合は
前回の消去で冗長メモリセル５が不使用であったことを
意味し、そのまま変数ＭＡＤのチェックを行う。
【００３４】次に、ステップＳ１０に進んだ場合、ステ
ップＳ８と同様に前回の消去で過消去不良による冗長メ
モリセル５の使用されたか否かを置換情報とアドレス信
号Ａｄｄを比較し信号ＲＥＤにより一致，不一致を判別
して一致していればステップＰ３に、不一致ならばステ
ップＰ５にそれぞれ進む。一致した場合は、すでに冗長
セル置換情報は記憶されているのでステップＰ３で変数
ＭＡＤのチェックを行う。不一致の場合は、新たに過消
去不良が発生したことを意味し、ステップＰ５以降の冗
長メモリセル５の置換フローに入る。
ップＳ８と同様に前回の消去で過消去不良による冗長メ
モリセル５の使用されたか否かを置換情報とアドレス信
号Ａｄｄを比較し信号ＲＥＤにより一致，不一致を判別
して一致していればステップＰ３に、不一致ならばステ
ップＰ５にそれぞれ進む。一致した場合は、すでに冗長
セル置換情報は記憶されているのでステップＰ３で変数
ＭＡＤのチェックを行う。不一致の場合は、新たに過消
去不良が発生したことを意味し、ステップＰ５以降の冗
長メモリセル５の置換フローに入る。
【００３５】まず、ステップＰ５で変数ＲＡＤに冗長メ
モリセル５系統数を代入する。この場合、置換情報制御
回路１１内カウンタに冗長メモリセル系統数をセットす
る。次に使用可能冗長メモリセル５を検知するため、順
次、置換情報回路１０１〜１０ｎの冗長メモリセル選択
情報および冗長メモリセル使用禁止情報の読出を行う。
すなわち信号ＦＳ１，ＦＳ２により各置換情報回路１０
１〜１０ｎの冗長メモリセル選択情報メモリ素子Ｍ１〜
Ｍ３および冗長メモリセル５用禁止情報メモリ素子Ｍ４
の選択を行い、その結果を信号ＵＳ１，ＵＳ２として出
力し、置換情報制御回路１１Ａに供給する（ステップＳ
１１）。ここで、冗長メモリセル選択情報が選択状態も
しくは冗長メモリセル使用禁止情報が禁止状態（否）で
あればステップＰ７に、非選択状態（可）であればステ
ップＰ１０にそれぞれ進む。
モリセル５系統数を代入する。この場合、置換情報制御
回路１１内カウンタに冗長メモリセル系統数をセットす
る。次に使用可能冗長メモリセル５を検知するため、順
次、置換情報回路１０１〜１０ｎの冗長メモリセル選択
情報および冗長メモリセル使用禁止情報の読出を行う。
すなわち信号ＦＳ１，ＦＳ２により各置換情報回路１０
１〜１０ｎの冗長メモリセル選択情報メモリ素子Ｍ１〜
Ｍ３および冗長メモリセル５用禁止情報メモリ素子Ｍ４
の選択を行い、その結果を信号ＵＳ１，ＵＳ２として出
力し、置換情報制御回路１１Ａに供給する（ステップＳ
１１）。ここで、冗長メモリセル選択情報が選択状態も
しくは冗長メモリセル使用禁止情報が禁止状態（否）で
あればステップＰ７に、非選択状態（可）であればステ
ップＰ１０にそれぞれ進む。
【００３６】ステップＰ７に進んだ場合、現在チェック
中の置換情報回路１０１が最後の置換情報回路かどうか
の確認のため、変数ＲＡＤ＝１かどうかチェックする。
変数ＲＡＤ＝１の場合、置換情報回路１０１は最後の置
換情報回路であり、ステップＰ９に進む。この場合は置
換可能な冗長メモリセル５はもうないことを意味し、消
去不良として信号ＦＥを出力して終了する。変数ＲＡＤ
≠１の場合、ステップＰ８に進み、次の置換情報回路の
冗長メモリセル選択情報および、冗長メモリセル使用禁
止情報メモリセルを読み出すため、変数ＲＡＤを１つ減
らして再び読出を行う。
中の置換情報回路１０１が最後の置換情報回路かどうか
の確認のため、変数ＲＡＤ＝１かどうかチェックする。
変数ＲＡＤ＝１の場合、置換情報回路１０１は最後の置
換情報回路であり、ステップＰ９に進む。この場合は置
換可能な冗長メモリセル５はもうないことを意味し、消
去不良として信号ＦＥを出力して終了する。変数ＲＡＤ
≠１の場合、ステップＰ８に進み、次の置換情報回路の
冗長メモリセル選択情報および、冗長メモリセル使用禁
止情報メモリセルを読み出すため、変数ＲＡＤを１つ減
らして再び読出を行う。
【００３７】ステップＰ１０に進んだ場合は、置換可能
な冗長メモリセル５があることを意味し、置換情報メモ
リ素子Ｍ１〜Ｍ３に置換情報（冗長メモリセル選択情報
および正規メモリアレイ不良アドレス）を記憶し、冗長
セル置換を終え、ステップＰ３で変数ＭＡＤのチェック
を行う。この動作は、置換情報制御回路１１Ａからの信
号ＦＷ１により置換情報回路１０１の書込回路Ｗ１〜Ｗ
３を動作させ、上記置換情報をメモリ素子Ｍ１〜Ｍ３に
書込む。以上が新たに過消去不良が発生した場合の冗長
メモリセル５の置換フローである。
な冗長メモリセル５があることを意味し、置換情報メモ
リ素子Ｍ１〜Ｍ３に置換情報（冗長メモリセル選択情報
および正規メモリアレイ不良アドレス）を記憶し、冗長
セル置換を終え、ステップＰ３で変数ＭＡＤのチェック
を行う。この動作は、置換情報制御回路１１Ａからの信
号ＦＷ１により置換情報回路１０１の書込回路Ｗ１〜Ｗ
３を動作させ、上記置換情報をメモリ素子Ｍ１〜Ｍ３に
書込む。以上が新たに過消去不良が発生した場合の冗長
メモリセル５の置換フローである。
【００３８】最後に、ステップＰ３で変数ＭＡＤのチェ
ックを行う。変数ＭＡＤ＝１のとき、チェック対象の正
規メモリアレイを全てチェックしたことを意味し冗長メ
モリセル置換処理は終了する。変数ＭＡＤ≠１のとき
は、ステップＰ４に進み再び正規メモリセルのしきい値
チェックを行う。
ックを行う。変数ＭＡＤ＝１のとき、チェック対象の正
規メモリアレイを全てチェックしたことを意味し冗長メ
モリセル置換処理は終了する。変数ＭＡＤ≠１のとき
は、ステップＰ４に進み再び正規メモリセルのしきい値
チェックを行う。
【００３９】以上の動作により、エラティックイレース
不良の救済を効率的に行うことができる。
不良の救済を効率的に行うことができる。
【００４０】次に本発明の第２の実施の形態を図１と共
通の構成要素は共通の文字を付して同様にブロックで示
す図３を参照すると、この図に示す本実施の形態の上述
の第１の実施の形態との相違点は、置換情報回路１０１
〜１０ｎの代りに、冗長メモリセル使用禁止情報用メモ
リ素子Ｍ４と書込回路Ｗ４と判定回路Ｈ４とインバータ
Ｉ１，Ｉ２とを削除した置換情報回路３０１〜３０ｎを
備え、さらに、これにともなってスイッチ回路Ｓ１１〜
Ｓ１ｎも削除されていることである。
通の構成要素は共通の文字を付して同様にブロックで示
す図３を参照すると、この図に示す本実施の形態の上述
の第１の実施の形態との相違点は、置換情報回路１０１
〜１０ｎの代りに、冗長メモリセル使用禁止情報用メモ
リ素子Ｍ４と書込回路Ｗ４と判定回路Ｈ４とインバータ
Ｉ１，Ｉ２とを削除した置換情報回路３０１〜３０ｎを
備え、さらに、これにともなってスイッチ回路Ｓ１１〜
Ｓ１ｎも削除されていることである。
【００４１】この構成により、冗長メモリセル５で発生
するエラティックイレースの不良を無視することにな
る。
するエラティックイレースの不良を無視することにな
る。
【００４２】本実施の形態の冗長置換処理方法を図２と
共通の処理は共通の文字を付して同様にフローチャート
で示す図４を参照して動作を説明すると、ステップＳ１
〜Ｓ７までを省略したほかは、上述の第１の実施の形態
のステップＰ１以降と全く同一であり説明を省略する。
共通の処理は共通の文字を付して同様にフローチャート
で示す図４を参照して動作を説明すると、ステップＳ１
〜Ｓ７までを省略したほかは、上述の第１の実施の形態
のステップＰ１以降と全く同一であり説明を省略する。
【００４３】これにより、第１の実施の形態より簡単に
実現できる。また、冗長メモリセルのメモリ容量は小さ
いのでエラティックイレース不良になる確率は低く、実
質上第１の実施の形態と同等の効果があると考えられ
る。
実現できる。また、冗長メモリセルのメモリ容量は小さ
いのでエラティックイレース不良になる確率は低く、実
質上第１の実施の形態と同等の効果があると考えられ
る。
【００４４】
【発明の効果】以上説明したように、本発明の半導体記
憶装置およびその冗長メモリセル部の置換方法は、置換
情報記憶手段が、不良メモリセル部の不良が解消したと
きにメモリ素子に記憶した置換情報を消去する置換情報
消去手段を備えることにより、冗長メモリセルにて置換
したアドレスのメモリセルのエラティックイレース不良
が書込消去の反復により解消した場合にこのメモリセル
対応の冗長メモリセルの置換データを消去し、他のアド
レス対応のエラティックイレースへの置換に対処可能と
なり、したがって、所要の冗長メモリセルの数を低減で
きるという効果がある。
憶装置およびその冗長メモリセル部の置換方法は、置換
情報記憶手段が、不良メモリセル部の不良が解消したと
きにメモリ素子に記憶した置換情報を消去する置換情報
消去手段を備えることにより、冗長メモリセルにて置換
したアドレスのメモリセルのエラティックイレース不良
が書込消去の反復により解消した場合にこのメモリセル
対応の冗長メモリセルの置換データを消去し、他のアド
レス対応のエラティックイレースへの置換に対処可能と
なり、したがって、所要の冗長メモリセルの数を低減で
きるという効果がある。
【００４５】また、冗長メモリセルの所要数の低減にと
もないその周辺回路も削減できるので回路面積の増加要
因を除去できるという効果がある。
もないその周辺回路も削減できるので回路面積の増加要
因を除去できるという効果がある。
【図１】本発明の半導体記憶装置の第１の実施の形態を
示すブロック図である。
示すブロック図である。
【図２】本実施の形態の半導体記憶装置における動作の
一例を示すフローチャートである。
一例を示すフローチャートである。
【図３】本発明の半導体記憶装置の第２の実施の形態を
示すブロック図である。
示すブロック図である。
【図４】本実施の形態の半導体記憶装置における動作の
一例を示すフローチャートである。
一例を示すフローチャートである。
【図５】フラッシュメモリの消去時におけるメモリセル
のしきい値分布と消去回数に対するエラスティックイレ
ースセルのしきい値の変化をおれぞれ示す特性図であ
る。
のしきい値分布と消去回数に対するエラスティックイレ
ースセルのしきい値の変化をおれぞれ示す特性図であ
る。
【図６】従来の半導体記憶装置の一例を示すブロック図
である。
である。
【図７】フラッシュメモリの消去ルーチンを示すフロー
チャートである。
チャートである。
【図８】従来の半導体記憶装置の動作の一例を示すフロ
ーチャートである。
ーチャートである。
１ メインメモリセル ２ ロウデコーダ ３ カラムデコーダ ４ カラム選択回路 ５ 冗長メモリセル ６ 冗長セル選択回路 ７ センスアンプ ８ データ比較回路 ９ アドレスカウンタ １１，１１Ａ 置換情報制御回路 １０１〜１０ｎ，２０１〜２０ｎ，３０１〜３０ｎ
置換情報回路 Ａ１，Ａ１Ａ ＡＮＤ回路 Ｅ１ 消去回路 Ｈ１〜Ｈ４ 判定回路 Ｉ１，Ｉ２ インバータ Ｍ１〜Ｍ４ メモリ素子 Ｓ１〜Ｓｎ，Ｓ１１，Ｓ１ｎ スイッチ回路
置換情報回路 Ａ１，Ａ１Ａ ＡＮＤ回路 Ｅ１ 消去回路 Ｈ１〜Ｈ４ 判定回路 Ｉ１，Ｉ２ インバータ Ｍ１〜Ｍ４ メモリ素子 Ｓ１〜Ｓｎ，Ｓ１１，Ｓ１ｎ スイッチ回路
Claims (8)
- 【請求項１】 メインメモリセル部と、このメインメモ
リセル部の不良メモリセルを列または行の予め定めたア
レイ単位の不良メモリセル部単位で交換するための冗長
メモリセル部と、前記冗長メモリセル部の置換情報を記
憶するメモリ素子を有する複数の置換情報記憶手段とこ
れら複数の置換情報記憶手段に前記置換情報の書込およ
び読出の制御を行う置換情報制御手段とを含む自動置換
手段とを備える一括消去型の電気的に書換および消去可
能な不揮発性の半導体記憶装置において、 前記置換情報記憶手段が、前記不良メモリセル部の不良
が解消したときに前記メモリ素子に記憶したこの不良メ
モリセル部対応の前記置換情報を消去する置換情報消去
手段を備えることを特徴とする半導体記憶装置。 - 【請求項２】 前記置換情報が前記メインメモリセル部
の一括消去時における選択メモリセルのしきい値電圧が
予め定めた正常しきい値電圧より低い状態にある不良ア
ドレス情報および前記冗長メモリセル部選択情報である
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記メモリ素子が電気的に書込消去可能
な不揮発性半導体記憶装置である請求項１記載の半導体
記憶装置。 - 【請求項４】 前記置換情報が、前記冗長メモリセル部
の任意の一括消去時における冗長メモリセルのしきい値
電圧が前記正常しきい値電圧より低い不良状態を示す使
用禁止情報をさらに含むことを特徴とする請求項２記載
の半導体記憶装置。 - 【請求項５】 前記置換情報制御手段が、前記メインメ
モリセル部の任意の一括消去時に前記不良アドレスが存
在すれば前記不良アドレスおよび冗長メモリセル部選択
情報の各々を前記メモリ素子に記憶するよう制御し、 前記一括消去時に前記不良アドレスが存在しなくなれば
前記メモリ素子に記憶した前記不良アドレスおよび冗長
メモリ選択情報を消去するよう制御することを特徴とす
る請求項２記載の半導体記憶装置。 - 【請求項６】 メインメモリセル部と、このメインメモ
リセル部の不良メモリセルを列または行の予め定めたア
レイ単位で交換するための冗長メモリセル部と、前記冗
長メモリセル部の置換情報を記憶する複数の置換情報記
憶手段とを含む自動置換手段とを備える一括消去型の電
気的に書換および消去可能な不揮発性の半導体記憶装置
の冗長メモリセル部の置換方法において、 前記メインメモリの一括消去時に前記メインメモリセル
部のメモリセルのしきい値電圧が予め定めた正常しきい
値電圧より低い不良メモリセルであることを検出する第
１のステップと、 前記第１のステップの検出結果前記メインメモリセル部
に前記不良メモリセルがなくかつ前記置換情報が記憶さ
れていたときこの置換情報を消去する第２のステップ
と、 前記第１のステップの検出結果前記メインメモリセル部
に前記不良メモリセルがあればこの不良メモリセルを前
記冗長メモリセル部に置換する第３のステップとを含む
半導体記憶装置の冗長メモリセル部の置換方法。 - 【請求項７】 前記冗長メモリセル部の一括消去時に前
記冗長メモリセル部のメモリセルのしきい値電圧が予め
定めた正常しきい値電圧より低い不良メモリセルである
ことを検出する第４のステップと、 前記第４のステップの検出結果前記冗長メモリセル部に
前記不良メモリセルがなくかつ前記置換情報にこの冗長
メモリセル部が不良状態であることを示す使用禁止情報
を含んで記憶されていたときこの置換情報を消去する第
５のステップと、 前記第４のステップの検出結果前記冗長メモリセル部に
前記不良メモリセルがあれば前記置換情報にこの冗長メ
モリセル部の前記使用禁止情報を含んで記憶する第６の
ステップとを含みこれら第４〜第６のステップが前記第
１のステップの前に行われることを特徴とする請求項６
記載の半導体記憶装置の冗長メモリセル部の置換方法。 - 【請求項８】 メインメモリセル部と、このメインメモ
リセル部の不良メモリセルを列または行の予め定めたア
レイ単位で交換するための冗長メモリセル部と、前記冗
長メモリセル部の置換情報を記憶する置換情報記憶手段
とを含む自動置換手段とを備える一括消去型の電気的に
書換および消去可能な不揮発性の半導体記憶装置の冗長
メモリセル部の置換方法において、 最初に前記冗長メモリ置換情報を消去する第１のステッ
プと、 前記メインメモリセル部のメモリセルのしきい値電圧が
予め定めた正常しきい値電圧より低い不良メモリセルで
あることを検出する第２のステップと、 前記第１のステップの検出結果前記メインメモリセル部
に前記不良メモリセルがあればこの不良メモリセルを前
記冗長メモリセル部に置換する第３のステップとを含む
半導体記憶装置の冗長メモリセル部の置換方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238012A JP2710237B2 (ja) | 1995-09-18 | 1995-09-18 | 半導体記憶装置およびその冗長メモリセル部の置換方法 |
| DE69627595T DE69627595T2 (de) | 1995-09-18 | 1996-09-18 | Halbleiterspeicher und Verfahren zum Ersetzen einer redundanten Speicherzelle |
| KR1019960040501A KR100241838B1 (ko) | 1995-09-18 | 1996-09-18 | 반도체 기억장치 및 그 용장 메모리셀부의 치환방법 |
| US08/715,409 US5684740A (en) | 1995-09-18 | 1996-09-18 | Semiconductor memory and method for substituting a redundancy memory cell |
| EP96114970A EP0763794B1 (en) | 1995-09-18 | 1996-09-18 | Semiconductor memory and method for substituting a redundancy memory cell |
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| Application Number | Priority Date | Filing Date | Title |
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| JP7238012A JP2710237B2 (ja) | 1995-09-18 | 1995-09-18 | 半導体記憶装置およびその冗長メモリセル部の置換方法 |
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| JPH0982099A JPH0982099A (ja) | 1997-03-28 |
| JP2710237B2 true JP2710237B2 (ja) | 1998-02-10 |
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Family Applications (1)
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| JP (1) | JP2710237B2 (ja) |
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- 1996-09-18 DE DE69627595T patent/DE69627595T2/de not_active Expired - Fee Related
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- 1996-09-18 US US08/715,409 patent/US5684740A/en not_active Expired - Lifetime
- 1996-09-18 EP EP96114970A patent/EP0763794B1/en not_active Expired - Lifetime
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