JPH09306198A - 冗長列及び入／出力線を備えたａｓｉｃメモリを修復するための方法 - Google Patents
冗長列及び入／出力線を備えたａｓｉｃメモリを修復するための方法Info
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- JPH09306198A JPH09306198A JP9014406A JP1440697A JPH09306198A JP H09306198 A JPH09306198 A JP H09306198A JP 9014406 A JP9014406 A JP 9014406A JP 1440697 A JP1440697 A JP 1440697A JP H09306198 A JPH09306198 A JP H09306198A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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-
- G—PHYSICS
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/838—Masking faults in memories by using spares or by reconfiguring using programmable devices with substitution of defective spares
Abstract
(57)【要約】
【課題】本発明の目的は、冗長列及びＩ／Ｏメモリ線を
備えて製造されるＡＳＩＣメモリにおいて、欠陥メモリ
線の修復を容易にする方法を提供することである。 【解決手段】上記目的は、複数の冗長Ｉ／Ｏメモリ線に
対して選択的に接続可能な複数のＩ／Ｏメモリ線と交差
する、複数の冗長列メモリ線に対して選択的に接続可能
な複数の列メモリ線を有する、構成可能なＡＳＩＣメモ
リアレイのチップ搭載修復を実施する方法において、メ
モリアレイ内の欠陥メモリ線を試験するステップと、強
制的修復が、欠陥メモリ線を修復するのに必要であるか
否かを判定するステップと、欠陥メモリ線を、それに選
択的に接続された冗長メモリ線で修復するステップとを
含む方法により達成される。
備えて製造されるＡＳＩＣメモリにおいて、欠陥メモリ
線の修復を容易にする方法を提供することである。 【解決手段】上記目的は、複数の冗長Ｉ／Ｏメモリ線に
対して選択的に接続可能な複数のＩ／Ｏメモリ線と交差
する、複数の冗長列メモリ線に対して選択的に接続可能
な複数の列メモリ線を有する、構成可能なＡＳＩＣメモ
リアレイのチップ搭載修復を実施する方法において、メ
モリアレイ内の欠陥メモリ線を試験するステップと、強
制的修復が、欠陥メモリ線を修復するのに必要であるか
否かを判定するステップと、欠陥メモリ線を、それに選
択的に接続された冗長メモリ線で修復するステップとを
含む方法により達成される。
Description
【０００１】
【発明の属する技術分野】本発明は、特定用途向け集積
回路（ＡＳＩＣ）メモリの分野に関し、更に詳細には、
ＡＳＩＣメモリ内の冗長メモリ線で、欠陥メモリ線を修
復するための方法に関する。
回路（ＡＳＩＣ）メモリの分野に関し、更に詳細には、
ＡＳＩＣメモリ内の冗長メモリ線で、欠陥メモリ線を修
復するための方法に関する。
【０００２】
【従来の技術】半導体産業において、ＡＳＩＣメモリ
は、集積回路（ＩＣ）設計に莫大な人気を得ている。Ａ
ＳＩＣは、更に短い所要時間でのＩＣのカスタム、又は
半カスタム設計を可能にすると同時に、全体のコンポー
ネント数、及び製造コストを低減する。ＡＳＩＣは、所
望の論理回路を構成する構成単位として、「標準セル」
のライブラリを使用する。標準セルには、共通使用のプ
ログラム可能論理アレイ、デコーダ、レジスタ、カウン
タ、及び他の慣用的な回路又はコンポーネントが含まれ
る。
は、集積回路（ＩＣ）設計に莫大な人気を得ている。Ａ
ＳＩＣは、更に短い所要時間でのＩＣのカスタム、又は
半カスタム設計を可能にすると同時に、全体のコンポー
ネント数、及び製造コストを低減する。ＡＳＩＣは、所
望の論理回路を構成する構成単位として、「標準セル」
のライブラリを使用する。標準セルには、共通使用のプ
ログラム可能論理アレイ、デコーダ、レジスタ、カウン
タ、及び他の慣用的な回路又はコンポーネントが含まれ
る。
【０００３】ＡＳＩＣチップは、行メモリ線と交差する
列メモリ線を備えた、単一の、又は多数の構成可能なメ
モリアレイを内蔵している。複数の行メモリ線が、共に
グループ化されて、Ｉ／Ｏ（入／出力）メモリブロック
を形成できる。かかる場合、メモリアレイは、Ｉ／Ｏメ
モリブロックと交差する列メモリ線を内蔵している。１
つの列メモリ線と１つのＩ／Ｏメモリ線の間の各交差点
は、論理「０」又は「１」の２進数を格納する１つのメ
モリセルを表す。これらのメモリセルの集合が、カスタ
ム、又は半カスタムＡＳＩＣチップを実施するための主
要構成単位として機能する、１つのメモリアレイを形成
する。
列メモリ線を備えた、単一の、又は多数の構成可能なメ
モリアレイを内蔵している。複数の行メモリ線が、共に
グループ化されて、Ｉ／Ｏ（入／出力）メモリブロック
を形成できる。かかる場合、メモリアレイは、Ｉ／Ｏメ
モリブロックと交差する列メモリ線を内蔵している。１
つの列メモリ線と１つのＩ／Ｏメモリ線の間の各交差点
は、論理「０」又は「１」の２進数を格納する１つのメ
モリセルを表す。これらのメモリセルの集合が、カスタ
ム、又は半カスタムＡＳＩＣチップを実施するための主
要構成単位として機能する、１つのメモリアレイを形成
する。
【０００４】ＡＳＩＣ設計の１つの落し穴が生じるの
は、メモリセルが、例えばセル構造の劣化、外部要約欠
陥、又は他の理由によって引き起こされる、正確なデー
タを保持しなくなる場合である。セル構造の劣化は、メ
モリセルの長期使用から生じ得る。外部要約欠陥は、半
導体製造工程時に、不要な粒子が、半導体層上に付着す
ることから生じ得る。単一のメモリセル欠陥は、ＡＳＩ
Ｃチップ全体を機能障害にして、そのチップを使用不可
能にする恐れがある。欠陥メモリセルを含む欠陥ＡＳＩ
Ｃチップは、修復又は交換して、ＡＳＩＣチップの適切
な機能が保証される必要がある。
は、メモリセルが、例えばセル構造の劣化、外部要約欠
陥、又は他の理由によって引き起こされる、正確なデー
タを保持しなくなる場合である。セル構造の劣化は、メ
モリセルの長期使用から生じ得る。外部要約欠陥は、半
導体製造工程時に、不要な粒子が、半導体層上に付着す
ることから生じ得る。単一のメモリセル欠陥は、ＡＳＩ
Ｃチップ全体を機能障害にして、そのチップを使用不可
能にする恐れがある。欠陥メモリセルを含む欠陥ＡＳＩ
Ｃチップは、修復又は交換して、ＡＳＩＣチップの適切
な機能が保証される必要がある。
【０００５】他の困難性は、ＡＳＩＣチップ内への更に
高密度の構成単位の実装から生じる。大型のメモリブロ
ックは、Ｉ／Ｏメモリ線と交差する多数の列データ線を
内蔵している。メモリアレイのサイズが増大するにつれ
て、正確に機能するメモリアレイの数が比例して減少す
るが、この原因は、より大型のメモリアレイ内で、メモ
リセル欠陥を突き止める確度が増大するためである。か
かる大型のＡＳＩＣメモリを製造すると同時に、コスト
管理を維持するために、冗長性のある方法体系が、正確
に機能する状態でメモりアレイ全体を維持するのに望ま
れる。
高密度の構成単位の実装から生じる。大型のメモリブロ
ックは、Ｉ／Ｏメモリ線と交差する多数の列データ線を
内蔵している。メモリアレイのサイズが増大するにつれ
て、正確に機能するメモリアレイの数が比例して減少す
るが、この原因は、より大型のメモリアレイ内で、メモ
リセル欠陥を突き止める確度が増大するためである。か
かる大型のＡＳＩＣメモリを製造すると同時に、コスト
管理を維持するために、冗長性のある方法体系が、正確
に機能する状態でメモりアレイ全体を維持するのに望ま
れる。
【０００６】慣用的な解決策によって、多数の独立実施
の工程を包含する修復方式が提供されるが、その工程の
各々は、ＡＳＩＣチップの外部にある装置を必要とす
る。これらの工程の第１は試験である。自動試験装置
（ＡＴＥ）が用いられて、１つのＡＳＩＣチップ上の少
なくとも１つのメモリアレイが試験される。一連の試験
信号パターンが、ＡＴＥを介して印加されて、メモリ欠
陥の場所が、次いでＡＴＥ内に記録される応答出力に基
づいて検出される。次の工程は解析の１つである。外部
のソフトウェアを用いて、欠陥メモリ線を修復するため
に、冗長メモリの最適利用が決定される。第３の工程は
修復工程である。溶融及び／溶融防止装置が、選択除去
用にチップ上に形成される回路ヒューズの切断を容易に
して、欠陥メモリセルが修復される。最終工程には、チ
ップが、修復後に適切に機能することを保証するため
に、ＡＴＥを用いたチップの再試験が伴う。修復された
チップは、次に、実装されて顧客に送られる。
の工程を包含する修復方式が提供されるが、その工程の
各々は、ＡＳＩＣチップの外部にある装置を必要とす
る。これらの工程の第１は試験である。自動試験装置
（ＡＴＥ）が用いられて、１つのＡＳＩＣチップ上の少
なくとも１つのメモリアレイが試験される。一連の試験
信号パターンが、ＡＴＥを介して印加されて、メモリ欠
陥の場所が、次いでＡＴＥ内に記録される応答出力に基
づいて検出される。次の工程は解析の１つである。外部
のソフトウェアを用いて、欠陥メモリ線を修復するため
に、冗長メモリの最適利用が決定される。第３の工程は
修復工程である。溶融及び／溶融防止装置が、選択除去
用にチップ上に形成される回路ヒューズの切断を容易に
して、欠陥メモリセルが修復される。最終工程には、チ
ップが、修復後に適切に機能することを保証するため
に、ＡＴＥを用いたチップの再試験が伴う。修復された
チップは、次に、実装されて顧客に送られる。
【０００７】
【発明が解決しようとする課題】ＡＳＩＣチップを修復
するためのかかる技法は、ユーザから戻される欠陥チッ
プを修復するために、製造業者に共通に負担をかけてい
る。欠陥チップを修復するために、製造業者は通常、２
つの試験を連続して実施する。第１の試験は、修復前に
実施され、第２の試験は、修復後に実施される。この修
復工程は、時間を費やし、また製造業者にとって割高で
ある。更に、かかる修復技法はチップの外部で実施さ
れ、またチップは、各工程間及び各工程時に、誤って取
り扱われる可能性があり、それによりチップに更なる欠
陥が引き起こされる。最後に、修復は、製造業者の現場
で実施されるので、使用後に欠陥となる部品は、修復が
可能であるとしても一般には廃棄される。
するためのかかる技法は、ユーザから戻される欠陥チッ
プを修復するために、製造業者に共通に負担をかけてい
る。欠陥チップを修復するために、製造業者は通常、２
つの試験を連続して実施する。第１の試験は、修復前に
実施され、第２の試験は、修復後に実施される。この修
復工程は、時間を費やし、また製造業者にとって割高で
ある。更に、かかる修復技法はチップの外部で実施さ
れ、またチップは、各工程間及び各工程時に、誤って取
り扱われる可能性があり、それによりチップに更なる欠
陥が引き起こされる。最後に、修復は、製造業者の現場
で実施されるので、使用後に欠陥となる部品は、修復が
可能であるとしても一般には廃棄される。
【０００８】ＡＳＩＣメーカは、メモリ欠陥の影響を受
けにくいチップを製造しようと努力するが、現実問題と
して、メモリ欠陥は本当に各種の理由で生じる。かかる
原因は、製造工程時に起こる可能性があり、それは例え
ば、散発的な埃の粒子が、工程時にメモりセルの表面に
付着する場合である。ＡＳＩＣメモリの密度が増大する
につれて、メモリ欠陥の確度も、幾分線形的な割合で増
大する。結果として、欠陥ＡＳＩＣチップによって、製
造ラインが減速し、またＡＳＩＣチップの使用に余分な
コストが加わる。
けにくいチップを製造しようと努力するが、現実問題と
して、メモリ欠陥は本当に各種の理由で生じる。かかる
原因は、製造工程時に起こる可能性があり、それは例え
ば、散発的な埃の粒子が、工程時にメモりセルの表面に
付着する場合である。ＡＳＩＣメモリの密度が増大する
につれて、メモリ欠陥の確度も、幾分線形的な割合で増
大する。結果として、欠陥ＡＳＩＣチップによって、製
造ラインが減速し、またＡＳＩＣチップの使用に余分な
コストが加わる。
【０００９】従って、望まれているのは、冗長列及びＩ
／Ｏメモリ線を備えたＡＳＩＣチップのチップ搭載修復
方式を、最適化された仕方で実施するための方法を提供
することである。
／Ｏメモリ線を備えたＡＳＩＣチップのチップ搭載修復
方式を、最適化された仕方で実施するための方法を提供
することである。
【００１０】よって、本発明の目的は、冗長列及びＩ／
Ｏメモリ線を備えて製造されるＡＳＩＣメモリにおい
て、欠陥メモリ線の修復を容易にする方法を提供するこ
とである。
Ｏメモリ線を備えて製造されるＡＳＩＣメモリにおい
て、欠陥メモリ線の修復を容易にする方法を提供するこ
とである。
【００１１】
【課題を解決するための手段】本発明の方法は、ＡＳＩ
Ｃメモリ内のメモリアレイにおける欠陥メモリ線を修復
する際に、最適なシステム性能を得るために、漸進緊急
度及び動的修復方式を用いる。ＡＳＩＣチップの修復の
成功は、部分的に、内蔵自己試験（ＢＩＳＴ）パスが実
行される回数、及び列及びＩ／Ｏメモリ線の修復を実施
する時期の決定に依存する。ＢＩＳＴパスは通常、メモ
リアレイ全体を試験するのに十分であり、ＢＩＳＴパス
の数は、メモリアレイにおいて試験すべき列の数に匹敵
する。本発明による動的修復方式は、ＢＩＳＴパスをた
どって、欠陥メモリ線の強制的修復の指示が判定される
とすぐに、冗長メモリ線で欠陥メモリ線を修復する。２
つの型式の強制的修復が実施され、すなわち、欠陥列メ
モリを交換する強制的列修復と、欠陥Ｉ／Ｏメモリ線を
交換する強制的Ｉ／Ｏ修復である。これら２つの強制方
式は、各ＢＩＳＴパス毎に、ＡＳＩＣメモリに同時に加
えられる。強制的列修復が呼び出されると、欠陥列のア
ドレス位置は、冗長列メモリ線に関連した新規のアドレ
ス位置に再経路指定される。同様に、強制的Ｉ／Ｏ修復
が適用されると、欠陥Ｉ／Ｏのアドレス位置は、冗長Ｉ
／Ｏメモリ線に関連した新規のアドレス位置に再経路指
定される。両方の修復が必要とされる場合、本発明の方
法は、他方の強制的修復よりも一方の強制的修復を選好
する、特定の優勢欠陥機構を含む。例えば、強制的列修
復は、強制的Ｉ／Ｏ修復よりも優勢欠陥機構であると指
定される。ゆえに、欠陥列又はＩ／Ｏメモリ線は、各列
又はＩ／Ｏメモリ線における欠陥が検出される際に、動
的に修復される。
Ｃメモリ内のメモリアレイにおける欠陥メモリ線を修復
する際に、最適なシステム性能を得るために、漸進緊急
度及び動的修復方式を用いる。ＡＳＩＣチップの修復の
成功は、部分的に、内蔵自己試験（ＢＩＳＴ）パスが実
行される回数、及び列及びＩ／Ｏメモリ線の修復を実施
する時期の決定に依存する。ＢＩＳＴパスは通常、メモ
リアレイ全体を試験するのに十分であり、ＢＩＳＴパス
の数は、メモリアレイにおいて試験すべき列の数に匹敵
する。本発明による動的修復方式は、ＢＩＳＴパスをた
どって、欠陥メモリ線の強制的修復の指示が判定される
とすぐに、冗長メモリ線で欠陥メモリ線を修復する。２
つの型式の強制的修復が実施され、すなわち、欠陥列メ
モリを交換する強制的列修復と、欠陥Ｉ／Ｏメモリ線を
交換する強制的Ｉ／Ｏ修復である。これら２つの強制方
式は、各ＢＩＳＴパス毎に、ＡＳＩＣメモリに同時に加
えられる。強制的列修復が呼び出されると、欠陥列のア
ドレス位置は、冗長列メモリ線に関連した新規のアドレ
ス位置に再経路指定される。同様に、強制的Ｉ／Ｏ修復
が適用されると、欠陥Ｉ／Ｏのアドレス位置は、冗長Ｉ
／Ｏメモリ線に関連した新規のアドレス位置に再経路指
定される。両方の修復が必要とされる場合、本発明の方
法は、他方の強制的修復よりも一方の強制的修復を選好
する、特定の優勢欠陥機構を含む。例えば、強制的列修
復は、強制的Ｉ／Ｏ修復よりも優勢欠陥機構であると指
定される。ゆえに、欠陥列又はＩ／Ｏメモリ線は、各列
又はＩ／Ｏメモリ線における欠陥が検出される際に、動
的に修復される。
【００１２】漸進緊急度方式は、ＢＩＳＴを実施する実
行時間が過度にならないことを保証する。これは、各Ｂ
ＩＳＴパスの終了時に、強制的列又は強制的Ｉ／Ｏ修復
を実施する緊急度を増大することにより達成される。強
制的列修復の閾値は、冗長列カウンタを１だけディクリ
メントすることにより、各ＢＩＳＴパスの増分と共に低
下する。冗長列カウンタは、目的をなす決定のために用
いられ、必ずしも、利用可能な冗長列メモリ線の実際の
数を反映していない。同様に、強制的Ｉ／Ｏ修復の閾値
は、冗長Ｉ／Ｏカウンタを１だけディクリメントするこ
とにより、各ＢＩＳＴパスの増分と共に減少する。冗長
Ｉ／Ｏカウンタは、強制的Ｉ／Ｏ修復が必要であるのか
否かを判断する変数として機能し、必ずしも、利用可能
な冗長Ｉ／Ｏメモリ線の実際の数を反映していない。１
つの実施例において、以下の演算速度を用いて、ＢＩＳ
Ｔパスの数、すなわち、最大で次の整数まで値を丸めた
Ｒｒｃ／５が決定される。例えば、メモリアレイが、８
個の冗長列メモリ線を含むとすれば、本発明の方法は、
メモリアレイを通じて２つのＢＩＳＴパスを実行するこ
とになる。
行時間が過度にならないことを保証する。これは、各Ｂ
ＩＳＴパスの終了時に、強制的列又は強制的Ｉ／Ｏ修復
を実施する緊急度を増大することにより達成される。強
制的列修復の閾値は、冗長列カウンタを１だけディクリ
メントすることにより、各ＢＩＳＴパスの増分と共に低
下する。冗長列カウンタは、目的をなす決定のために用
いられ、必ずしも、利用可能な冗長列メモリ線の実際の
数を反映していない。同様に、強制的Ｉ／Ｏ修復の閾値
は、冗長Ｉ／Ｏカウンタを１だけディクリメントするこ
とにより、各ＢＩＳＴパスの増分と共に減少する。冗長
Ｉ／Ｏカウンタは、強制的Ｉ／Ｏ修復が必要であるのか
否かを判断する変数として機能し、必ずしも、利用可能
な冗長Ｉ／Ｏメモリ線の実際の数を反映していない。１
つの実施例において、以下の演算速度を用いて、ＢＩＳ
Ｔパスの数、すなわち、最大で次の整数まで値を丸めた
Ｒｒｃ／５が決定される。例えば、メモリアレイが、８
個の冗長列メモリ線を含むとすれば、本発明の方法は、
メモリアレイを通じて２つのＢＩＳＴパスを実行するこ
とになる。
【００１３】
【発明の実施の形態】ここで図１を参照すると、そこに
は、構成可能なＡＳＩＣメモリを試験及び修復するため
のシステム１０のブロック図が示されている。システム
１０は、メモリアレイ３０と、内蔵自己試験（ＢＩＳ
Ｔ）回路２２と、故障ラッチ／修復実行（ＦＬＡＲＥ）
回路２５とからなる。メモリアレイ３０は、列メモリ線
とＩ／Ｏメモリ線の交差点において、２進形式で表され
る論理データを記憶するために、Ｉ／Ｏメモリ線と交差
する列メモリ線のマトリックスを含む。ＢＩＳＴ２２
は、メモリアレイ３０に結合されて、もしあれば、メモ
リアレイ３０における欠陥列及びＩ／Ｏメモリ線に対し
て試験を行う。ＢＩＳＴ２２は、異なる試験パターンを
発生して、メモリセルの完全性を検証するために、試験
パターン発生器２３を含んでいる。ＦＬＡＲＥ２５は、
メモリアレイ３０に結合されて、欠陥メモリ線の元のア
ドレス位置を、冗長メモリ線のマッピングされたアドレ
ス位置に再指向することにより、欠陥列及びＩ／Ｏメモ
リ線を修復する。ＦＬＡＲＥ２５は、列メモリ線を修復
するための列自己修復回路２６と、Ｉ／Ｏメモリ線を修
復するためのＩ／Ｏ自己修復回路２７とを含んでいる。
ＦＬＡＲＥ２５により故障のある列又はＩ／Ｏメモリ線
を修復する決定は、本明細書で後ほど説明するように、
修復方法を実施するために選択された、優勢欠陥機構に
依存する。
は、構成可能なＡＳＩＣメモリを試験及び修復するため
のシステム１０のブロック図が示されている。システム
１０は、メモリアレイ３０と、内蔵自己試験（ＢＩＳ
Ｔ）回路２２と、故障ラッチ／修復実行（ＦＬＡＲＥ）
回路２５とからなる。メモリアレイ３０は、列メモリ線
とＩ／Ｏメモリ線の交差点において、２進形式で表され
る論理データを記憶するために、Ｉ／Ｏメモリ線と交差
する列メモリ線のマトリックスを含む。ＢＩＳＴ２２
は、メモリアレイ３０に結合されて、もしあれば、メモ
リアレイ３０における欠陥列及びＩ／Ｏメモリ線に対し
て試験を行う。ＢＩＳＴ２２は、異なる試験パターンを
発生して、メモリセルの完全性を検証するために、試験
パターン発生器２３を含んでいる。ＦＬＡＲＥ２５は、
メモリアレイ３０に結合されて、欠陥メモリ線の元のア
ドレス位置を、冗長メモリ線のマッピングされたアドレ
ス位置に再指向することにより、欠陥列及びＩ／Ｏメモ
リ線を修復する。ＦＬＡＲＥ２５は、列メモリ線を修復
するための列自己修復回路２６と、Ｉ／Ｏメモリ線を修
復するためのＩ／Ｏ自己修復回路２７とを含んでいる。
ＦＬＡＲＥ２５により故障のある列又はＩ／Ｏメモリ線
を修復する決定は、本明細書で後ほど説明するように、
修復方法を実施するために選択された、優勢欠陥機構に
依存する。
【００１４】図２は、欠陥列及びＩ／Ｏメモリ線の修復
を実施するための好適な実施例の流れ図を示す。工程
は、初期化ステップ４０で始まり、列カウンタ（Ｒｃ）
初期化ステップ４１、Ｉ／Ｏカウンタ（Ｉ／Ｏｃ）初期
化ステップ４２、列エラーカウンタ（Ｒｅｃ）初期化ス
テップ４３、及びＩ／Ｏエラーカウンタ（Ｉ／Ｏｅｃ）
初期化ステップ４４により、複数のカウンタがゼロにリ
セットされる。列カウンタＲｃ及びＩ／ＯカウンタＩ／
Ｏｃは、試験しようとするＡＳＩＣメモリアレイ３０内
の特定のメモリセルの列及びＩ／Ｏ位置を指示する。列
エラーカウンタＲｅｃは、１つの列メモリ線に関して検
出された欠陥セルの全体数を維持する。Ｉ／Ｏエラーカ
ウンタＩ／Ｏは、１つのＩ／Ｏメモリ線に関して検出さ
れた欠陥セルの全体数を維持する。初期化ステップ４０
は更に、利用可能な冗長列の数を表す、冗長列カウンタ
Ｒｒｃをセットするステップ４５と、利用可能な冗長Ｉ
／Ｏメモリ線の数を表す、冗長Ｉ／ＯカウンタＩ／Ｏｒ
ｃをセットするステップ４６を含む。冗長列カウンタＲ
ｒｃは、試験及び修復工程時に、強制的列修復を発生す
るための閾値を指示する。冗長Ｉ／ＯカウンタＩ／Ｏｒ
ｃは、試験及び修復工程時に、特定の所定時間で強制的
Ｉ／Ｏ修復を発生するための閾値を指示する。Ｒｒｃの
閾値は、初期に、冗長列メモリ線の数に等しく設定され
る。加えて、Ｉ／Ｏｒｃの閾値は、初期に、冗長Ｉ／Ｏ
メモリ線の数に等しく設定される。
を実施するための好適な実施例の流れ図を示す。工程
は、初期化ステップ４０で始まり、列カウンタ（Ｒｃ）
初期化ステップ４１、Ｉ／Ｏカウンタ（Ｉ／Ｏｃ）初期
化ステップ４２、列エラーカウンタ（Ｒｅｃ）初期化ス
テップ４３、及びＩ／Ｏエラーカウンタ（Ｉ／Ｏｅｃ）
初期化ステップ４４により、複数のカウンタがゼロにリ
セットされる。列カウンタＲｃ及びＩ／ＯカウンタＩ／
Ｏｃは、試験しようとするＡＳＩＣメモリアレイ３０内
の特定のメモリセルの列及びＩ／Ｏ位置を指示する。列
エラーカウンタＲｅｃは、１つの列メモリ線に関して検
出された欠陥セルの全体数を維持する。Ｉ／Ｏエラーカ
ウンタＩ／Ｏは、１つのＩ／Ｏメモリ線に関して検出さ
れた欠陥セルの全体数を維持する。初期化ステップ４０
は更に、利用可能な冗長列の数を表す、冗長列カウンタ
Ｒｒｃをセットするステップ４５と、利用可能な冗長Ｉ
／Ｏメモリ線の数を表す、冗長Ｉ／ＯカウンタＩ／Ｏｒ
ｃをセットするステップ４６を含む。冗長列カウンタＲ
ｒｃは、試験及び修復工程時に、強制的列修復を発生す
るための閾値を指示する。冗長Ｉ／ＯカウンタＩ／Ｏｒ
ｃは、試験及び修復工程時に、特定の所定時間で強制的
Ｉ／Ｏ修復を発生するための閾値を指示する。Ｒｒｃの
閾値は、初期に、冗長列メモリ線の数に等しく設定され
る。加えて、Ｉ／Ｏｒｃの閾値は、初期に、冗長Ｉ／Ｏ
メモリ線の数に等しく設定される。
【００１５】各種のカウンタが適切にセットされた後、
ＢＩＳＴ読取り動作５０が実行されて、Ｒｃ及びＩ／Ｏ
ｃカウンタにより指示されるような、特定のメモリセル
での記憶データが読み出される。列試験ステップ５２
で、メモリセルの内部構造に関するいかなる列欠陥も検
出され、それと同時に、Ｉ／Ｏ試験ステップ５４で、メ
モリセルの内部又は周辺構造に関するいかなるＩ／Ｏ欠
陥も検出される。列試験ステップ５２、及びＩ／Ｏ試験
ステップ５４は、試験下のメモリセルに対する４つの可
能性のある状態、すなわち、強制的列又はＩ／Ｏ修復な
しの状態（ステップ６０）と、強制的列修復の状態（ス
テップ６２）と、強制的Ｉ／Ｏ修復の状態（ステップ６
４）と、強制的列修復及び強制的Ｉ／Ｏ修復の両方の状
態（ステップ６６）のうちの１つを指示する。最初の３
つの状態は、衝突手順を生み出さないが、強制的列修復
及び強制的Ｉ／Ｏ修復の両方を必要とする状態６６で
は、強制的列修復及び強制的Ｉ／Ｏ修復は、どちらの強
制的修復が、他方よりも優先度を有するかを判定して調
停が行われる（ステップ６８）。好適な実施例において
は、強制的列修復の方が、強制的Ｉ／Ｏ修復よりも選好
的な強制的修復として指示されている。
ＢＩＳＴ読取り動作５０が実行されて、Ｒｃ及びＩ／Ｏ
ｃカウンタにより指示されるような、特定のメモリセル
での記憶データが読み出される。列試験ステップ５２
で、メモリセルの内部構造に関するいかなる列欠陥も検
出され、それと同時に、Ｉ／Ｏ試験ステップ５４で、メ
モリセルの内部又は周辺構造に関するいかなるＩ／Ｏ欠
陥も検出される。列試験ステップ５２、及びＩ／Ｏ試験
ステップ５４は、試験下のメモリセルに対する４つの可
能性のある状態、すなわち、強制的列又はＩ／Ｏ修復な
しの状態（ステップ６０）と、強制的列修復の状態（ス
テップ６２）と、強制的Ｉ／Ｏ修復の状態（ステップ６
４）と、強制的列修復及び強制的Ｉ／Ｏ修復の両方の状
態（ステップ６６）のうちの１つを指示する。最初の３
つの状態は、衝突手順を生み出さないが、強制的列修復
及び強制的Ｉ／Ｏ修復の両方を必要とする状態６６で
は、強制的列修復及び強制的Ｉ／Ｏ修復は、どちらの強
制的修復が、他方よりも優先度を有するかを判定して調
停が行われる（ステップ６８）。好適な実施例において
は、強制的列修復の方が、強制的Ｉ／Ｏ修復よりも選好
的な強制的修復として指示されている。
【００１６】これら４つの可能性のある状態において、
ＢＩＳＴ読取り動作の発生を反映させるために、メモリ
の試験に続いて、１組のカウンタを更新する必要があ
る。第１に、強制的列又はＩ／Ｏ修復がない状態である
（ステップ６０）という判定の後、カウンタの特定組が
更新されて（ステップ７０）、ＢＩＳＴ読取り動作の実
行が終了しており、強制的列又はＩ／Ｏ修復なしの状態
は必要でないということが反映される。第２に、強制的
列修復の状態である（ステップ６４）という判定の後、
システム１０は、強制的列修復を実施して（ステップ７
２）、欠陥列メモリ線のアドレス位置を、冗長列メモリ
線の新規のアドレス位置に再経路指定する。強制的列修
復に関して対応する組のカウンタが更新されて（ステッ
プ７３）、ＢＩＳＴ読取り動作の実行が終了しているこ
とが反映される。第３に、強制的Ｉ／Ｏ修復の状態であ
る（ステップ６４）という判定の後、システム１０は、
強制的Ｉ／Ｏ修復を実施して（ステップ７４）、欠陥Ｉ
／Ｏメモリ線のアドレス位置を、冗長Ｉ／Ｏメモリ線の
新規のアドレス位置に再経路指定する。強制的Ｉ／Ｏ修
復に関して対応する組のカウンタが更新されて（ステッ
プ７５）、ＢＩＳＴ読取り動作の実行が終了しているこ
とが反映される。これら４つの修復状態に関する動作
を、図７−９を参照して更に説明する。
ＢＩＳＴ読取り動作の発生を反映させるために、メモリ
の試験に続いて、１組のカウンタを更新する必要があ
る。第１に、強制的列又はＩ／Ｏ修復がない状態である
（ステップ６０）という判定の後、カウンタの特定組が
更新されて（ステップ７０）、ＢＩＳＴ読取り動作の実
行が終了しており、強制的列又はＩ／Ｏ修復なしの状態
は必要でないということが反映される。第２に、強制的
列修復の状態である（ステップ６４）という判定の後、
システム１０は、強制的列修復を実施して（ステップ７
２）、欠陥列メモリ線のアドレス位置を、冗長列メモリ
線の新規のアドレス位置に再経路指定する。強制的列修
復に関して対応する組のカウンタが更新されて（ステッ
プ７３）、ＢＩＳＴ読取り動作の実行が終了しているこ
とが反映される。第３に、強制的Ｉ／Ｏ修復の状態であ
る（ステップ６４）という判定の後、システム１０は、
強制的Ｉ／Ｏ修復を実施して（ステップ７４）、欠陥Ｉ
／Ｏメモリ線のアドレス位置を、冗長Ｉ／Ｏメモリ線の
新規のアドレス位置に再経路指定する。強制的Ｉ／Ｏ修
復に関して対応する組のカウンタが更新されて（ステッ
プ７５）、ＢＩＳＴ読取り動作の実行が終了しているこ
とが反映される。これら４つの修復状態に関する動作
を、図７−９を参照して更に説明する。
【００１７】次に図３を参照すると、そこには、強制的
列修復が必要であるか否かを判定するために、列メモリ
セルを試験する工程５２の流れ図が示されている。上記
のように、列カウンタＲｃ、及びＩ／ＯカウンタＩ／Ｏ
ｃは、ゼロに初期化され、それによりメモリセルが、列
ゼロ及びＩ／Ｏゼロ位置においてアクセスされる。メモ
リセルに欠陥がある場合、列エラーカウンタＲｅｃが、
１だけインクリメントされて（ステップ８２）、検出さ
れた欠陥メモリセルの正確なカウント値を維持し、また
Ｉ／ＯエラーカウンタＩ／Ｏｅｃも、１だけインクリメ
ントされて（ステップ８４）、検出された欠陥メモリセ
ルの正確なカウント値を追跡する。更に、メモリセルに
欠陥がない場合、シーケンスは、共通のステップ８６に
進む。更に検証する必要のあるメモリセルが存在する
と、工程は試験ステップ８０に戻って、次のメモリセル
の完全性が検証される。このシーケンスは、１つの特定
列に関する全てのＩ／Ｏセルの試験が終了するまで繰り
返される。強制的列修復は、Ｒｅｃカウント値＞Ｉ／Ｏ
ｒｃカウント値の場合に必要であり、強制的列修復ステ
ップ６２がトリガされる。しかし、Ｒｅｃカウント値＜
Ｉ／Ｏｒｃカウント値であると、強制的列修復なしステ
ップ６０が必要となる。
列修復が必要であるか否かを判定するために、列メモリ
セルを試験する工程５２の流れ図が示されている。上記
のように、列カウンタＲｃ、及びＩ／ＯカウンタＩ／Ｏ
ｃは、ゼロに初期化され、それによりメモリセルが、列
ゼロ及びＩ／Ｏゼロ位置においてアクセスされる。メモ
リセルに欠陥がある場合、列エラーカウンタＲｅｃが、
１だけインクリメントされて（ステップ８２）、検出さ
れた欠陥メモリセルの正確なカウント値を維持し、また
Ｉ／ＯエラーカウンタＩ／Ｏｅｃも、１だけインクリメ
ントされて（ステップ８４）、検出された欠陥メモリセ
ルの正確なカウント値を追跡する。更に、メモリセルに
欠陥がない場合、シーケンスは、共通のステップ８６に
進む。更に検証する必要のあるメモリセルが存在する
と、工程は試験ステップ８０に戻って、次のメモリセル
の完全性が検証される。このシーケンスは、１つの特定
列に関する全てのＩ／Ｏセルの試験が終了するまで繰り
返される。強制的列修復は、Ｒｅｃカウント値＞Ｉ／Ｏ
ｒｃカウント値の場合に必要であり、強制的列修復ステ
ップ６２がトリガされる。しかし、Ｒｅｃカウント値＜
Ｉ／Ｏｒｃカウント値であると、強制的列修復なしステ
ップ６０が必要となる。
【００１８】図４は、強制的Ｉ／Ｏ修復が必要であるか
否かを判定するために、Ｉ／Ｏメモリセルを試験する工
程５４の流れ図を示す。列メモリセルの試験工程５２と
同様に、メモリセルに欠陥がある場合、列エラーカウン
タＲｅｃが、１だけインクリメントされて（ステップ９
２）、検出された欠陥メモリセルの正確なカウント値を
維持し、またＩ／ＯエラーカウンタＩ／Ｏｅｃも、１だ
けインクリメントされて（ステップ９４）、検出された
欠陥メモリセルの正確なカウント値を追跡する。Ｉ／Ｏ
ｅｃカウント値＞Ｒｒｃカウント値の場合、強制的Ｉ／
Ｏ修復が必要であり、強制的Ｉ／Ｏ修復ステップ６４が
トリガされる。しかし、Ｉ／Ｏｅｃカウント値＜Ｒｒｃ
カウント値であると、強制的Ｉ／Ｏ修復なしステップ６
０が必要となる。続いて、Ｉ／ＯカウンタＩ／Ｏｃが、
１だけインクリメントされて（ステップ９６）、ポイン
タが、隣接する列メモリセルに移動する。更に、メモリ
セルに欠陥がない場合、シーケンスは、共通のステップ
９６に進む。更に検証する必要があるメモリセルが存在
すると、工程は試験ステップ９０に戻って、メモリの完
全性が検証される。そしてやはり、工程は、その特定列
に関する全てのＩ／Ｏセルの試験が終了するまで繰り返
される。
否かを判定するために、Ｉ／Ｏメモリセルを試験する工
程５４の流れ図を示す。列メモリセルの試験工程５２と
同様に、メモリセルに欠陥がある場合、列エラーカウン
タＲｅｃが、１だけインクリメントされて（ステップ９
２）、検出された欠陥メモリセルの正確なカウント値を
維持し、またＩ／ＯエラーカウンタＩ／Ｏｅｃも、１だ
けインクリメントされて（ステップ９４）、検出された
欠陥メモリセルの正確なカウント値を追跡する。Ｉ／Ｏ
ｅｃカウント値＞Ｒｒｃカウント値の場合、強制的Ｉ／
Ｏ修復が必要であり、強制的Ｉ／Ｏ修復ステップ６４が
トリガされる。しかし、Ｉ／Ｏｅｃカウント値＜Ｒｒｃ
カウント値であると、強制的Ｉ／Ｏ修復なしステップ６
０が必要となる。続いて、Ｉ／ＯカウンタＩ／Ｏｃが、
１だけインクリメントされて（ステップ９６）、ポイン
タが、隣接する列メモリセルに移動する。更に、メモリ
セルに欠陥がない場合、シーケンスは、共通のステップ
９６に進む。更に検証する必要があるメモリセルが存在
すると、工程は試験ステップ９０に戻って、メモリの完
全性が検証される。そしてやはり、工程は、その特定列
に関する全てのＩ／Ｏセルの試験が終了するまで繰り返
される。
【００１９】次に図５を参照すると、そこには、強制的
列修復方式において再発エラーを処理する工程の流れ図
が示されている。冗長列及びＩ／Ｏメモリ線が、予備メ
モリ線として用いられて、欠陥列及びＩ／Ｏメモリ線が
交換される。しかし、ある場合には、冗長列メモリ線自
体に欠陥がある可能性があり、その場合システム１０
は、冗長メモリ線のアドレス位置において再発エラーを
もたらす（ステップ１２）。かかる場合、欠陥のある冗
長列メモリ線が、禁止されて（ステップ１３）、他の冗
長列メモリ線で置換される（ステップ１４）。それ以外
の場合、すなわち冗長列メモリ線に欠陥がない場合、シ
ステム１０は、機能する冗長列メモリ線で、欠陥列メモ
リ線を置換する。
列修復方式において再発エラーを処理する工程の流れ図
が示されている。冗長列及びＩ／Ｏメモリ線が、予備メ
モリ線として用いられて、欠陥列及びＩ／Ｏメモリ線が
交換される。しかし、ある場合には、冗長列メモリ線自
体に欠陥がある可能性があり、その場合システム１０
は、冗長メモリ線のアドレス位置において再発エラーを
もたらす（ステップ１２）。かかる場合、欠陥のある冗
長列メモリ線が、禁止されて（ステップ１３）、他の冗
長列メモリ線で置換される（ステップ１４）。それ以外
の場合、すなわち冗長列メモリ線に欠陥がない場合、シ
ステム１０は、機能する冗長列メモリ線で、欠陥列メモ
リ線を置換する。
【００２０】図６には、強制的Ｉ／Ｏ修復方式において
再発エラーを処理する工程の流れ図が示されている。冗
長列メモリ線と同様に、冗長Ｉ／Ｏメモリ線自体に欠陥
がある可能性があり、その場合システム１０は、冗長Ｉ
／Ｏメモリ線のアドレス位置において再発エラーをもた
らす（ステップ１５）。かかる場合、欠陥のある冗長Ｉ
／Ｏメモリ線が、禁止されて（ステップ１６）、他の冗
長Ｉ／Ｏメモリ線で置換される（ステップ１７）。それ
以外の場合、すなわち冗長Ｉ／Ｏメモリ線に欠陥がない
場合、システム１０は、機能する冗長Ｉ／Ｏメモリ線
で、欠陥Ｉ／Ｏメモリ線を置換する。
再発エラーを処理する工程の流れ図が示されている。冗
長列メモリ線と同様に、冗長Ｉ／Ｏメモリ線自体に欠陥
がある可能性があり、その場合システム１０は、冗長Ｉ
／Ｏメモリ線のアドレス位置において再発エラーをもた
らす（ステップ１５）。かかる場合、欠陥のある冗長Ｉ
／Ｏメモリ線が、禁止されて（ステップ１６）、他の冗
長Ｉ／Ｏメモリ線で置換される（ステップ１７）。それ
以外の場合、すなわち冗長Ｉ／Ｏメモリ線に欠陥がない
場合、システム１０は、機能する冗長Ｉ／Ｏメモリ線
で、欠陥Ｉ／Ｏメモリ線を置換する。
【００２１】次に図７を参照すると、そこには、強制的
修復なしステップ６０が実行される場合に、各種のカウ
ンタを更新する（ステップ７０）流れ図が示されてい
る。同一の列メモリ線に関して、更に試験する必要があ
るメモリセルが残っていると、Ｉ／Ｏｃカウンタが、１
だけインクリメントされて（ステップ１０１）、ポイン
タが、隣接するメモリセルに移動する。Ｉ／Ｏカウンタ
Ｉ／Ｏｃがゼロにリセットされ（ステップ１０８）、列
エラーカウンタＲｅｃがゼロにリセットされ（ステップ
１０９）、この時点で、工程はＢＩＳＴ読取り動作５０
へと折り返される。メモリアレイ３０内の列の全ての試
験が終了すると（ステップ１００）、以下のステップが
適用可能となる。Ｒｒｃカウンタが、１だけディクリメ
ントされ（ステップ１０２）、またＩ／Ｏ冗長カウンタ
Ｉ／Ｏｒｃも、１だけディクリメントされて（ステップ
１０４）、メモリアレイ３０内のメモリ線を修復するた
めに、緊急度を増大させる漸進緊急度方式が反映され
る。次に、幾つかのカウンタがゼロにリセットされる
が、それには、Ｉ／ＯエラーカウンタＩ／Ｏｅｃのゼロ
へのリセット（ステップ１０６）、列カウンタＲｃのゼ
ロへのリセット（ステップ１０７）、Ｉ／ＯカウンタＩ
／Ｏｃのゼロへのリセット（ステップ１０８）、及び列
エラーカウンタＲｅｃのゼロへのリセット（ステップ１
０９）が含まれる。
修復なしステップ６０が実行される場合に、各種のカウ
ンタを更新する（ステップ７０）流れ図が示されてい
る。同一の列メモリ線に関して、更に試験する必要があ
るメモリセルが残っていると、Ｉ／Ｏｃカウンタが、１
だけインクリメントされて（ステップ１０１）、ポイン
タが、隣接するメモリセルに移動する。Ｉ／Ｏカウンタ
Ｉ／Ｏｃがゼロにリセットされ（ステップ１０８）、列
エラーカウンタＲｅｃがゼロにリセットされ（ステップ
１０９）、この時点で、工程はＢＩＳＴ読取り動作５０
へと折り返される。メモリアレイ３０内の列の全ての試
験が終了すると（ステップ１００）、以下のステップが
適用可能となる。Ｒｒｃカウンタが、１だけディクリメ
ントされ（ステップ１０２）、またＩ／Ｏ冗長カウンタ
Ｉ／Ｏｒｃも、１だけディクリメントされて（ステップ
１０４）、メモリアレイ３０内のメモリ線を修復するた
めに、緊急度を増大させる漸進緊急度方式が反映され
る。次に、幾つかのカウンタがゼロにリセットされる
が、それには、Ｉ／ＯエラーカウンタＩ／Ｏｅｃのゼロ
へのリセット（ステップ１０６）、列カウンタＲｃのゼ
ロへのリセット（ステップ１０７）、Ｉ／ＯカウンタＩ
／Ｏｃのゼロへのリセット（ステップ１０８）、及び列
エラーカウンタＲｅｃのゼロへのリセット（ステップ１
０９）が含まれる。
【００２２】図８は、冗長列メモリ線での欠陥列メモリ
線の強制的列修復ステップに続いて、各種のカウンタを
更新する工程の流れ図を示す。メモリアレイ３０内の列
の全ての検証が終了し（ステップ１１０）、強制列修復
ステップ６２が指示されると、幾つかのカウンタが更新
される。列冗長カウンタＲｒｃが、１だけディクリメン
トされて（ステップ１１２）、冗長列メモリ線が、欠陥
メモリ線を交換するために既に割り当てられていること
が指示される。Ｉ／ＯエラーカウンタＩ／Ｏｅｃがゼロ
にリセットされ（ステップ１１６）、また列カウンタＲ
ｃがゼロにリセットされる（ステップ１１７）。反対
に、試験すべき他の列が残っている場合、列カウンタＲ
ｃが１だけインクリメントされる（ステップ１１１）。
次の３つのステップは、列メモリ線の終了時点、又はＢ
ＩＳＴパスの終了時点のいずれかでの、強制的列修復の
部分でもある。列冗長カウンタＲｒｃが１だけディクリ
メントされ（ステップ１１４）、Ｉ／ＯカウンタＩ／Ｏ
ｃがゼロにリセットされて（ステップ１１８）、列エラ
ーカウンタＲｅｃがゼロにリセットされる（ステップ１
１９）。
線の強制的列修復ステップに続いて、各種のカウンタを
更新する工程の流れ図を示す。メモリアレイ３０内の列
の全ての検証が終了し（ステップ１１０）、強制列修復
ステップ６２が指示されると、幾つかのカウンタが更新
される。列冗長カウンタＲｒｃが、１だけディクリメン
トされて（ステップ１１２）、冗長列メモリ線が、欠陥
メモリ線を交換するために既に割り当てられていること
が指示される。Ｉ／ＯエラーカウンタＩ／Ｏｅｃがゼロ
にリセットされ（ステップ１１６）、また列カウンタＲ
ｃがゼロにリセットされる（ステップ１１７）。反対
に、試験すべき他の列が残っている場合、列カウンタＲ
ｃが１だけインクリメントされる（ステップ１１１）。
次の３つのステップは、列メモリ線の終了時点、又はＢ
ＩＳＴパスの終了時点のいずれかでの、強制的列修復の
部分でもある。列冗長カウンタＲｒｃが１だけディクリ
メントされ（ステップ１１４）、Ｉ／ＯカウンタＩ／Ｏ
ｃがゼロにリセットされて（ステップ１１８）、列エラ
ーカウンタＲｅｃがゼロにリセットされる（ステップ１
１９）。
【００２３】図９は、欠陥Ｉ／Ｏメモリ線が冗長Ｉ／Ｏ
メモリ線で置換される強制的Ｉ／Ｏ修復ステップに続い
て、各種のカウンタを更新する工程を示す。メモリアレ
イ内の列の全ての検証が終了し（ステップ１２０）、強
制的Ｉ／Ｏ修復ステップ６４が必要であると、幾つかの
カウンタが更新される。列冗長カウンタＲｒｃが１だけ
ディクリメントされて（ステップ１２２）、欠陥メモリ
線を交換するための、冗長メモリ線の割り当てが反映さ
れる。Ｉ／ＯエラーカウンタＩ／Ｏｅｃがゼロにリセッ
トされ（ステップ１２６）、また列カウンタＲｃがゼロ
にリセットされる（ステップ１２７）。反対に、試験す
べき他の列が残っている場合、列カウンタＲｃが１だけ
インクリメントされる（ステップ１２１）。以下のシー
ケンスは、列メモリ線の終了時点、又はＢＩＳＴパスの
終了時点のいずれかでの、強制的Ｉ／Ｏ修復の部分でも
ある。Ｉ／Ｏ冗長カウンタＩ／Ｏｒｃが１だけディクリ
メントされ（ステップ１２４）、Ｉ／ＯカウンタＩ／Ｏ
ｃがゼロにリセットされて（ステップ１２８）、また列
エラーカウンタＲｅｃもゼロにリセットされる（ステッ
プ１２９）。
メモリ線で置換される強制的Ｉ／Ｏ修復ステップに続い
て、各種のカウンタを更新する工程を示す。メモリアレ
イ内の列の全ての検証が終了し（ステップ１２０）、強
制的Ｉ／Ｏ修復ステップ６４が必要であると、幾つかの
カウンタが更新される。列冗長カウンタＲｒｃが１だけ
ディクリメントされて（ステップ１２２）、欠陥メモリ
線を交換するための、冗長メモリ線の割り当てが反映さ
れる。Ｉ／ＯエラーカウンタＩ／Ｏｅｃがゼロにリセッ
トされ（ステップ１２６）、また列カウンタＲｃがゼロ
にリセットされる（ステップ１２７）。反対に、試験す
べき他の列が残っている場合、列カウンタＲｃが１だけ
インクリメントされる（ステップ１２１）。以下のシー
ケンスは、列メモリ線の終了時点、又はＢＩＳＴパスの
終了時点のいずれかでの、強制的Ｉ／Ｏ修復の部分でも
ある。Ｉ／Ｏ冗長カウンタＩ／Ｏｒｃが１だけディクリ
メントされ（ステップ１２４）、Ｉ／ＯカウンタＩ／Ｏ
ｃがゼロにリセットされて（ステップ１２８）、また列
エラーカウンタＲｅｃもゼロにリセットされる（ステッ
プ１２９）。
【００２４】
【発明の効果】本発明は上述のように、ＡＳＩＣチップ
搭載の内蔵自己試験（ＢＩＳＴ）パスを実行することに
より、自動試験装置（ＡＴＥ）等の外部装置を必要とし
ないので、製造業者の負担を軽減することが可能とな
る。
搭載の内蔵自己試験（ＢＩＳＴ）パスを実行することに
より、自動試験装置（ＡＴＥ）等の外部装置を必要とし
ないので、製造業者の負担を軽減することが可能とな
る。
【００２５】また、本発明の動的修復方式により、ＢＩ
ＳＴパスをたどって、欠陥メモリ線の強制的修復の指示
が判定されるとすぐに、冗長メモリ線によって欠陥メモ
リ線が修復され、さらに、本発明の漸進緊急度方式によ
り、ＢＩＳＴを実施する実行時間が過度にならないこと
が保証されるので、冗長列メモリ線、及び冗長Ｉ／Ｏメ
モリ線を備えたＡＳＩＣチップのチップ搭載修復方式
を、時間及びコストの点で、最適化された仕方で実施す
るための方法を提供することが可能となる。
ＳＴパスをたどって、欠陥メモリ線の強制的修復の指示
が判定されるとすぐに、冗長メモリ線によって欠陥メモ
リ線が修復され、さらに、本発明の漸進緊急度方式によ
り、ＢＩＳＴを実施する実行時間が過度にならないこと
が保証されるので、冗長列メモリ線、及び冗長Ｉ／Ｏメ
モリ線を備えたＡＳＩＣチップのチップ搭載修復方式
を、時間及びコストの点で、最適化された仕方で実施す
るための方法を提供することが可能となる。
【図１】本発明に従って故障メモリ線を修復するための
ＡＳＩＣメモリシステムのブロック図である
ＡＳＩＣメモリシステムのブロック図である
【図２】冗長列又はＩ／Ｏメモリ線でＡＳＩＣメモリを
修復する工程全体の流れ図である。
修復する工程全体の流れ図である。
【図３】強制的列修復を決定する工程の流れ図である。
【図４】強制的Ｉ／Ｏ修復を決定する工程の流れ図であ
る。
る。
【図５】強制的列修復方式で再発エラーを処理する工程
の流れ図である。
の流れ図である。
【図６】強制的Ｉ／Ｏ修復方式で再発エラーを処理する
工程の流れ図である。
工程の流れ図である。
【図７】強制的修復が必要でないと判断した後に、各種
のカウンタを更新する工程の流れ図である。
のカウンタを更新する工程の流れ図である。
【図８】強制的列修復の後に、各種のカウンタを更新す
る工程の流れ図である。
る工程の流れ図である。
【図９】強制的Ｉ／Ｏ修復の後に、各種のカウンタを更
新する工程の流れ図である。
新する工程の流れ図である。
１０ ＡＳＩＣメモリの試験及び修復システム ２２ 内蔵自己試験（ＢＩＳＴ）回路 ２３ 試験パターン発生器 ２５ 故障ラッチ／修復実行（ＦＬＡＲＥ）回路 ２６ 列自己修復回路 ２７ Ｉ／Ｏ自己修復回路 ３０ メモリアレイ ３２ 冗長Ｉ／Ｏ ３４ 冗長列 ５２ 列試験ステップ ５４ Ｉ／Ｏ試験ステップ ６０ 強制的列及びＩ／Ｏ修復の両方なしとの判定ステ
ップ ６２ 強制的列修復のみとの判定ステップ ６４ 強制的Ｉ／Ｏ修復のみとの判定ステップ ６６ 強制的列及びＩ／Ｏ修復の両方ありとの判定ステ
ップ ７２ 強制的列修復の実施ステップ ７４ 強制的Ｉ／Ｏ修復の実施ステップ
ップ ６２ 強制的列修復のみとの判定ステップ ６４ 強制的Ｉ／Ｏ修復のみとの判定ステップ ６６ 強制的列及びＩ／Ｏ修復の両方ありとの判定ステ
ップ ７２ 強制的列修復の実施ステップ ７４ 強制的Ｉ／Ｏ修復の実施ステップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ソンダララヤン，サラヴァーナ アメリカ合衆国カリフォルニア州95035, ミルピタス，アパートメント・103，ノー ス・ミルピタス・ブルバード・2021 (72)発明者 カブラニアン，アダム アメリカ合衆国カリフォルニア州95131, サン・ノゼ，デルカ・ドライヴ・1633 (72)発明者 アンダーソン，トーマス，ピー アメリカ合衆国カリフォルニア州94086, サニーヴェイル，アパートメント・706, エスカロン・アヴェニュー・1055 (72)発明者 レ，チョン，ティー アメリカ合衆国カリフォルニア州95124, サン・ノゼ，メリディアン・アヴェニュ ー・2467
Claims (15)
- 【請求項１】 複数の冗長Ｉ／Ｏメモリ線に対して選択
的に接続可能な複数のＩ／Ｏメモリ線と交差する、複数
の冗長列メモリ線に対して選択的に接続可能な複数の列
メモリ線を有する、構成可能なＡＳＩＣメモリアレイの
チップ搭載修復を実施する方法において、 メモリアレイ内の欠陥メモリ線を試験するステップと、 強制的修復が、欠陥メモリ線を修復するのに必要である
か否かを判定するステップと、 欠陥メモリ線を、それに選択的に接続された冗長メモリ
線で修復するステップと、を含む方法。 - 【請求項２】 前記修復ステップは更に、欠陥メモリ線
の第１のアドレス位置を、冗長列メモリ線の第２のアド
レス位置に再経路指定することにより、欠陥メモリ線を
修復するステップを含む、請求項１に記載の方法。 - 【請求項３】 前記修復ステップは更に、欠陥メモリ線
の第１のアドレス位置を、冗長Ｉ／Ｏメモリ線の第２の
アドレス位置に再経路指定することにより、欠陥メモリ
線を修復するステップを含む、請求項１に記載の方法。 - 【請求項４】 前記判定ステップは更に、強制的列修復
が、欠陥列メモリ線を修復するのに必要である場合を決
定するステップを含む、請求項１に記載の方法。 - 【請求項５】 前記判定ステップは更に、強制的Ｉ／Ｏ
修復が、欠陥Ｉ／Ｏメモリ線を修復するのに必要である
か場合を決定するステップを含む、請求項１に記載の方
法。 - 【請求項６】 前記判定ステップは更に、強制的列修復
と強制的Ｉ／Ｏ修復の両方が、欠陥メモリ線を修復する
のに必要であるか場合を決定するステップを含む、請求
項１に記載の方法。 - 【請求項７】 前記判定ステップは更に、強制的列修復
と強制的Ｉ／Ｏ修復の両方とも、欠陥メモリ線を修復す
るのに必要でない場合を決定するステップを含む、請求
項１に記載の方法。 - 【請求項８】 前記試験ステップは更に、メモリアレイ
内の列メモリ線を試験して、その列メモリ線に関連した
欠陥メモリセルの数を判定するステップを含む、請求項
１に記載の方法。 - 【請求項９】 前記試験ステップは更に、メモリアレイ
内のＩ／Ｏメモリ線を試験して、そのＩ／Ｏメモリ線に
関連した欠陥メモリセルの数を判定するステップを含
む、請求項１に記載の方法。 - 【請求項１０】 前記強制的列修復、又は前記強制的Ｉ
／Ｏ修復のいずれかを含む、選好的な強制的修復方式に
対して調停を行うステップを更に含む、請求項６に記載
の方法。 - 【請求項１１】 前記第２のアドレス位置が、冗長列メ
モリ線において欠陥メモリセルを含む場合、冗長列メモ
リ線の該第２のアドレス位置を禁止するステップと、 冗長列メモリ線の上記第２のアドレス位置を、他の冗長
列メモリ線の第３のアドレス位置に再指向するステップ
と、を更に含む、請求項２に記載の方法。 - 【請求項１２】 前記第２のアドレス位置が、冗長Ｉ／
Ｏメモリ線において欠陥メモリセルを含む場合、冗長Ｉ
／Ｏメモリ線の該第２のアドレス位置を禁止するステッ
プと、 冗長Ｉ／Ｏメモリ線の上記第２のアドレス位置を、他の
冗長Ｉ／Ｏメモリ線の第３のアドレス位置に再指向する
ステップと、を更に含む、請求項３に記載の方法。 - 【請求項１３】 前記修復ステップは更に、各欠陥メモ
リ線が検出される際に、欠陥メモリ線を動的に修復する
ステップを含む、請求項１に記載の方法。 - 【請求項１４】 前記修復ステップは更に、メモリアレ
イの検証の終了時に、冗長列メモリ線のカウント値を１
だけディクリメントするステップを含む、請求項１に記
載の方法。 - 【請求項１５】 前記修復ステップは更に、メモリアレ
イの検証の終了時に、冗長Ｉ／Ｏメモリ線のカウント値
を１だけディクリメントするステップを含む、請求項１
に記載の方法。
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