KR101649967B1 - 이-퓨즈 구조체를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

이-퓨즈 구조체를 포함하는 반도체 소자 및 그 제조 방법을 제공한다. 이 소자는 이-퓨즈 게이트, 이-퓨즈 게이트 및 활성부 사이에 개재된 플로팅 패턴, 플로팅 패턴 및 이-퓨즈 게이트 사이에 개재된 블로킹 유전 패턴, 및 플로팅 패턴과 활성부 사이에 개재된 이-퓨즈 유전막을 포함한다. 플로팅 패턴은 이-퓨즈 게이트와 성부 사이에 개재된 제1 부분, 및 제1 부분의 양 가장자리로부터 이-퓨즈 게이트의 양 측벽들을 따라 위로 연장된 한쌍의 제2 부분들을 포함한다.

Description

이-퓨즈 구조체를 포함하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES HAVING AN e-FUSE STRUCTURE AND METHODS OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 이-퓨즈 구조체를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자는 논리 데이터를 저장하는 기억 소자, 논리 데이터를 연산 처리하는 논리 소자 등으로 구분될 수 있다. 반도체 소자는 여러 기능을 수행할 수 있는 퓨즈 구조체를 포함할 수 있다. 하지만, 여러 기술적 제약들에 의하여 반도체 소자의 퓨즈 구조체의 제조 방법 및/또는 프로그램 방법 등이 점점 어려워지고 있다. 또한, 전자 산업이 고도로 발전함에 따라, 퓨즈 구조체를 포함하는 반도체 소자의 고집적화에 대한 요구가 심화되고 있으며, 반도체 소자의 퓨즈 구조체에 대한 요구 특성도 점점 다양화되고 있다. 이러한 요구 특성들을 충족시키기 위하여 여러 방안들이 연구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화에 최적화된 이-퓨즈 구조체를 포함하는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 프로그램 효율을 향상시킬 수 있는 이-퓨즈 구조체를 포함하는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자를 제공한다. 이 소자는 기판에 정의된 이-퓨즈 활성부(e-fuse active portion) 상부(over)를 가로지르는 이-퓨즈 게이트(e-fuse gate); 상기 이-퓨즈 게이트와 상기 이-퓨즈 활성부 사이에 개재된 제1 부분, 및 상기 제1 부분의 양 가장자리로부터 상기 이-퓨즈 게이트의 양 측벽들을 따라 위로 연장된 한쌍의 제2 부분들을 포함하는 플로팅 패턴; 상기 플로팅 패턴 및 상기 이-퓨즈 게이트 사이에 개재된 블로킹 유전 패턴; 및 상기 플로팅 패턴 및 상기 이-퓨즈 활성부 사이에 개재된 이-퓨즈 유전막을 포함한다.
일 실시예에 따르면, 상기 플로팅 패턴은 상기 이-퓨즈 게이트의 일함수와 다른 일함수를 갖는 금속성 도전 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 플로팅 패턴의 상기 제2 부분들의 상면들은 상기 이-퓨즈 게이트의 상면과 공면(coplanar)을 이룰 수 있다.
일 실시예에 따르면, 상기 플로팅 패턴의 상기 제2 부분들의 상면들은 상기 이-퓨즈 게이트의 상면 보다 낮을 수 있다.
일 실시예에 따르면, 상기 기판은 서로 이격된 제1 영역, 제2 영역 및 제3 영역을 포함할 수 있다. 상기 이-퓨즈 활성부는 상기 제1 영역 내에 정의될 수 있다. 이 경우에, 상기 소자는 상기 제2 영역 내 기판에 정의된 제1 모스 활성부(first MOS active portion) 상에 차례로 적층된 제1 모스 게이트 유전막 및 제1 모스 게이트(first MOS gate); 및 상기 제3 영역 내 기판에 정의된 제2 모스 활성부 상에 차례로 적층된 제2 모스 게이트 유전막 및 제2 모스 게이트를 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 모스 게이트의 일함수는 상기 제2 모스 게이트의 일함수와 다를 수 있다.
일 실시예에 따르면, 상기 제1 모스 게이트는 차례로 적층된 제1 부 게이트, 제2 부 게이트 및 제3 부 게이트를 포함할 수 있다. 이때, 상기 제1 모스 게이트의 상기 일함수는 상기 제1 모스 게이트의 제1, 제2 및 제3 부 게이트들의 커플링(coupling)에 의해 생성된 제1 커플링-일함수일 수 있다. 상기 제2 모스 게이트는 차례로 적층된 제1 부 게이트 및 제2 부 게이트를 포함할 수 있다. 이때, 상기 제2 모스 게이트의 상기 일함수는 상기 제2 모스 게이트의 제1 및 제2 부 게이트들의 커플링에 의해 생성된 제2 커플링-일함수일 수 있다.
일 실시예에 따르면, 상기 제1 모스 게이트의 제1 부 게이트는 상기 제2 커플링-일함수와 다른 일함수를 가질 수 있으며, 상기 플로팅 패턴은 상기 제1 모스 게이트의 제1 부 게이트와 동일한 일함수를 가질 수 있고, 상기 이-퓨즈 게이트의 일함수는 상기 제2 커플링-일함수와 동일할 수 있다.
일 실시예에 따르면, 상기 이-퓨즈 게이트는 차례로 적층된 제1 부 게이트(first sub gate) 및 제2 부 게이트를 포함할 수 있다. 이때, 상기 이-퓨즈 게이트의 제1 부 게이트, 상기 제1 모스 게이트의 제1 및 제2 부 게이트들 및 상기 제2 모스 게이트의 제1 부 게이트는 금속 원소에 대한 확산 베리어 역할을 할 수 있다.
일 실시예에 따르면, 상기 플로팅 패턴은 상기 제1 모스 게이트의 제1 부 게이트는 서로 동일한 물질로 형성될 수 있으며, 상기 제1 모스 게이트의 제2 부 게이트 및 제3 부 게이트는 각각 상기 제2 모스 게이트의 제1 부 게이트 및 제2 부 게이트와 동일한 물질로 형성될 수 있다. 상기 이-퓨즈 게이트는 상기 제2 모스 게이트와 동일한 물질로 형성될 수 있다.
일 실시예에 따르면, 상기 제1 모스 게이트의 제1 부 게이트는 상기 제2 모스 게이트의 제1 부 게이트에 비하여 두꺼울 수 있다.
일 실시예에 따르면, 상기 제1 모스 게이트의 제1 및 제2 부 게이트들은 상기 제1 모스 게이트의 제3 부 게이트의 하부면 및 양 측벽들을 덮을 수 있다. 상기 제2 모스 게이트의 제1 부 게이트는 상기 제2 모스 게이트의 제2 부 게이트의 하부면 및 양 측벽들을 덮을 수 있다.
일 실시예에 따르면, 상기 소자는 상기 기판 상에 배치된 몰드층을 더 포함할 수 있다. 이때, 상기 이-퓨즈 게이트, 블로킹 유전 패턴 및 플로팅 패턴은 상기 제1 영역의 몰드층 내에 정의된 제1 그루브 내에 배치될 수 있으며, 상기 제1 모스 게이트는 상기 제2 영역의 몰드층 내에 정의된 제2 그루브 내에 배치될 수 있다. 상기 제2 모스 게이트는 상기 제3 영역의 몰드층 내에 정의된 제3 그루브 내에 배치될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 플로팅 패턴의 제2 부분과 상기 몰드층 사이에 개재된 제1 절연 스페이서; 상기 제1 모스 게이트의 측벽과 상기 몰드층 사이에 개재된 제2 절연 스페이서; 및 상기 제2 모스 게이트의 측벽과 상기 몰드층 사이에 개재된 제3 절연 스페이서를 더 포함할 수 있다. 상기 제1 그루브의 내측벽, 상기 제2 그루브의 내측벽 및 상기 제3 그루브의 내측벽은 각각 상기 제1 절연 스페이서, 제2 절연 스페이서 및 제3 절연 스페이서에 의해 정의될 수 있다.
일 실시예에 따르면, 상기 플로팅 패턴의 상기 한쌍의 제2 부분들의 외측벽들간의 수평 거리는 상기 제1 모스 게이트의 폭 보다 클 수 있다.
일 실시예에 따르면, 상기 소자는 상기 플로팅 패턴 양측의 상기 이-퓨즈 활성부 내에 형성된 이-퓨즈 소오스/드레인; 상기 제1 모스 게이트 양측의 제1 모스 활성부 내에 형성된 제1 모스 소오스/드레인; 및 상기 제2 모스 게이트 양측의 제2 모스 활성부 내에 형성된 제2 모스 소오스/드레인을 더 포함할 수 있다. 상기 제1 모스 소오스/드레인 및 제2 모스 소오스/드레인 중에서 어느 하나는 n형 도펀트로 도핑되고, 다른 하나는 p형 도펀트로 도핑될 수 있다. 상기 이-퓨즈 소오스/드레인은 상기 제1 모스 소오스/드레인 및 제2 모스 소오스/드레인 중에서 어느 하나와 동일한 타입의 도펀트로 도핑될 수 있다.
일 실시예에 따르면, 상기 이-퓨즈 유전막은 실리콘 산화막에 비하여 높은 유전상수를 갖는 고유전 물질을 포함할 수 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자의 제조 방법을 제공한다. 이 방법은 기판에 이-퓨즈 활성부를 정의하는 소자분리 패턴을 형성하는 것; 상기 기판 상에 상기 이-퓨즈 활성부를 가로지르는 제1 그루브를 포함하는 몰드층을 형성하는 것; 및 상기 제1 그루브 내에 차례로 적층된 플로팅 패턴, 블로킹 유전 패턴 및 이-퓨즈 게이트를 형성하되, 상기 플로팅 패턴은 상기 이-퓨즈 활성부 상부에 배치된 제1 부분, 상기 제1 부분의 양 가장자리로부터 상기 이-퓨즈 게이트의 양 측벽들을 따라 위로 연장된 한 쌍의 제2 부분들을 포함하고; 및 상기 이-퓨즈 활성부 및 상기 플로팅 패턴 사이에 이-퓨즈 유전막을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 기판은 서로 이격된 제1 영역, 제2 영역 및 제3 영역을 포함할 수 있다. 상기 제1 그루브는 상기 제1 영역 내에 배치될 수 있으며, 상기 소자분리 패턴은 상기 제2 영역 내의 제1 모스 활성부 및 상기 제3 영역 내의 제2 모스 활성부를 더 정의할 수 있다. 상기 몰드층은 상기 제2 영역 내의 제2 그루브 및 상기 제3 영역 내의 제3 그루브를 더 포함할 수 있다. 이 경우에, 상기 방법은 상기 제2 그루브 내에 제1 모스 게이트를 형성하는 것; 상기 제1 모스 게이트 및 상기 제1 모스 활성부 사이에 개재된 제1 모스 게이트 유전막을 형성하는 것; 상기 제3 그루브 내에 제2 모스 게이트를 형성하는 것; 및 상기 제2 모스 게이트 및 상기 제2 모스 활성부 사이에 개재된 제2 모스 게이트 유전막을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 그루브, 제2 그루브 및 제3 그루브를 형성하는 것은, 상기 이-퓨즈 활성부 상에 차례로 적층된 이-퓨즈 유전막 및 제1 더미 게이트, 상기 제1 모스 활성부 상에 차례로 적층된 제1 모스 게이트 유전막 및 제2 더미 게이트, 및 상기 제2 모스 활성부 상에 차례로 적층된 제2 모스 게이트 유전막 및 제3 더미 게이트를 형성하는 것; 상기 기판 전면 상에 몰드층을 형성하는 것; 상기 몰드층을 상기 제1, 제2 및 제3 더미 게이트들이 노출될 때까지 평탄화시키는 것; 및 상기 제1, 제2 및 제3 더미 게이트들을 제거하여, 상기 제1 그루브, 제2 그루브 및 제3 그루브를 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 몰드층을 형성하기 전에, 상기 방법은 상기 제1 더미 게이트 양측의 상기 이-퓨즈 활성부 내에 이-퓨즈 소오스/드레인을 형성하는 것; 상기 제2 더미 게이트 양측의 상기 제1 모스 활성부 내에 제1 모스 소오스/드레인을 형성하는 것; 및 상기 제3 더미 게이트 양측의 상기 제2 모스 활성부 내에 제2 모스 소오스/드레인을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 몰드층을 형성하기 전에, 상기 방법은 상기 제1 더미 게이트의 양측벽 상의 제1 절연 스페이서, 상기 제2 더미 게이트의 양측벽 상의 제2 절연 스페이서 및 상기 제3 더미 게이트의 양측벽 상의 제3 절연 스페이서를 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 플로팅 패턴, 블로킹 유전 패턴, 이-퓨즈 게이트, 제1 및 제2 모스 게이트들을 형성하는 것은, 상기 제1, 제2 및 제3 그루브들을 갖는 기판 전면 상에 제1 도전막을 콘포말하게 형성하는 것; 상기 이-퓨즈 활성부 양측의 소자분리 패턴 상에 위치하고 상기 제1 그루브의 내면 상에 위치한 상기 제1 도전막을 제거하는 것; 상기 제1 그루브의 내면 상에 위치한 상기 제1 도전막을 제거하는 것; 상기 기판 전면 상에 블로킹 유전막을 콘포말하게 형성하는 것; 상기 제3 영역 내 상기 블로킹 유전막 및 제1 도전막을 제거하는 것; 상기 제2 영역 내 상기 블로킹 유전막을 제거하여 상기 제2 영역 내 상기 제1 도전막을 노출시키는 것; 상기 제1 영역의 블로킹 유전막, 상기 제2 영역의 노출된 제1 도전막 및 상기 제3 그루브의 내면을 포함한 기판 전면 상에 제2 도전막을 콘포말하게 형성하는 것; 상기 제2 금속성 도전막 상에 상기 제1, 제2 및 제3 그루브들을 채우는 제3 도전막을 형성하는 것; 및 상기 제3 도전막, 제2 도전막, 블로킹 유전막 및 제1 도전막을 상기 몰드층이 노출될 때까지 평탄화시키는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 영역 내의 상기 제1 도전막, 제2 도전막 및 제3 도전막의 커플링에 의해 생성된 제1 커플링-일함수는 상기 제3 영역 내의 상기 제2 도전막 및 제3 금속막의 커플링에 의해 생성된 제2 커플링-일함수와 다를 수 있다.
일 실시예에 따르면, 상기 제1 도전막은 상기 제2 도전막에 비하여 두꺼울 수 있다.
일 실시예에 따르면, 상기 제1 도전막의 일함수는 상기 제2 도전막 및 제3 도전막의 커플링에 의해 생성된 커플링-일함수와 다를 수 있다.
일 실시예에 따르면, 상기 방법은 상기 평탄화 후에, 상기 플로팅 패턴의 상기 제2 부분들의 상면을 상기 이-퓨즈 게이트의 상면 보다 낮게 리세스하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 그루브의 폭은 상기 제2 그루브의 폭에 비하여 클 수 있다.
상술된 바와 같이, 상기 플로팅 패턴은 상기 이-퓨즈 게이트와 이-퓨즈 활성부 사이에 개재된 제1 부분, 및 상기 제1 부분의 양 가장자리로부터 상기 이-퓨즈 게이트의 양 측벽들을 따라 위로 연장된 제2 부분들을 포함한다. 상기 플로팅 패턴 내에 전하들을 저장하는 것에 의하여 이-퓨즈 구조체는 프로그램될 수 있다. 이에 따라, 플로팅 패턴을 포함하는 이-퓨즈 구조체는 전기적으로 프로그램이 가능하다. 또한, 상기 플로팅 패턴은 구조적으로 플로팅된 상태임으로, 상기 플로팅 패턴을 포함하는 이-퓨즈 구조체의 크기를 대폭 감소시킬 수 있다. 그 결과, 고집적화에 최적화된 이-퓨즈 구조체를 포함하는 반도체 소자를 구현할 수 있다.
또한, 상기 이-퓨즈 게이트에 프로그램 전압을 공급하여 프로그램함으로써, 이-퓨즈 구조체의 프로그램 동작이 매우 단순화될 수 있다. 또한, 별도의 고가 프로그램 장비가 요구되지 않는다. 그 결과, 이-퓨즈 구조체의 프로그램 효율을 증가시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타내는 평면도.
도 2는 도 1의 Ia-Ia', Ib-Ib', II-II' 및 III-III' 을 따라 취해진 단면도.
도 3은 본 발명의 실시예에 따른 반도체 소자의 변형예를 설명하기 위하여 도 1의 Ia-Ia', Ib-Ib', II-II' 및 III-III' 을 따라 취해진 단면도.
도 4a 내지 도 11a는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들.
도 4b 내지 도 11b는 각각 도 4a 내지 도 11b의 Ia-Ia', Ib-Ib', II-II' 및 III-III' 을 따라 취해진 단면도들.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 2는 도 1의 Ia-Ia', Ib-Ib', II-II' 및 III-III' 을 따라 취해진 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(100, 이하 기판이라 함)은 서로 이격된 제1 영역(70), 제2 영역(80) 및 제3 영역(90)을 포함할 수 있다. 상기 제1 영역(70)은 이-퓨즈 구조체(200)가 형성되는 영역에 해당할 수 있다. 상기 제2 영역(80)은 제1 모스 트랜지스터(210)가 형성되는 영역에 해당할 수 있으며, 상기 제3 영역(90)은 제2 모스 트랜지스터(220)가 형성되는 영역에 해당할 수 있다. 상기 제1 및 제2 모스 트랜지스터들(210, 220) 중에서 어느 하나는 엔모스 트랜지스터이고, 다른 하나는 피모스 트랜지스터이다. 일 실시예에 따르면, 상기 기판(100)은 실리콘 기판일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 기판(100)은 다른 반도체 물질로 형성될 수도 있다.
상기 기판(100)에 활성부들(ACT1, ACT2, ACT3)을 정의하는 소자분리 패턴(101)이 배치될 수 있다. 상기 제1 영역(70) 내에 이-퓨즈 활성부(ACT1)가 정의되고, 상기 제2 영역(80) 내에 제1 모스 활성부(ACT2)가 정의되며, 상기 제3 영역(90) 내에 제2 모스 활성부(ACT3)가 정의될 수 있다. 상기 소자분리 패턴(101)는 상기 기판(100)에 형성된 트렌치를 채우는 트렌치형 소자분리 패턴일 수 있다. 상기 소자분리 패턴(101)은 산화물, 질화물, 산화질화물 및/또는 언도프트(undoped) 반도체 물질 등을 포함할 수 있다. 상기 활성부들(ACT1, ACT2, ACT3)은 상기 소자분리 패턴(101)에 의하여 둘러싸인 상기 기판(100)의 일부분들일 수 있다.
상기 제1 모스 활성부(ACT2)는 제1 도전형의 도펀트로 도핑될 수 있으며, 상기 제2 모스 활성부(ACT3)는 제2 도전형의 도펀트로 도핑될 수 있다. 상기 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에서 어느 하나는 n형 도펀트에 해당하고, 다른 하나는 p형 도펀트에 해당한다. 상기 이-퓨즈 활성부(ACT1)는 상기 제1 도전형의 도펀트 또는 상기 제2 도전형의 도펀트로 도핑될 수 있다. 다시 말해서, 상기 이-퓨즈 활성부(ACT1)는 상기 제1 모스 활성부(ACT2)와 동일한 타입의 도펀트로 도핑되거나, 상기 제2 모스 활성부(ACT3)와 동일한 타입의 도펀트로 도핑될 수 있다.
이-퓨즈 게이트(150a)가 상기 이-퓨즈 활성부(ACT1) 상부(over)를 가로지른다. 플로팅 패턴(130a)이 상기 이-퓨즈 게이트(150a)와 상기 이-퓨즈 활성부(ACT1) 사이에 개재될 수 있다. 이에 더하여, 상기 플로팅 패턴(130a)은 상기 이-퓨즈 게이트(150a)의 양 측벽들을 덮을 수 있다. 구체적으로, 상기 플로팅 패턴(130a)은 제1 부분(129a) 및 한쌍의 제2 부분들(129b)을 포함할 수 있다. 상기 플로팅 패턴(130a)의 제1 부분(129a)은 상기 이-퓨즈 게이트(150a) 및 상기 이-퓨즈 활성부(ACT1) 사이에 개재되고, 상기 한쌍의 제2 부분들(129b)은 각각 상기 제1 부분(129a)의 양 가장자리로부터 상기 이-퓨즈 게이트(150a)의 양 측벽들을 따라 위로 연장될 수 있다. 예컨대, 상기 이-퓨즈 활성부(ACT1) 상부에 위치한 상기 이-퓨즈 게이트(150a)의 일부분은 상기 한쌍의 제2 부분들(129b) 사이에 배치될 수 있다. 상기 플로팅 패턴(130a)의 제2 부분(129b)은 상기 이-퓨즈 게이트(150a)의 측벽에 인접한 내측벽 및 상기 내측벽에 대향된 외측벽을 포함할 수 있다. 일 실시예에 따르면, 상기 플로팅 패턴(130a)의 제2 부분(129b)의 상면은 상기 이-퓨즈 게이트(150a)의 상면과 공면(coplanar)을 이룰 수 있다.
상기 이-퓨즈 게이트(150a)는 차례로 적층된 제1 부 게이트(140a) 및 제2 부 게이트(145a)를 포함할 수 있다. 상기 제2 부 게이트(145a)는 낮은 비저항을 갖는 금속을 포함할 수 있다. 상기 제1 부 게이트(140a)는 상기 제2 부 게이트(145a)와 다른 도전물질을 포함할 수 있다. 특히, 상기 제1 부 게이트(140a)는 상기 제2 부 게이트(145a)내 금속 원소들이 외부로 확산되는 것을 최소화시키는 확산 배리어 역할을 수행할 수 있다. 예컨대, 상기 제1 부 게이트(140a)는 도전성 금속질화물을 포함할 수 있다. 상기 제1 부 게이트(140a)는 단일층 또는 다층일 수 있다. 상기 제1 부 게이트(140a)는 상기 제2 부 게이트(145a)의 하부면과 접촉될 수 있다. 이에 더하여, 상기 제1 부 게이트(140a)는 연장되어 상기 제2 부 게이트(145a)의 양 측벽들과 접촉될 수 있다. 상기 제1 부 게이트(140a)의 상기 제2 부 게이트(145a)의 양 측벽들과 접촉된 부분들의 상면들은 상기 제2 부 게이트(145a)의 상면과 공면을 이룰 수 있다.
도 2에 개시된 바와 같이, 이-퓨즈 유전막(105a)이 상기 플로팅 패턴(130a) 및 상기 이-퓨즈 활성부(ACT1) 사이에 개재된다. 구체적으로, 상기 이-퓨즈 유전막(105a)은 상기 플로팅 패턴(130a)의 제1 부분(129a) 및 상기 퓨즈 활성부(ACT1) 사이에 개재될 수 있다. 블로킹 유전 패턴(135a)이 상기 이-퓨즈 게이트(150a) 및 상기 플로팅 패턴(130a) 사이에 배치될 수 있다. 구체적으로, 상기 블로킹 유전 패턴(135a)은 상기 이-퓨즈 게이트(150a)의 바닥면 및 상기 플로팅 패턴(130a)의 제1 부분(129a) 사이, 및 상기 이-퓨즈 게이트(150)의 양 측벽들 및 상기 플로팅 패턴(130a)의 제2 부분들(129b) 사이에 개재될 수 있다. 상기 플로팅 패턴(130a)은 상기 이-퓨즈 유전막(105a)에 의하여 상기 이-퓨즈 활성부(ACT1)와 절연되고, 상기 플로팅 패턴(130a)은 상기 블로킹 유전 패턴(135a)에 의하여 상기 이-퓨즈 게이트(150a)와 절연된다. 이에 따라, 상기 플로팅 패턴(130a)은 플로팅 상태가 된다.
상기 플로팅 패턴(130a)은 상기 이-퓨즈 게이트(150a)의 일함수와 다른 일함수를 갖는 제1 금속성 도전 물질을 포함하는 것이 바람직하다. 상기 제1 금속성 도전 물질은 단일층 또는 다층일 수 있다. 일 실시예에 따르면, 상기 제1 금속성 도전 물질은 도전성 금속질화물을 포함할 수 있다. 상술된 바와 같이, 상기 이-퓨즈 게이트(150a)가 제1 및 제2 부 게이트들(140a, 145a)을 포함하는 경우에, 상기 이-퓨즈 게이트(150a)의 일함수는 상기 제1 및 제2 부 게이트들(140a, 145a)의 커플링에 의해 생성된 커플링-일함수에 해당한다. 일 실시예에 따르면, 상기 제1 부 게이트(140a)의 일함수는 상기 제2 부 게이트(145a)의 일함수와 다르고, 상기 이-퓨즈 게이트(150a)의 커플링-일함수는 상기 제1 부 게이트(140a)의 일함수 및 상기 제2 부 게이트(140b)의 일함수 사이의 값을 가질 수 있다. 상기 이-퓨즈 게이트(150a)의 커플링-일함수는 상기 제1 부 게이트(140a)의 일함수, 상기 제1 부 게이트(140a)의 두께 및/또는 상기 제2 부 게이트(145a)의 일함수 등에 의하여 결정될 수 있다. 예컨대, 상기 제1 부 게이트(140a)의 두께가 얇은 경우(ex, 약 5 Å 내지 약 50 Å), 상기 이-퓨즈 게이트(150a)의 커플링-일함수는 상기 제1 및 제2 부 게이트들(140a, 145a)의 일함수들 중에서 상기 제2 부 게이트(145a)의 일함수에 근접할 수 있다. 이와는 다르게, 상기 제1 부 게이트(140a)의 두께가 두꺼운 경우(ex, 약 100 Å 내지 약 300 Å), 상기 이-퓨즈 게이트(150a)의 커플링-일함수는 상기 제1 부 게이트(140a)의 일함수에 근접할 수 있다. 다시 말해서, 상기 제1 부 게이트(140a)의 두께가 얇은 경우에, 상기 제2 부 게이트(145a)의 일함수가 상기 이-퓨즈 게이트(150a)의 커플링-일함수에 지배적으로 작용되고, 상기 제1 부 게이트(140a)가 두꺼운 경우에, 상기 제1 부 게이트(140a)의 일함수가 상기 이-퓨즈 게이트(150a)의 커플링-일함수에 지배적으로 작용될 수 있다. 따라서, 상기 플로팅 패턴(130a)의 일함수와 상기 이-퓨즈 게이트(150a)의 일함수를 다르게 하기 위하여, 상기 제1 부 게이트(140a)을 얇게 형성하고 상기 제2 부 게이트(145a)가 상기 플로팅 패턴(130a)의 일함수와 다른 일함수를 갖는 금속을 포함할 수 있다. 이와는 달리, 상기 제1 부 게이트(140a)를 두껍게 형성하고, 상기 제1 부 게이트(140a)가 상기 플로팅 패턴(130a)의 일함수와 다른 제2 금속성 도전 물질을 포함할 수 있다. 상기 제2 금속성 도전 물질은 단일층 또는 다층일 수 있다.
이-퓨즈 소오스/드레인(112)이 상기 이-퓨즈 게이트(150a) 양측의 이-퓨즈 활성부(ACT1) 내에 형성될 수 있다. 상기 이-퓨즈 소오스/드레인(112)은 상기 이-퓨즈 활성부(ACT1)와 다른 타입의 도펀트로 도핑될 수 있다. 상기 이-퓨즈 소오스/드레인(112)은 엘디디(LDD) 구조로 형성될 수 있다. 상기 이-퓨즈 소오스/드레인(112)의 일부분 상에 제1 금속-반도체 화합물층(120a)이 배치될 수 있다. 상기 제1 금속-반도체 화합물층(120a)은 금속과 상기 이-퓨즈 활성부(ACT1)가 반응하여 형성된 화합물로 이루어질 수 있다. 예컨대, 상기 제1 금속-반도체 화합물층(120a)은 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등과 같은 금속실리사이드일 수 있다. 상기 제1 금속-반도체 화합물층(120a)은 상기 플로팅 패턴(130a)으로부터 옆으로 이격되어 있다.
상기 이-퓨즈 구조체(200)는 상기 이-퓨즈 게이트(150a), 블로킹 유전 패턴(135a), 플로팅 패턴(130a), 이-퓨즈 유전막(105a) 및 이-퓨즈 소오스/드레인(112)을 포함할 수 있다. 상기 이-퓨즈 구조체(200)는 상기 이-퓨즈 게이트(150a) 아래에 정의된 채널 영역을 포함할 수 있다.
일 실시예에 따르면, 제1 포켓 영역(119a, first pocket region)이 상기 이-퓨즈 소오스/드레인(112) 일 측 및 상기 이-퓨즈 게이트(150a) 아래의 이-퓨즈 활성부(ACT1) 내에 배치될 수 있다. 상기 제1 포켓 영역(119a)은 상기 이-퓨즈 활성부(ACT1)와 동일한 타입의 도펀트로 도핑될 수 있다. 상기 제1 포켓 영역(119a)의 도펀트 농도는 상기 이-퓨즈 게이트(150a) 아래의 상기 이-퓨즈 활성부(ACT1)의 도펀트 농도 보다 높을 수 있다. 상기 제1 포켓 영역(119a)에 의하여 상기 이-퓨즈 소오스/드레인들(112)간의 펀치 특성이 향상될 수 있다.
계속해서 도 1 및 도 2를 참조하면, 제1 모스 게이트 유전막(105b) 및 제1 모스 게이트(150b)가 상기 제1 모스 활성부(ACT2) 상에 차례로 적층될 수 있다. 상기 제1 모스 게이트(150b)는 상기 제1 모스 활성부(ACT2) 상부(over)를 가로지른다. 제1 모스 소오스/드레인(116)이 상기 제1 모스 게이트(150b) 양측의 상기 제1 모스 활성부(ACT2) 내에 배치될 수 있다. 상기 제1 모스 소오스/드레인(116)은 상기 제1 모스 활성부(ACT2)와 다른 타입의 도펀트로 도핑된다. 즉, 상기 제1 모스 소오스/드레인(116)은 상기 제2 도전형의 도펀트로 도핑될 수 있다. 상기 제1 모스 트랜지스터(210)는 상기 제1 모스 게이트(150b), 제1 모스 게이트 유전막(105b) 및 제1 모스 소오스/드레인(116)을 포함할 수 있다.
상기 제1 모스 게이트(150b)는 차례로 적층된 제1 부 게이트(130b), 제2 부 게이트(140b) 및 제3 부 게이트(145c)를 포함할 수 있다. 상기 제3 부 게이트(145c)는 낮은 비저항을 갖는 금속을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 모스 게이트(150b)의 상기 제1 및 제2 게이트들(130b, 140b) 중에서 적어도 하나는 상기 제3 부 게이트(145c)내 금속 원소들이 외부로 확산되는 것을 최소화하는 확산 배리어(diffusion barrier) 역할을 수행할 수 있다. 상기 제1 모스 게이트(150b)의 제1 및 제2 부 게이트들(130b, 140b)은 상기 제1 모스 게이트(150b)의 제3 부 게이트(145b)의 하부면 및 양 측벽들을 덮을 수 있다. 상기 제1 모스 게이트(150b)의 제2 부 게이트(140b)는 상기 제1 모스 게이트(150b)의 제3 부 게이트(145b)와 접촉되고, 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)는 상기 제1 모스 게이트(150b)의 제2 부 게이트(140b)와 접촉된다. 상기 제1 모스 게이트(150b)의 제1 및 제2 부 게이트들(130b, 140b)의 상기 제3 부 게이트(145b)의 양 측벽들을 덮는 부분들은 상기 제3 부 게이트(145b)의 상면과 공면을 이루는 상면들을 가질 수 있다. 일 실시예에 따르면, 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)는 제2 부 게이트(140b)에 비하여 두꺼울 수 있다.
일 실시예에 따르면, 상기 제1 모스 게이트(150b) 양측의 제1 모스 활성부(ACT2) 내에 리세스 영역들(114, recess region)이 형성되고, 반도체 패턴(115)이 상기 각 리세스 영역(114)을 채울 수 있다. 상기 제1 모스 게이트(150b) 아래의 채널 영역에 스트레스(stress)를 제공할 수 있다. 상기 반도체 패턴(115)은 상기 기판(100)의 반도체 원소와 다른 반도체 원소를 포함할 수 있다. 이로써, 상기 반도체 패턴(115)은 상기 제1 모스 게이트(150b) 아래의 채널 영역에 상기 스트레스를 제공할 수 있다. 상기 반도체 패턴(115)에 의해 제공되는 상기 스트레스는 압축력 또는 인장력일 수 있다.
상기 제1 모스 트랜지스터(210)가 피모스 트랜지스터인 경우에, 상기 반도체 패턴(115)은 상기 채널 영역에 압축력을 제공할 수 있다. 이에 따라, 상기 채널 영역 내에 생성되는 채널 내 캐리어들(즉, 정공들)의 이동도를 향상시킬 수 있다. 예컨대, 상기 기판(100)이 실리콘 기판이고 상기 반도체 패턴(115)이 상기 채널 영역에 압축력을 제공하는 경우에, 상기 반도체 패턴(115)은 실리콘-게르마늄 및/또는 게르마늄으로 형성될 수 있다.
이와는 달리, 상기 제1 모스 트랜지스터(220)가 엔모스 트랜지스터인 경우에, 상기 반도체 패턴(115)은 상기 채널 영역에 인장력을 제공할 수 있다. 이에 따라, 상기 채널 영역 내에 생성되는 채널 내 캐리어들(즉, 전자들)의 이동도를 향상시킬 수 있다. 예컨대, 상기 기판(100)이 실리콘 기판이고 상기 반도체 패턴(115)이 상기 채널 영역에 인장력을 제공하는 경우에, 상기 반도체 패턴(115)은 실리콘-탄소 및/또는 탄소로 형성될 수 있다.
상기 반도체 패턴(115)의 적어도 일부는 상기 제1 모스 소오스/드레인(116)에 포함될 수 있다. 즉, 상기 반도체 패턴(115)의 적어도 일부는 상기 제2 도전형의 도펀트로 도핑될 수 있다. 일 실시예에 따르면, 상기 반도체 패턴(115)의 전체가 상기 제2 도전형의 도펀트로 도핑되어 상기 제1 모스 소오스/드레인(116)에 포함될 수 있다. 상기 제1 모스 소오스/드레인(116)의 일부 상에 제2 금속-반도체 화합물층(120b)이 배치될 수 있다. 상기 제2 금속-반도체 화합물층(120b)은 금속과 상기 반도체 패턴(115)이 반응하여 형성된 화합물로 이루어질 수 있다. 예컨대, 상기 반도체 패턴(115)이 실리콘-게르마늄을 포함하는 경우에, 상기 제2 금속-반도체 화합물층(120b)은 금속-게르마늄 실리사이드를 포함할 수 있다. 이와는 다르게, 상기 반도체 패턴(115)이 실리콘-탄소를 포함하는 경우에, 상기 제2 금속-반도체 화합물층(120b)은 금속-탄소 실리사이드를 포함할 수 있다. 여기서, 상기 제2 금속-반도체 화합물층(120b) 내의 금속은 코발트, 니켈 또는 티타늄 등일 수 있다. 일 실시예에 따르면, 상기 반도체 패턴(115)은 상기 기판(100)의 상면(ex, 제1 모스 활성부(ACT2)의 상면) 보다 높게 돌출될 수 있다. 이 경우에, 상기 제2 금속-반도체 화합물층(120b)의 바닥면은 상기 기판(100)의 상면 보다 높을 수 있다.
일 실시예에 따르면, 제2 포켓 영역(119b)이 상기 제1 모스 소오스/드레인(116)의 일 측 및 상기 제1 모스 게이트(150b) 아래의 제1 모스 활성부(ACT2) 내에 배치될 수 있다. 상기 제2 포켓 영역(119b)은 상기 제1 모스 활성부(ACT2)와 동일한 타입의 도펀트로 도핑될 수 있다. 상기 제2 포켓 영역(119b)내 도펀트 농도는 상기 제1 모스 게이트(150b) 아래의 제1 모스 활성부(ACT2)의 도펀트 농도 보다 높을 수 있다. 상기 제2 포켓 영역(119b)에 의하여 상기 제1 모스 소오스/드레인들(116)간의 펀치 특성이 향상될 수 있다.
계속해서 도 1 및 도 2를 참조하면, 제2 모스 게이트 유전막(105c) 및 제2 모스 게이트(150c)가 상기 제2 모스 활성부(ACT3) 상에 차례로 적층될 수 있다. 상기 제2 모스 게이트(150c)는 상기 제2 모스 활성부(ACT3) 상부(over)를 가로지른다. 제2 모스 소오스/드레인(117)이 상기 제2 모스 게이트(150c) 양측의 상기 제2 모스 활성부(ACT3) 내에 배치될 수 있다. 상기 제2 모스 소오스/드레인(117)은 상기 제2 모스 활성부(ACT3)와 다른 타입의 도펀트로 도핑된다. 즉, 상기 제2 모스 소오스/드레인(117)은 상기 제1 도전형의 도펀트로 도핑될 수 있다. 상기 제2 모스 트랜지스터(220)는 상기 제2 모스 게이트(150c), 제2 모스 게이트 유전막(105c) 및 제2 모스 소오스/드레인(117)을 포함할 수 있다.
상기 제2 모스 게이트(150c)는 차례로 적층된 제1 부 게이트(140c) 및 제2 부 게이트(145c)를 포함할 수 있다. 상기 제2 모스 게이트(150c)의 제2 부 게이트(145c)는 낮은 비저항을 갖는 금속을 포함할 수 있다. 상기 제2 모스 게이트(150c)의 제1 부 게이트(140c)는 상기 제2 부 게이트(145) 내 금속 원소들이 외부로 확산되는 것을 최소화시키는 확산 배리어 역할을 수행할 수 있다. 상기 제2 모스 게이트(150c)의 제1 부 게이트(140c)는 상기 제2 모스 게이트(150c)의 제2 부 게이트(145c)의 하부면 및 양 측벽들과 접촉될 수 있다. 상기 제2 모스 게이트(150c)의 제1 부 게이트(140c)의 제2 부 게이트(145c)의 양 측벽들과 접촉된 부분들은 상기 제2 부 게이트(145c)의 상면과 공면을 이루는 상면들을 포함할 수 있다.
일 실시예에 따르면, 상술된 제1 모스 트랜지스터(210)와 유사하게, 상기 제2 모스 게이트(150c) 아래의 채널 영역에 스트레스를 제공하는 제2 반도체 패턴(미도시함)이 제공될 수 있다. 상기 제2 반도체 패턴은 상기 제2 모스 게이트(150c) 양측의 제2 모스 활성부(ACT3)에 형성된 제2 리세스 영역(미도시함)을 채울 수 있다. 상기 제2 모스 소오스/드레인(117)의 일부분 상에 제3 금속-반도체 화합물층(120c)이 배치될 수 있다. 상기 제3 금속-반도체 화합물층(120c)은 상기 제2 모스 게이트(150c)로부터 이격된다. 예컨대, 상기 제3 금속-반도체 화합물층(120c)은 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 코발트-게르마늄 실리사이드, 니켈-게르마늄 실리사이드, 티타늄-게르마늄 실리사이드, 코발트-탄소 실리사이드, 니켈-탄소 실리사이드 또는 티타늄-탄소 실리사이드 등일 수 있다.
일 실시예에 따르면, 제3 포켓 영역(119c)이 상기 제2 모스 소오스/드레인(117)의 일 측 및 상기 제2 모스 게이트(150c) 아래의 제2 모스 활성부(ACT3) 내에 배치될 수 있다. 상기 제3 포켓 영역(119c)은 상기 제2 모스 활성부(ACT3)와 동일한 타입의 도펀트로 도핑될 수 있다. 상기 제3 포켓 영역(119c)의 도펀트 농도는 상기 제2 모스 게이트(150a) 아래의 제2 모스 활성부(ACT3)의 도펀트 농도 보다 높을 수 있다. 상기 제3 포켓 영역(119c)에 의하여 상기 제2 모스 소오스/드레인들(117)간의 펀치 특성이 향상될 수 있다.
계속해서 도 1 및 도 2를 참조하면, 상술된 바와 같이, 상기 제1 모스 트랜지스터(210) 및 제2 모스 트랜지스터(220) 중에서 어느 하나는 피모스 트랜지스터이고, 다른 하나는 엔모스 트랜지스터이다. 이때, 상기 제1 모스 게이트(150b)의 일함수는 상기 제2 모스 게이트(150c)의 일함수와 다른 것이 바람직하다.
일 실시예에 따르면, 상술된 바와 같이, 상기 제1 모스 게이트(150b)은 차례로 적층된 제1, 제2 및 제3 부 게이트들(130b, 140b, 145b)을 포함할 수 있다. 이 경우에, 상기 제1 모스 게이트(150b)의 일함수는 상기 제1 모스 게이트(150b)의 제1, 제2 및 제3 부 게이트들(130b, 140b, 145b)의 커플링에 의해 생성된 제1 커플링-일함수에 해당할 수 있다. 이와 유사하게, 상기 제2 모스 게이트(150c)가 차례로 적층된 제1 및 제2 부 게이트들(140c, 145c)을 포함하는 경우에, 상기 제2 모스 게이트(150c)의 일함수는 상기 제2 모스 게이트(150c)의 제1 및 제2 부 게이트들(140c, 145c)의 커플링에 의해 생성된 제2 커플링-일함수에 해당할 수 있다.
상기 제1 커플링-일함수는 상기 제1 모스 게이트(150b) 내 제1 부 게이트(130b)의 일함수 및/또는 두께, 제2 부 게이트(140b)의 일함수 및/또는 두께, 및/또는 제3 부 게이트(145b)의 일함수 등에 의해 결정될 수 있다. 일 실시예에 따르면, 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)의 일함수가 상기 제1 커플링-일함수에 지배적으로 작용하는 것이 바람직하다. 다시 말해서, 상기 제1 커플링-일함수는 상기 제1 모스 게이트(150b)의 상기 제1 부 게이트(130b)의 일함수에 근접하는 것이 바람직하다. 예컨대, 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)는 제2 부 게이트(140b)에 비하여 두껍게 하여, 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)의 일함수가 상기 제1 커플링-일함수에 지배적으로 작용될 수 있다. 이 경우에, 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)의 일함수가 상기 제2 커플링-일함수와 다른 것이 바람직하다.
상기 제2 커플링-일함수는 상기 제2 모스 게이트(150c) 내 제1 부 게이트(140c)의 일함수 및/또는 두께, 및/또는 제2 부 게이트(140c)의 일함수 등에 의하여 결정될 수 있다. 예컨대, 상기 제2 모스 게이트(150c)의 제1 부 게이트(140c)의 두께가 얇은 경우(ex, 약 5 Å 내지 약 50 Å), 상기 제2 커플링-일함수는 제1 및 제2 부 게이트들(140c, 145c)의 일함수들 중에서 제2 부 게이트(145c)의 일함수에 근접할 수 있다. 이와는 다르게, 상기 제2 모스 게이트(150c)의 제1 부 게이트(140c)의 두께가 두꺼운 경우(ex, 약 100 Å 내지 약 300 Å), 상기 제2 커플링-일함수는 상기 제2 모스 게이트(150c)의 제1 부 게이트(140c)의 일함수에 근접할 수 있다. 일 실시예에 따르면, 상기 제2 모스 게이트(150c)의 제1 부 게이트(140c)는 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)에 비하여 얇게 형성되고, 상기 제2 모스 게이트(150c)의 제2 부 게이트(145c)가 상기 제2 커플링-일함수에 지배적으로 작용될 수 있다. 즉, 상기 제2 커플링-일함수는 상기 제2 모스 게이트(150c)의 제2 부 게이트(145c)의 일함수에 근접할 수 있다.
일 실시예에 따르면, 상기 이-퓨즈 구조체(200)의 플로팅 패턴(130a)은 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)와 동일한 일함수를 가질 수 있다. 또한, 상기 이-퓨즈 게이트(150a)는 상기 제2 모스 게이트(150c)의 일함수와 동일한 일함수를 가질 수 있다. 일 실시예에 따르면, 상기 플로팅 패턴(130a)은 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)와 동일한 물질로 형성될 수 있다. 상기 이-퓨즈 게이트(150a)는 상기 제2 모스 게이트(150c)와 동일한 물질로 형성될 수 있다. 구체적으로, 상기 이-퓨즈 게이트(150a)의 제1 및 제2 부 게이트들(140a, 145a)은 상기 제2 모스 게이트(150c)의 제1 및 제2 부 게이트들(140c, 145c)과 각각 동일한 물질로 형성될 수 있다. 상기 제1 모스 게이트(150b)의 제2 및 제3 부 게이트들(140b, 145b)은 상기 제2 모스 게이트(150c)의 제1 및 제2 부 게이트들(140c, 145c)과 각각 동일한 물질로 형성될 수 있다.
상기 제1 모스 트랜지스터(210)가 피모스 트랜지스터이고, 상기 제2 모스 트랜지스터(220)가 엔모스 트랜지스터인 경우에 대해 설명한다. 이 경우에, 상기 제1 모스 게이트(150b)의 일함수는 상기 제2 모스 게이트(150c)의 일함수 보다 큰 것이 바람직하다. 다시 말해서, 상기 제1 모스 게이트(150b)의 상기 제1 커플링-일함수가 상기 제2 모스 게이트(150c)의 상기 제2 커플링-일함수 보다 큰 것이 바람직하다. 상술된 바와 같이, 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)가 충분한 두께를 가짐으로써, 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)가 상기 제1 커플링-일함수에 지배적으로 작용될 수 있다. 이 경우에, 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)의 일함수는 상기 기판(100)을 이루는 반도체 물질의 가전자대 가장자리의 에너지 준위에 근접할 수 있다. 예컨대, 상기 기판(100)이 실리콘 기판인 경우에, 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)의 일함수는 약 4.7 eV 내지 약 5.4 eV일 수 있다. 이에 더하여, 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)는 확산 베리어 기능을 수행할 수 있다. 예컨대, 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)는 실리콘의 가전자대 가장자리의 에너지 준위에 근접하는 일함수를 갖는 고 일함수-금속질화물(high work function-metal nitride)을 포함할 수 있다. 예컨대, 상기 고 일함수-금속질화물은 질화텅스텐(WN), 질화티타늄(TiN), 질화몰리브덴(MoN), 질소가 풍부한 질화탄탈늄(N-rich TaN) 및 고온 질화탄탈늄(high temperature-TaN) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 질소가 풍부한 질화탄탈늄은 질화탄탈늄의 화학량론적인 함량비 보다 높은 질소 농도를 갖는 질화탄탈늄일 수 있다. 상기 고온 질화탄탈늄은 높은 온도(ex, 약 400℃ 내지 약 700℃)에서 증착된 질화탄탈늄일 수 있다. 이에 더하여, 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)는 상기 고 일함수-금속질화물 아래에 위치한 얇은 접착층(glue layer)를 더 포함할 수 있다. 상기 접착층은 상기 고 일함수-금속질화물에 비하여 얇을 수 있으며, 예컨대, 상기 접착층은 티타늄 또는 탄탈늄 등일 수 있다.
상술된 바와 같이, 상기 제1 모스 트랜지스터(210)가 피모스 트랜지스터이고, 제2 모스 트랜지스터(220)가 엔모스 트랜지스터인 경우에, 상기 제2 모스 게이트(150c)의 상기 제2 커플링-일함수는 상기 기판(100)을 이루는 반도체 물질의 전도대 가장자리의 에너지 준위에 근접할 수 있다. 예컨대, 상기 기판(100)이 실리콘 기판인 경우에, 상기 제2 모스 게이트(150c)의 제2 커플링-일함수는 약 3.9 eV 내지 약 4.4eV일 수 있다. 상술된 바와 같이, 일 실시예에 따르면, 상기 제2 모스 게이트(150c)의 제1 부 게이트(140c)를 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)에 비하여 얇게 형성함으로써, 상기 제2 모스 게이트(150c)의 제2 부 게이트(145c)의 일함수가 상기 제2 커플링-일함수에 지배적으로 작용될 수 있다. 이 경우에, 상기 제2 모스 게이트(150c)의 제2 부 게이트(145c)는 일함수가 약 3.9 eV 내지 약 4.4 eV 일 수 있다. 또한, 상기 제2 모스 게이트(150c)의 제2 부 게이트(145c)는 적어도 제1 부 게이트(140c)에 비하여 낮은 비저항을 가질 수 있다. 예컨대, 상기 제2 모스 게이트(150c)의 제2 부 게이트(145c)는 알루미늄 등을 포함할 수 있다. 이때, 얇은 두께를 갖는 제1 부 게이트(140c)는 확산 베리어 기능을 수행할 수 있는 도전성 금속질화물, 예컨대, 질화티타늄(TiN), 질화탄탈늄(TaN) 및/또는 질화텅스텐(WN) 등을 포함할 수 있다. 이에 더하여, 제2 모스 게이트(150c)의 제1 부 게이트(140c)는 도전성 금속질화물 아래에 위치한 접착층(ex, 티타늄, 탄탈늄등)을 더 포함할 수 있다. 한편, 상술된 바와 같이, 상기 제1 모스 게이트(150b)의 제3 부 게이트(145b)는 제2 모스 게이트(150c)의 제2 부 게이트(145c)와 동일한 물질로 형성될 수 있다. 이 경우에, 상기 제1 모스 게이트(150b)가 낮은 일함수의 제3 부 게이트(145b)를 포함할지라도, 제1 모스 게이트(150b)의 제1 부 게이트(130b)가 충분한 두께를 가짐으로써, 상기 제1 모스 게이트(150b)의 제1 커플링-일함수는 높게 유지될 수 있다.
일 실시예에 따르면, 상기 제2 모스 게이트(150c)의 제1 부 게이트(140c)가 충분히 두꺼운 두께(ex, 약 100 Å 내지 약 300 Å)를 갖는 경우에, 상기 제2 모스 게이트(150c)의 제1 부 게이트(140c)의 일함수가 상기 제2 커플링-일함수에 지배적으로 작용될 수 있다. 이 경우에, 상기 제2 모스 게이트(150c)의 제1 부 게이트(140c)가 약 3.9 eV 내지 약 4.4 eV 인 저 일함수-금속질화물(low work function-metal nitride)을 포함할 수 있다. 예컨대, 상기 저 일함수-금속질화물은 저온 질화탄탈늄, 화학량론적 함량비를 갖는 질화탄탈늄 및/또는 질소가 결핍된 질화탄탈늄 등을 포함할 수 있다. 상기 저온 질화탄탈늄은 낮은 공정온도(약 5℃ 내지 약 380℃)에서 증착된 질화탄탈늄을 의미한다. 이에 더하여, 상기 제2 모스 게이트(150c)의 제1 부 게이트(140c)는 상기 저 일함수-금속질화물 아래의 접착층(ex, 티타늄 또는 탄탈늄 등)을 더 포함할 수 있다.
상기 제1 모스 트랜지스터(210)가 피모스 트랜지스터이고, 상기 제2 모스 트랜지스터(220)가 엔모스 트랜지스터인 경우에, 상기 제1 모스 활성부(ACT2) 내의 반도체 패턴(115)은 실리콘-게르마늄 및/또는 게르마늄으로 형성되어, 제1 모스 트랜지스터(210)의 채널 영역에 압축력을 제공할 수 있다. 이때, 상기 제2 모스 활성부(ACT3) 내에는 실리콘-탄소 및/또는 탄소 등으로 형성된 제2 반도체 패턴(미도시함)이 존재하거나, 존재하지 않을 수 있다.
다음으로, 상기 제1 모스 트랜지스터(210)가 엔모스 트랜지스터이고, 상기 제2 모스 트랜지스터가 피모스 트랜지스터인 경우에 대해서 설명한다. 이 경우에, 상기 제1 모스 게이트(150b)의 일함수(또는, 제1 커플링-일함수)는 상기 제2 모스 게이트(150c)의 일함수(또는, 제2 커플링-일함수)에 비하여 작은 것이 바람직하다. 예컨대, 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)는 상술된 저 일함수-금속질화물(ex, 저온 질화탄탈늄, 화학량론적 함량비를 갖는 질화탄탈늄, 및/또는 질소가 결핍된 질화탄탈늄 등)을 포함할 수 있다. 이에 더하여, 상기 제1 모스 게이트(150b)의 제1 부 게이트(130b)는 상기 저 일함수-금속질화물 아래에 위치한 접착층(ex, 티타늄 또는 탄탈늄 등)을 더 포함할 수도 있다. 상기 제2 모스 게이트(150c)의 제1 부 게이트(140c)가 제1 모스 게이트(150b)의 제1 부 게이트(130b) 보다 얇은 경우에, 상기 제2 모스 게이트(150c)의 제2 부 게이트(145c)는 실리콘의 가전자대 가장자리의 에너지 준위에 근접한 금속(ex, 백금(Pt), 니켈(Ni) 또는 팔라듐(Pd) 등)을 포함할 수 있으며, 제1 부 게이트(140c)는 확산 베리어 특성을 갖는 도전성 금속질화물(ex, 질화티타늄(TiN), 질화탄탈늄(TaN) 및/또는 질화텅스텐(WN) 등)을 포함할 수 있다. 이와는 달리, 상기 제2 모스 게이트(150c)의 제1 부 게이트(140c)가 충분한 두께(ex, 약 100 Å 내지 약 300 Å)를 갖는 경우에, 상기 제2 모스 게이트(150c)의 제1 부 게이트(140c)는 상술된 고 일함수-금속질화물(ex, 질화텅스텐(WN), 질화티타늄(TiN), 질화몰리브덴(MoN), 질소가 풍부한 질화탄탈늄(N-rich TaN) 및 고온 질화탄탈늄(high temperature-TaN) 등)을 포함할 수 있다.
계속해서 도 1 및 도 2를 참조하면, 상기 이-퓨즈 유전막(105a)은 실리콘 산화물에 비하여 높은 유전상수를 갖는 고유전 물질(ex, 산화하프늄, 산화알루미늄, 산화지르코늄 등과 같은 금속산화물 등)을 포함할 수 있다. 상기 이-퓨즈 유전막(105a)은 고유전 물질과 이-퓨즈 활성부(ACT1) 사이에 개재된 하부 버퍼 유전물(ex, 산화물 등)을 더 포함할 수 있다. 이에 더하여, 상기 이-퓨즈 유전막(105a)은 고유전 물질과 플로팅 패턴(130a) 사이에 개재된 상부 버퍼 유전물(ex, 산화물 등)을 더 포함할 수 있다. 상기 블로킹 유전 패턴(135a)은 산화물, 질화물, 산화질화물 및/또는 고유전 물질(ex, 산화하프늄, 산화알루미늄, 산화지르코늄 등과 같은 금속산화물 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 제1 모스 게이트 유전막(105b)은 실리콘 산화물에 비하여 높은 유전상수를 갖는 고유전 물질(ex, 산화하프늄, 산화알루미늄, 산화지르코늄 등과 같은 금속산화물 등)을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 모스 게이트 유전막(105b)은 하부 버퍼 유전물/고유전 물질의 2층, 또는 하부 버퍼 유전물/고유전 물질/상부 버퍼 유전물의 3층 구조를 가질 수 있다. 이와 유사하게, 상기 제2 모스 게이트 유전막(105c)은 실리콘 산화물에 비하여 높은 유전상수를 갖는 고유전 물질(ex, 산화하프늄, 산화알루미늄, 산화지르코늄 등과 같은 금속산화물 등)을 포함할 수 있다. 상기 제2 모스 게이트 유전막(105c)은 하부 버퍼 유전물/고유전 물질의 2층, 또는 하부 버퍼 유전물/고유전 물질/상부 버퍼 유전물의 3층 구조를 가질 수 있다. 상기 이-퓨즈 유전막(105a), 제1 모스 게이트 유전막(105b) 및 제2 모스 게이트 유전막(105c)은 서로 동일한 물질로 형성되거나, 서로 다른 고유전 물질을 포함할 수 있다.
기판(100) 전면 상에 몰드층(123)이 배치될 수 있다. 상기 몰드층(123)은 제1 그루브(125a), 제2 그루브(125b) 및 제3 그루브(125c)를 포함할 수 있다. 상기 제1 그루브(125a)는 상기 제1 영역(70) 내 몰드층(123) 내에 정의될 수 있고, 상기 제2 그루브(125b)는 상기 제2 영역(80) 내 몰드층(123) 내에 정의될 수 있으며, 상기 제3 그루브(125c)는 상기 제3 영역(90)내 몰드층(123) 내에 정의될 수 있다. 상기 플로팅 패턴(130a) 및 이-퓨즈 게이트(150a)는 상기 제1 그루브(125a) 내에 배치될 수 있다. 이와 유사하게, 상기 제1 모스 게이트(150b)는 상기 제2 그루브(125b) 내에 배치될 수 있으며, 상기 제2 모스 게이트(150c)는 상기 제3 그루브(125c) 내에 배치될 수 있다. 일 실시예에 따르면, 상기 몰드층(123)의 상면은 상기 이-퓨즈, 제1 모스 및 제2 모스 게이트들(150a, 150b, 150c)의 상면들과 공면을 이룰 수 있다. 또한, 상기 몰드층(123)의 상면은 상기 플로팅 패턴(130a)의 제2 부분들(129b)의 상면들과 공면을 이룰 수도 있다.
한쌍의 제1 절연 스페이서들(SP1)이 상기 몰드층(123)과 상기 플로팅 패턴(130a)내 한쌍의 제2 부분들(129b)의 외측벽들 사이에 각각 개재될 수 있으며, 한쌍의 제2 절연 스페이서들(SP2)이 상기 제1 모스 게이트(150b)의 양 측벽들과 상기 몰드층(123) 사이에 각각 개재될 수 있다. 한쌍의 제3 절연 스페이서들(SP3)이 상기 제2 모스 게이트(150c)의 양측벽들과 상기 몰드층(123) 사이에 각각 개재될 수 있다. 상기 제1 그루브(125a)의 양 내측벽들은 상기 한쌍의 제1 절연 스페이서들(SP1)의 측벽들로 이루어질 수 있다. 이와 마찬가지로, 상기 제2 그루브(125b)의 양 내측벽들은 상기 한쌍의 제2 절연 스페이서들(SP2)의 측벽들로 이루어질 수 있으며, 상기 제3 그루브(125c)의 양 내측벽들은 상기 한쌍의 제3 절연 스페이서들(SP2)로 이루어질 수 있다. 상기 제1, 제2 및 제3 금속-반도체 화합물층들(120a, 120b, 120c)은 각각 상기 제1, 제2 및 제3 절연 스페이서들(SP1, SP2, SP3)에 의하여 상기 플로팅 패턴(130a), 제1 모스 게이트(150b) 및 제2 모스 게이트(150c)로부터 이격될 수 있다.
상기 제1, 제2 및 제3 절연 스페이서들(SP1, SP2, SP3)은 산화물, 질화물 및/또는 산화질화물 등으로 형성될 수 있다. 일 실시예에 따르면, 상기 제1, 제2 및 제3 절연 스페이서들(SP1, SP2, SP3)은 생략될 수도 있다. 이 경우에, 상기 제1, 제2 및 제3 그루브들(125a, 125b, 125c)의 양 내측벽들은 상기 몰드층(123)으로 형성될 수도 있다.
상기 플로팅 패턴(130a) 내 한쌍의 제2 부분들(129b)의 외측벽들간의 수평 거리를 제1 폭(W1)이라 정의한다. 상기 플로팅 패턴(130a)의 제1 폭(W1)은 상기 제1 모스 게이트(150b)의 제2 폭(W2) 및 제2 모스 게이트(150c)의 제3 폭(W3)과 다를 수 있다. 예컨대, 상기 제1 폭(W1)은 상기 제2 폭(W2)에 비하여 클 수 있다. 이와 마찬가지로, 상기 제1 폭(W2)은 상기 제3 폭(W3)에 비하여 클 수도 있다. 상기 제2 폭(W2) 및 제3 폭(W3)은 서로 다르거나 서로 같을 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제1 폭(W1)은 상기 제2 폭(W2) 및/또는 제3 폭(W3)과 동일할 수도 있다. 상기 제1 폭(W1)은 상기 제1 그루브(125a)의 폭과 실질적으로 동일할 수 있다. 이와 마찬가지로, 상기 제2 폭(W2) 및 제3 폭(W3)은 각각 상기 제2 그루브(125b)의 폭 및 제3 그루브(125c)의 폭과 실질적으로 동일할 수 있다.
상술된 반도체 소자에서, 상기 이-퓨즈 구조체(200)는 상기 플로팅 패턴(130a) 내에 전하들의 저장 유무에 따라 서로 다른 문턱전압들을 갖는다. 즉, 상기 플로팅 패턴(130a) 내에 전하들이 저장된 상태에서 상기 이-퓨즈 구조체(200)는 제1 문턱전압을 갖고, 상기 플로팅 패턴(130a) 내에 전하들이 저장되지 않은 상태에서 상기 이-퓨즈 구조체(200)는 제2 문턱전압을 갖는다. 이때, 상기 제1 및 제2 문턱전압들은 서로 다르다. 상기 제1 및 제2 문턱전압들의 차이를 이용하여 상기 이-퓨즈 구조체(200)는 턴온 상태 또는 턴 오프 상태로 구현될 수 있다. 상기 이-퓨즈 구조체(200)는 전기적으로 상기 플로팅 패턴(130a) 내로 전하들을 공급하는 것에 의하여 프로그램될 수 있다. 상기 이-퓨즈 게이트(150a)에 제공되는 프로그램 전압에 의하여 상기 이-퓨즈 게이트(150a) 아래의 채널 영역 내 전하들이 상기 이-퓨즈 유전막(105a)을 터널링하여 상기 플로팅 패턴(130a)내로 저장될 수 있다.
상기 이-퓨즈 구조체(200)는 상기 플로팅 패턴(130a)내로 전하들을 공급하는 것에 의하여 프로그램됨으로써, 상기 이-퓨즈 구조체(200)의 크기를 대폭 축소할 수 있다. 따라서, 고집적화에 최적화된 이-퓨즈 구조체를 갖는 반도체 소자를 구현할 수 있다. 또한, 상기 이-퓨즈 구조체(200)는 상기 이-퓨즈 게이트(150a)에 프로그램 전압을 공급하여 프로그램할 수 있다. 이로써, 상기 이-퓨즈 구조체(200)의 프로그램 작업이 매우 단순화될 수 있다. 또한, 별도의 고가 프로그램 장비가 요구되지 않는다. 그 결과, 이-퓨즈 구조체(200)의 프로그램 효율을 증가시킬 수 있다.
또한, 일 실시예에 따르면, 상기 이-퓨즈 구조체(200)의 플로팅 패턴(130a) 및 이-퓨즈 게이트(150a)은 상기 제1 및 제2 모스 트랜지스터들(210, 220)의 모스 게이트들(150b, 150c)의 일부분들과 동일한 물질로 형성될 수 있다. 이에 따라, 상기 이-퓨즈 구조체(200)는 상기 모스 트랜지스터들(210, 220)을 형성하는 동안에 병행되어 형성될 수 있다. 그 결과, 상기 이-퓨즈 구조체(200)의 형성을 위한 추가적인 공정들을 최소화할 수 있다. 그 결과, 반도체 소자의 생산성을 향상시킬 수 있다.
이에 더하여, 상기 이-퓨즈 게이트(150a) 및 이-퓨즈 활성부(ACT1)간의 전압차이를 이용하여 상기 플로팅 패턴(130a) 내의 전하들을 상기 플로팅 패턴(130a) 외부로 방출시킬 수도 있다. 이에 따라, 만약, 상기 이-퓨즈 구조체(200)의 프로그램 오류가 발생하는 경우에, 상기 이-퓨즈 구조체(200)에 재 프로그램이 가능하다. 그 결과, 반도체 소자의 수율을 향상시킬 수 있다.
상기 이-퓨즈 구조체(200)는 다양한 목적으로 사용될 수 있다. 예컨대, 반도체 칩들 각각의 제조 이력(fabrication history) 등에 대한 정보를 기록하는 칩 확인(chip identification) 요소로 사용될 수 있다. 이러한 경우에, 상기 이-퓨즈 구조체(200)는 어레이로 구성되어 상기 칩확인 요소 내에 포함될 수 있다. 이와는 다른 예로서, 반도체 칩의 제조가 완료된 후에, 반도체 칩들 각각의 특성을 최적화하기 위한 칩 커스토마이제이션(chip customization)을 위한 요소 내에 상기 이-퓨즈 구조체(200)가 포함될 수 있다. 예컨대, 상기 칩 커스토마이제이션 내 상기 이-퓨즈 구조체(200)의 프로그램 유무에 따라, 반도체 칩들의 동작을 위한 다양한 신호들의 속도 조절, 반도체 칩 내 저항 요소들의 저항 값의 조절, 및/또는 반도체 칩 내 캐패시터 용량의 조절 등을 수행될 수 있으며, 이로써, 제조 완료된 반도체 칩의 특성들을 최적화시킬 수 있다. 이와는 다르게, 상기 이-퓨즈 구조체(200)를 포함하는 반도체 소자가 반도체 기억 소자로 구현되는 경우에, 상기 이-퓨즈 구조체(200)는 불량 메모리 셀을 여분의(redundancy) 메모리 셀로 대체하는 리페어 수단으로 사용될 수 있다. 본 발명은 여기에 개시된 실시예들에 한정되지 않는다. 상기 이-퓨즈 구조체(200)는 다른 다양한 용도로 사용될 수도 있다.
더 나아가서, 상기 제1 및 제2 모스 트랜지스터들(210, 220)의 각각은 요구되는 특성을 충족시키기 위하여 적절한 일함수를 갖는 게이트를 포함할 수 있다. 따라서, 상기 이-퓨즈 구조체(200), 제1 모스 트랜지스터(210) 및 제2 모스 트랜지스터(220)의 각각이 모두 최적화된 특성으로 구현될 수 있다.
한편, 상술된 반도체 소자에서, 플로팅 패턴(130a)의 제2 부분들(129b)의 상면들은 이-퓨즈 게이트(150a)의 상면과 공면을 이룰 수 있다. 이와는 달리, 상기 제2 부분들(129b)의 상면들은 이-퓨즈 게이트(150a)의 상면과 다른 높이일 수 있다. 이를 도면을 참조하여 설명한다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 변형예를 설명하기 위하여 도 1의 Ia-Ia', Ib-Ib', II-II' 및 III-III' 을 따라 취해진 단면도이다. 본 변형예에서 상술된 구성요소들과 동일한 구성요소들은 동일한 참조부호를 사용한다.
도 3을 참조하면, 플로팅 패턴(130a')은 이-퓨즈 게이트(150a) 및 이-퓨즈 활성부(ACT1) 사이에 개재된 제1 부분(129a), 및 상기 제1 부분(129a)의 양 가장자리로부터 상기 이-퓨즈 게이트(150a)의 양 측벽들을 따라 위로 연장된 한쌍의 제2 부분들(129b')을 포함할 수 있다. 이때, 상기 제2 부분들(129b')의 상면들은 상기 이-퓨즈 게이트(150a)의 상면 보다 낮다. 이로써, 상기 제2 부분들(129b')의 상면들 위에 오목한 영역이 정의될 수 있으며, 상기 오목한 영역은 갭필 유전막(152)에 의하여 채워질 수 있다. 산화물, 질화물 및/또는 산화질화물 등으로 형성될 수 있다.
층간 유전막(155)이 상기 몰드층(123) 상에 배치될 수 있다. 상기 층간 유전막(155)의 적어도 아랫부분은 절연성 확산 베리어 물질(ex, 질화물 및/또는 산화질화물 등)으로 형성될 수 있다. 도 2에 개시된 반도체 소자의 몰드층(123) 상에도 상기 층간 유전막(155)이 배치될 수 있다. 일 실시예에 따르면, 상기 갭필 유전막(152)이 생략되고, 상기 층간 유전막(155)의 일부분이 아래로 연장되어 상기 오목한 영역을 채울 수도 있다.
상기 제2 부분들(129b')의 상면들이 상기 이-퓨즈 게이트(150a)의 상면보다 낮음으로써, 상기 이-퓨즈 게이트(150a)와 상기 플로팅 패턴(130a')간의 절연성이 더욱 향상될 수 있다.
다음으로, 도면들을 참조하여 본 발명의 실시예에 따른 이-퓨즈를 포함하는 반도체 소자의 제조 방법을 설명한다.
도 4a 내지 도 11a는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 4b 내지 도 11b는 각각 도 4a 내지 도 11b의 Ia-Ia', Ib-Ib', II-II' 및 III-III' 을 따라 취해진 단면도들이다.
도 4a 및 도 4b를 참조하면, 제1 영역(70), 제2 영역(80) 및 제3 영역(90)을 포함하는 기판(100)을 준비한다. 상기 기판(100)에 소자분리 패턴(101)을 형성하여, 상기 제1 영역(70) 내의 이-퓨즈 활성부(ACT1), 상기 제2 영역(80) 내의 제1 모스 활성부(ACT2) 및 상기 제3 영역(90) 내의 제2 모스 활성부(ACT3)를 정의한다.
상기 제1 영역(70)의 기판(100) 상에 이-퓨즈 유전막(105a)을 형성할 수 있다. 상기 제2 영역(80)의 기판(100) 상에 제1 모스 게이트 유전막(105b)을 형성할 수 있다. 상기 제3 영역(90)의 기판(100) 상에 제2 모스 게이트 유전막(105c)을 형성할 수 있다. 상기 이-퓨즈 유전막(105a), 제1 모스 게이트 유전막(105b) 및 제2 모스 게이트 유전막(105c)은 동시에 형성될 수 있다. 이와는 달리, 상기 유전막들(105a, 105b, 105c)은 순서에 관계없이 순차적으로 형성될 수도 있다.
이어서, 상기 기판(100) 전면 상에 더미 게이트막(dummy gate layer)을 형성할 수 있다. 상기 제1 영역(70) 내 더미 게이트막 및 이-퓨즈 유전막(105a)을 연속적으로 패터닝하여, 상기 이-퓨즈 활성부(ACT1) 상에 차례로 적층된 이-퓨즈 유전막(105a) 및 제1 더미 게이트(110a)를 형성할 수 있다. 상기 제2 영역(80) 내 더미 게이트막 및 제1 모스 게이트 유전막(105b)을 연속적으로 패터닝하여, 상기 제1 모스 활성부(ACT2) 상에 차례로 적층된 제1 모스 게이트 유전막(105b) 및 제2 더미 게이트(110b)를 형성할 수 있다. 상기 제3 영역(90) 내 더미 게이트막 및 제2 모스 게이트 유전막(105c)을 연속적으로 패터닝하여, 상기 제2 모스 활성부(ACT3) 상에 차례로 적층된 제2 모스 게이트 유전막(105c) 및 제3 더미 게이트(110c)를 형성할 수 있다. 상기 제1, 제2 및 제3 더미 게이트들(110a, 110b, 110c)은 동시에 형성될 수 있다. 도 4a에 개시된 바와 같이, 상기 제1 더미 게이트(110a)는 상기 이-퓨즈 활성부(ACT1)를 가로지르고, 상기 제2 더미 게이트(110b)는 상기 제1 모스 활성부(ACT2)를 가로지르며, 상기 제3 더미 게이트(110c)는 상기 제2 모스 활성부(ACT3)를 가로지를 수 있다. 일 실시예에 따르면, 상기 제1 더미 게이트(110a)의 폭은 상기 제2 더미 게이트(110b)의 폭에 비하여 클 수 있다. 또한, 상기 제1 더미 게이트(110a)는 상기 제3 더미 게이트(110c)의 폭에 비하여 클 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제1 더미 게이트(110a) 양측의 이-퓨즈 활성부(ACT1) 내에 이-퓨즈 소오스/드레인(112)을 형성할 수 있다. 상기 제2 더미 게이트(110b) 양측의 제1 모스 활성부(ACT2) 내에 제1 모스 소오스/드레인(116)을 형성할 수 있다. 상기 제3 더미 게이트(110c) 양측의 제2 모스 활성부(ACT3) 내에 제2 모스 소오스/드레인(117)을 형성할 수 있다. 상기 제1 모스 소오스/드레인(116) 및 제2 모스 소오스/드레인(117)은 중에서 어느 하나는 n형 도펀트로 도핑되고, 다른 하나는 p형 도펀트로 도핑될 수 있다. 따라서, 상기 제1 모스 소오스/드레인(116) 및 제2 모스 소오스/드레인(117)은 순서에 관계없이 순차적으로 형성될 수 있다. 상기 이-퓨즈 소오스/드레인(112)은 상기 제1 및 제2 모스 소오스/드레인(116, 117) 중에서 어느 하나와 동일한 타입의 도펀트로 도핑될 수 있다. 상기 이-퓨즈 소오스/드레인(112), 및 상기 이-퓨즈 소오스/드레인(112)과 동일한 타입의 도펀트로 도핑된 모스 소오스/드레인(116 또는 117)은 동시에 형성될 수 있다. 이와는 달리, 상기 이-퓨즈 소오스/드레인(112) 및 이와 동일한 타입의 모스 소오스/드레인(116 또는 117)은 순서에 관계없이 순차적으로 형성될 수도 있다. 상기 이-퓨즈, 제1 모스 및 제2 모스 소오스/드레인들(112, 116, 117)은 상기 더미 게이트들(110a, 110b, 110c)에 자기정렬적으로 형성될 수 있다.
상기 제1, 제2 및 제3 더미 게이트들(110a, 110b, 110c)의 양측벽들 상에 제1, 제2 및 제3 절연 스페이서들(SP1, SP2, SP3)을 형성할 수 있다. 상기 이-퓨즈, 제1 모스 및 제2 모스 소오스/드레인들(112, 116, 117)이 엘디디 구조로 형성되는 경우에, 상기 더미 게이트들(110a, 110b, 110c) 절연 스페이서들(SP1, SP2, SP3)을 마스크로 이용하여 상기 소오스/드레인들(112, 116, 117)을 형성할 수 있다. 예컨대, 상기 절연 스페이서들(SP1, SP2, SP3)을 형성하기 전에, 저도즈(low dose)의 도펀트 이온들을 주입할 수 있으며, 상기 절연 스페이서들(SP1, SP, SP3)을 형성한 후에 고도즈(high dose)의 도펀트 이온들을 주입할 수 있다.
한편, 상기 제2 더미 게이트(110b) 및 제2 절연 스페이서(SP2) 양측의 제1 모스 활성부(ACT2)를 리세스하여 리세스 영역들(114)을 형성할 수 있다. 이때, 상기 제1 및 제3 더미 게이트들(110a, 110c) 양측의 이-퓨즈 활성부(ACT1) 및 제2 모스 활성부(ACT3)는 마스크(ex, 산화물, 질화물등)에 의하여 덮혀질 수 있다. 상기 리세스 영역들(114)은 결정면에 따라 선택적으로 식각되는 선택적 습식 식각 공정으로 리세스될 수 있다. 상기 선택적 습식 식각 공정은 실리콘의 {1,1,1} 결정면 그룹을 식각 정지면으로 사용할 수 있다. 이로써, 도 5b에 도시된 바와 같이, 상기 리세스 영역(114)의 측벽은 제1 더미 게이트(110b) 아래를 향해 뾰족한 형태로 구현될 수 있다. 상기 리세스 영역(114)을 채우는 반도체 패턴(115)을 형성할 수 있다. 상기 반도체 패턴(115)은 상기 기판(100)과 다른 반도체 원소를 포함하는 소스 가스를 사용하는 선택적 에피택시얼 성장 공정에 의하여 형성될 수 있다. 상기 반도체 패턴(115)은 인시츄(in-situ) 방식으로 도핑될 수 있다. 이 경우에, 상기 반도체 패턴(115)의 전체는 상기 제1 모스 소오스/드레인(116)에 포함될 수 있다. 이와는 다르게, 상기 반도체 패턴(115)을 형성한 후에, 상기 제2 더미 게이트(110b) 및 절연 스페이서(SP1)를 마스크로 사용하여 상기 반도체 패턴(115)을 포함하는 제1 모스 활성부(ACT2)에 도펀트 이온들을 주입하여 상기 제1 모스 소오스/드레인(116)을 형성할 수도 있다.
상기 더미 게이트들(110a, 110b, 110c), 절연 스페이서들(SP1, SP2, SP3)과 반도체 패턴(115)을 형성한 후에, 상기 소오스/드레인들(112, 116, 117)의 상면들을 노출시킬 수 있다. 이어서, 노출된 소오스/드레인들(112, 116, 117)의 상면들과 금속을 반응시켜, 제1, 제2 및 제3 금속-반도체 화합물층들(120a, 120b, 120c)을 형성할 수 있다.
상기 기판(100) 전면 상에 몰드층을 형성하고, 상기 몰드층을 상기 더미 게이트들(110a, 110b, 110c)이 노출될 때까지 평탄화시킬 수 있다. 평탄화된 몰드층(123)은 상기 더미 게이트들(110a, 110b, 110c)의 상면들과 공면을 이룰 수 있다. 상기 몰드층(123)은 상기 더미 게이트들(110a, 110b, 110c)에 대하여 식각선택비를 갖는 유전물질로 형성될 수 있다. 이에 더하여, 상기 절연 스페이서들(SP1, SP2, SP3)도 상기 더미 게이트들(110a, 110b, 110c)에 대하여 식각선택비를 갖는 유전물질을 포함할 수 있다. 예컨대, 상기 더미 게이트들(110a, 110b, 110c)은 다결정 반도체로 형성될 수 있으며, 상기 몰드층(123)은 산화물, 질화물 및/또는 산화질화물 등으로 형성될 수 있다. 또한, 상기 절연 스페이서들(SP1, SP2, SP3)은 산화물, 질화물 및/또는 산화질화물 등으로 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 노출된 더미 게이트들(110a, 110b, 110c)을 제거하여 그루브들(125a, 125b, 125c)을 형성할 수 있다. 상기 제1 더미 게이트(110a)가 제거되어 상기 제1 영역(70) 내에 제1 그루브(125a)가 형성될 수 있으며, 상기 제2 더미 게이트(110b)가 제거되어 상기 제2 영역(80) 내에 제2 그루브(125b)가 형성될 수 있으며, 상기 제3 더미 게이트(110c)가 제거되어 상기 제3 영역(90) 내에 제3 그루브(125c)가 형성될 수 있다. 이때, 상기 유전막들(105a, 105b, 105c)이 잔존될 수 있다. 즉, 상기 제1, 제2 및 제3 그루브들(125a, 125b, 125c)은 각각 이-퓨즈 유전막(105a), 제1 모스 게이트 유전막(105b) 및 제2 모스 게이트 유전막(105c)을 노출시킬 수 있다.
일 실시예에 따르면, 도시하지 않았지만, 상기 유전막들(105a, 105b, 105c)은 상기 그루브들(125a, 125b, 125c)을 형성한 후에 형성될 수 있다. 구체적으로, 상기 더미 게이트들(110a, 110b, 110c)을 제거하여 형성된 제1, 제2 및 제3 그루브들(125a, 125b, 125c)은 상기 이-퓨즈, 제1 모스 및 제2 모스 활성부들(ACT1, ACT2, ACT3)을 각각 노출시킬 수 있다. 이어서, 상기 그루브들(125a, 125b, 125c)에 노출된 상기 이-퓨즈, 제1 모스 및 제2 모스 활성부들(ACT1, ACT2, ACT3) 상에 각각 상기 이-퓨즈 유전막(105a), 제1 모스 게이트 유전막(105b) 및 제2 모스 게이트 유전막(105c)을 형성할 수 있다.
일 실시예에 따르면, 상기 제1 그루브(125a)의 폭은 상기 제2 그루브(125b)의 폭에 비하여 클 수 있다. 또한, 상기 제1 그루브(125a)의 폭은 상기 제3 그루브(125c)의 폭에 비하여 클 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 더미 게이트들(110a, 110b, 110c)의 폭들을 조절하여, 상기 그루브들(125a, 125b, 125c)의 폭들은 서로 동일하거나 서로 다를 수 있다.
도 7a 및 도 7b를 참조하면, 상기 그루브들(125a, 125b, 125c)을 갖는 기판(100) 전면 상에 제1 도전막(130)을 콘포말(conformal)하게 형성할 수 있다. 이로써, 상기 제1 도전막(130)은 상기 그루브들(125a, 125b, 125c)의 내면들 및 몰드층(123)의 상면을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 그루브들(125a, 125b, 125c)의 내면들은 상기 그루브들(125a, 125b, 125c)의 양 내측벽들 및 바닥면들을 포함할 수 있다. 상기 제1 도전막(130)은 단일층 또는 다층일 수 있다. 예컨대, 상기 제1 도전막(130)은 금속성 도전 물질을 포함할 수 있다.
상기 제1 도전막(130) 상에 마스크 패턴(132)을 형성할 수 있다. 상기 마스크 패턴(132)은 상기 제2 및 제3 영역들(80, 90) 내의 제1 도전막(130)을 덮을 수 있다. 또한, 상기 마스크 패턴(132)은 상기 제1 영역(70)의 이-퓨즈 활성부(ACT1) 상부의 제1 도전막(130)을 덮을 수 있다. 이때, 적어도 상기 이-퓨즈 활성부(ACT1) 양측의 소자분리 패턴(101) 상에 위치하고 상기 제1 그루브(125a)의 내면 상에 위치한 제1 도전막(130)이 노출될 수 있다. 여기서, 상기 제1 그루브(125a)의 내면은 상기 제1 그루브(125a)의 바닥면 및 양 내측벽들을 포함할 수 있다. 일 실시예에 따르면, 도 7A에 도시된 바와 같이, 상기 제1 영역(70)내의 소자분리 패턴(101) 상에 위치함과 더불어 상기 몰드층(123)의 상면 상에 위치한 제1 도전막(130)도 노출될 수 있다. 이때, 상기 이-퓨즈 활성부(ACT1) 상부에 배치됨과 더불어 상기 몰드층(123)의 상면 상에 위치한 제1 도전막(130)은 상기 마스크 패턴(132)에 의해 덮혀질 수 있다. 상기 마스크 패턴(132)은 산화질화물, 질화물, 산화물 및/또는 감광물질(photoresist) 등으로 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 마스크 패턴(132)을 식각 마스크로 사용하여 상기 노출된 제1 도전막(130)을 제거할 수 있다. 이에 따라, 상기 제1 영역(70) 내에서 상기 마스크 패턴(132) 아래의 제1 도전막(130')이 잔존될 수 있다. 상기 제1 영역(70) 내에서 잔존된 제1 도전막(130')은 상기 이-퓨즈 활성부(ACT1) 상부에 배치될 수 있다. 상기 제2 및 제3 영역들(80, 90) 내 제1 도전막(130)은 노출되지 않음으로, 잔존된다. 상기 노출된 제1 도전막(130)은 등방성 식각 공정(ex, 습식 식각 공정 및/또는 건식 등방성 식각 공정 등)으로 제거될 수 있다.
이어서, 상기 마스크 패턴(132)을 제거한다. 이어서, 상기 기판(100) 전면 상에 블로킹 유전막(135)을 콘포말하게 형성할 수 있다. 상기 블로킹 유전막(135)은 상기 잔존된 제1 도전막(130', 130) 상에 형성되고, 상기 그루브들(125a, 125b, 125c)의 내면들 및 몰드층(123)의 상면을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 블로킹 유전막(135)은 산화물, 질화물, 산화질화물 및/또는 고유전 물질(ex, 산화하프늄 또는 산화 알루미늄 등과 같은 절연성 금속산화물 등) 등으로 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 제3 영역(90) 내의 블로킹 유전막(135) 및 제1 도전막(130)을 제거한다. 이에 따라, 상기 제3 그루브(125c)의 내면 및 몰드층(123)을 노출될 수 있다. 또한, 상기 제2 모스 게이트 유전막(105c)이 노출될 수 있다. 이때, 상기 제1 영역(70) 내 블로킹 유전막(135) 및 제1 도전막(130'), 및 상기 제2 영역(80) 내 블로킹 유전막(135) 및 제1 도전막(130)은 잔존될 수 있다. 상기 제1 및 제2 영역들(70, 80) 내 블로킹 유전막(135)을 덮는 제2 마스크 패턴(미도시함)을 형성하고, 상기 제2 마스크 패턴을 식각마스크로 사용하여 상기 제3 영역(90) 내 블로킹 유전막(135) 및 제1 도전막(130)을 제거할 수 있다. 상기 제3 영역(90)내 블로킹 유전막(135) 및 제1 도전막은 등방성 식각 공정(ex, 습식 식각 공정 및/또는 건식 등방성 식각 공정 등)으로 제거될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제2 영역(80) 내 블로킹 유전막(135)을 제거하여 상기 제2 영역(80)내 제1 도전막(130)을 노출시킬 수 있다. 이때, 상기 제1 영역(70)내 블로킹 유전막(135)은 잔존되는 것이 바람직하다. 예컨대, 상기 제1 및 제3 영역들(70, 80)을 덮는 제3 마스크 패턴(미도시함)을 형성하고, 제3 마스크 패턴을 식각 마스크로 사용하여 상기 제2 영역(80)내 블로킹 유전막(135)을 제거할 수 있다.
도 11a 및 도 11b를 참조하면, 이어서, 상기 기판(100) 전면 상에 제2 도전막(140)을 콘포말하게 형성할 수 있다. 상기 제1 영역(70) 내에서, 상기 제2 도전막(140)은 블로킹 유전막(135)의 표면을 따라 실질적으로 균일한 두께로 형성될 수 있다. 따라서, 상기 제1 영역(70)내의 제2 도전막(140)은 상기 제1 그루브(125a)의 내면 및 몰드층(123)의 상면을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 제2 영역(80) 내에서 상기 제2 도전막(140)은 상기 제1 도전막(130)의 표면을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 제2 영역(80)내의 제2 도전막(140)은 제1 도전막(130)과 접촉되는 것이 바람직하다. 상기 제2 영역(80) 내 제2 도전막(140)은 상기 제2 그루브(125b)의 내면 및 몰드층(123)의 상면을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 제3 영역(90) 내에서 상기 제2 도전막(140)은 상기 그루브(125c)의 내면 및 상기 몰드층(123)의 상면을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 제3 영역(90) 내 제2 도전막(140)은 상기 제2 모스 게이트 유전막(105c)과 접촉될 수 있다. 상기 제2 도전막(140)은 금속성 도전 물질을 포함할 수 있다. 상기 제3 도전막(140)은 단일층 또는 다층으로 형성될 수 있다.
이어서, 상기 제2 도전막(140)을 갖는 기판(100) 전면 상에 제3 도전막(145)을 형성할 수 있다. 상기 제3 도전막(145)은 상기 제1, 제2 및 제3 그루브들(125a, 125b, 125c)을 채울 수 있다. 상기 제3 도전막(145)은 상기 제2 도전막(140)과 접촉될 수 있다. 일 실시예에 따르면, 상기 제2 영역(80)내 차례로 적층된 제1, 제2 및 제3 도전막들(130, 140, 145)의 커플링에 의해 생성된 제1 커플링-일함수는 상기 제3 영역(90)내 차례로 적층된 제2 및 제3 도전막들(140, 145)의 커플링에 의해 생성된 제2 커플링-일함수와 다른 것이 바람직하다. 특히, 상기 제1 도전막(130)의 일함수가 상기 제2 커플링-일함수와 다른 것이 바람직하다. 일 실시예에 따르면, 상기 제1 도전막(130)은 상기 제2 도전막(140)에 비하여 두꺼울 수 있다.
일 실시예에 따르면, 상기 제2 영역(80)이 피모스 트랜지스터가 형성되는 영역이고, 제3 영역(90)이 엔모스 트랜지스터가 형성되는 영역일 수 있다. 이 경우에, 상기 제1 도전막(130)은 고 일함수-금속질화물을 포함할 수 있다. 이때, 상기 제2 커플링-일함수가 낮은 일함수를 갖도록 상기 제2 및 제3 도전막들(140, 145)이 구성될 수 있다. 예컨대, 상기 제2 도전막(140)이 얇은 두께를 갖는 도전성 금속질화물을 포함하고, 상기 제3 도전막(145)이 낮은 일함수를 갖는 금속을 포함할 수 있다. 이와는 다르게, 상기 제2 도전막(140)이 저 일함수-금속질화물을 포함함과 더불어 충분히 두꺼운 두께를 갖도록 형성될 수 있다. 상기 고 일함수-금속 질화물 및 저 일함수-금속질화물은 도 1 및 도 2를 참조하여 설명한 것과 동일할 수 있다.
일 실시예에 따르면, 상기 제2 영역(80)이 엔모스 트랜지스터가 형성되는 영역이고, 제3 영역(90)이 피모스 트랜지스터가 형성되는 영역일 수 있다. 이 경우에, 상기 제1 도전막(130)이 상기 저 일함수-금속질화물을 포함할 수 있다. 이때, 상기 제2 커플링-일함수가 높은 일함수를 갖도록 상기 제2 및 제3 도전막들(140, 145)이 구성될 수 있다. 예컨대, 상기 제2 도전막(140)이 얇은 두께를 갖는 도전성 금속질화물을 포함하고, 상기 제3 도전막(145)이 높은 일함수를 갖는 금속을 포함할 수 있다. 이와는 다르게, 상기 제2 도전막(140)이 상기 고 일함수-금속질화물을 포함함과 더불어 충분히 두꺼운 두께를 갖도록 형성될 수 있다.
이어서, 상기 제3 도전막(145), 제2 도전막(140), 블로킹 유전막(135) 및 제1 도전막(130', 130)을 상기 몰드층(123)의 상면이 노출될 때까지 평탄화시킬 수 있다. 상기 평탄화에 의하여, 상기 제1 그루브(125a) 내에 도 1 및 도 2에 개시된 플로팅 패턴(130a), 블로킹 유전 패턴(135a) 및 이-퓨즈 게이트(150a)이 형성될 수 있다. 또한, 상기 제2 그루브(125b) 내에 도 1 및 도 2에 개시된 제1 모스 게이트(150b)이 형성될 수 있으며, 상기 제3 그루브(125c) 내에 도 1 및 도 2에 개시된 제2 모스 게이트(150c)가 형성될 수 있다. 이로써, 도 1 및 도 2에 개시된 반도체 소자를 구현할 수 있다. 계속해서, 도 11a, 11b, 도 1 및 도 2를 참조하면, 상기 플로팅 패턴(130a) 및 제1 모스 게이트(150b)의 제1 부 게이트(130b)는 각각 상기 제1 영역(70)내 제1 도전막(130') 및 상기 제2 영역(80) 내 제1 도전막(130)으로부터 형성될 수 있다. 상기 이-퓨즈 게이트(150a)의 제1 부 게이트(140a), 제1 모스 게이트(150b)의 제2 부 게이트(140b) 및 제2 모스 게이트(150c)의 제1 부 게이트(140c)는 상기 제2 도전막(140)으로부터 형성될 수 있다. 상기 이-퓨즈 게이트(150a)의 제2 부 게이트(145a), 제1 모스 게이트(150b)의 제3 부 게이트(145b) 및 제2 모스 게이트(150a)의 제2 부 게이트(145c)는 상기 제3 도전막(145)으로부터 형성될 수 있다.
한편, 도 3에 개시된 반도체 소자의 제조 방법은 도 4a 내지 도 11a 및 도 4b 내지 도 11b를 참조하여 설명한 제조 방법들을 포함할 수 있다. 상기 평탄화를 수행한 후에, 상기 플로팅 패턴(130a)의 제2 부분들(129b)의 상면들을 선택적으로 리세스할 수 있다. 이때, 상기 게이트들(150a, 150b, 150c)의 상면들을 마스크 패턴(미도시함)에 의하여 보호되는 것이 바람직하다. 이어서, 도 3을 참조하면, 리세스된 제2 부분들(129b') 위의 오목한 영역을 채우는 갭필 유전막(152)을 형성할 수 있다. 상기 갭필 유전막(152)은 상기 오목한 영역을 채우는 기판(100) 전면 상에 형성된 후에 상기 몰드층(123)이 노출될 때까지 평탄화되어 상기 오목한 영역내에 한정적(confined)으로 형성될 수 있다. 이어서, 기판(100) 전면 상에 층간 유전막(155)을 형성할 수 있다. 일 실시예에 따르면, 상기 갭필 유전막(152)의 형성을 생략하고, 상기 층간 유전막(155)이 상기 오목한 영역을 채울 수도 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 반도체 소자가 실장된 패키지는 본 발명의 실시예들에 따른 반도체 소자와 유기적으로 연결된 다른 타입의 반도체 소자들(ex, 기억 소자 및/또는 논리 소자등)을 더 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (29)

  1. 서로 이격된 제1 영역, 제2 영역 및 제3 영역을 포함하는 기판;
    상기 제1 영역의 기판 내에 제공되는 이-퓨즈 활성부 상부를 가로지르는 이-퓨즈 게이트;
    상기 이-퓨즈 게이트와 상기 이-퓨즈 활성부 사이에 개재된 제1 부분, 및 상기 제1 부분의 양 가장자리로부터 상기 이-퓨즈 게이트의 양 측벽들을 따라 위로 연장된 한쌍의 제2 부분들을 포함하는 플로팅 패턴;
    상기 플로팅 패턴 및 상기 이-퓨즈 게이트 사이에 개재된 블로킹 유전 패턴;
    상기 플로팅 패턴 및 상기 이-퓨즈 활성부 사이에 개재된 이-퓨즈 유전막;
    상기 제2 영역의 기판 내에 제공되는 제1 모스 활성부 상에 차례로 적층된 제1 모스 게이트 유전막 및 제1 모스 게이트;
    상기 제3 영역의 기판 내에 제공되는 제2 모스 활성부 상에 차례로 적층된 제2 모스 게이트 유전막 및 제2 모스 게이트;
    상기 플로팅 패턴 양측의 상기 이-퓨즈 활성부 내에 형성된 이-퓨즈 소오스/드레인;
    상기 제1 모스 게이트 양측의 제1 모스 활성부 내에 형성된 제1 모스 소오스/드레인; 및
    상기 제2 모스 게이트 양측의 제2 모스 활성부 내에 형성된 제2 모스 소오스/드레인을 포함하되,
    상기 제1 모스 소오스/드레인 및 상기 제2 모스 소오스/드레인 중에서 어느 하나는 n형 도펀트로 도핑되고, 다른 하나는 p형 도펀트로 도핑되고,
    상기 이-퓨즈 소오스/드레인은 상기 제1 모스 소오스/드레인 및 상기 제2 모스 소오스/드레인 중에서 어느 하나와 동일한 타입의 도펀트로 도핑된 반도체 소자.
  2. 청구항 1항에 있어서,
    상기 플로팅 패턴은 상기 이-퓨즈 게이트의 일함수와 다른 일함수를 갖는 금속성 도전 물질을 포함하는 반도체 소자.
  3. 청구항 1항에 있어서,
    상기 플로팅 패턴의 상기 제2 부분들의 상면들은 상기 이-퓨즈 게이트의 상면과 공면(coplanar)을 이루는 반도체 소자.
  4. 청구항 1항에 있어서,
    상기 플로팅 패턴의 상기 제2 부분들의 상면들은 상기 이-퓨즈 게이트의 상면 보다 낮은 반도체 소자.
  5. 서로 이격된 제1 영역, 제2 영역 및 제3 영역을 포함하는 기판;
    상기 제1 영역의 기판 내에 제공되는 이-퓨즈 활성부 상부를 가로지르는 이-퓨즈 게이트;
    상기 이-퓨즈 게이트와 상기 이-퓨즈 활성부 사이에 개재된 제1 부분, 및 상기 제1 부분의 양 가장자리로부터 상기 이-퓨즈 게이트의 양 측벽들을 따라 위로 연장된 한쌍의 제2 부분들을 포함하는 플로팅 패턴;
    상기 플로팅 패턴 및 상기 이-퓨즈 게이트 사이에 개재된 블로킹 유전 패턴;
    상기 플로팅 패턴 및 상기 이-퓨즈 활성부 사이에 개재된 이-퓨즈 유전막;
    상기 제2 영역의 기판 내에 제공되는 제1 모스 활성부 상에 차례로 적층된 제1 모스 게이트 유전막 및 제1 모스 게이트; 및
    상기 제3 영역의 기판 내에 제공되는 제2 모스 활성부 상에 차례로 적층된 제2 모스 게이트 유전막 및 제2 모스 게이트를 포함하되,
    상기 제1 모스 게이트는 차례로 적층된 제1 부 게이트, 제2 부 게이트 및 제3 부 게이트를 포함하고,
    상기 제2 모스 게이트는 차례로 적층된 제1 부 게이트 및 제2 부 게이트를 포함하고,
    상기 플로팅 패턴과 상기 제1 모스 게이트의 제1 부 게이트는 서로 동일한 도전성 금속 질화물을 포함하는 반도체 소자.
  6. 청구항 5항에 있어서,
    상기 제1 모스 게이트의 제1 부 게이트는 상기 제2 모스 게이트의 제1 부 게이트보다 두꺼운 반도체 소자.
  7. 청구항 5항에 있어서,
    상기 제1 모스 게이트의 일함수는 상기 제2 모스 게이트의 일함수와 다르되,
    상기 제1 모스 게이트의 상기 일함수는 상기 제1 모스 게이트의 제1, 제2 및 제3 부 게이트들의 커플링에 의해 생성된 제1 커플링-일함수이고,
    상기 제2 모스 게이트의 상기 일함수는 상기 제2 모스 게이트의 제1 및 제2 부 게이트들의 커플링에 의해 생성된 제2 커플링-일함수인 반도체 소자.
  8. 청구항 7항에 있어서,
    상기 제1 모스 게이트의 제1 부 게이트는 상기 제2 커플링-일함수와 다른 일함수를 갖고,
    상기 플로팅 패턴은 상기 제1 모스 게이트의 제1 부 게이트와 동일한 일함수를 갖고,
    상기 이-퓨즈 게이트의 일함수는 상기 제2 커플링-일함수와 동일한 반도체 소자.
  9. 삭제
  10. 청구항 7항에 있어서,
    상기 제1 모스 게이트의 제2 부 게이트 및 제3 부 게이트는 각각 상기 제2 모스 게이트의 제1 부 게이트 및 제2 부 게이트와 동일한 물질로 형성되고,
    상기 이-퓨즈 게이트는 상기 제2 모스 게이트와 동일한 물질로 형성된 반도체 소자.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 청구항 5항에 있어서,
    상기 이-퓨즈 게이트는 차례로 적층된 제1 부 게이트 및 제2 부 게이트를 포함하고,
    상기 이-퓨즈 게이트의 제1 부 게이트, 상기 제1 모스 게이트의 제1 및 제2 부 게이트들 및 상기 제2 모스 게이트의 제1 부 게이트는 금속 원소에 대한 확산 베리어 역할을 하는 반도체 소자.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101649967B1 (ko) * 2010-05-04 2016-08-23 삼성전자주식회사 이-퓨즈 구조체를 포함하는 반도체 소자 및 그 제조 방법
KR20120105828A (ko) * 2011-03-16 2012-09-26 삼성전자주식회사 반도체 발광다이오드 칩, 그 제조방법 및 품질관리방법
US9524934B2 (en) * 2011-11-22 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits with electrical fuses and methods of forming the same
US8652890B2 (en) * 2012-02-29 2014-02-18 GlobalFoundries, Inc. Methods for fabricating integrated circuits with narrow, metal filled openings
KR20140058220A (ko) * 2012-11-06 2014-05-14 에스케이하이닉스 주식회사 반도체 소자의 안티퓨즈 및 그 제조 방법
US9431509B2 (en) * 2012-12-31 2016-08-30 Texas Instruments Incorporated High-K metal gate
US9691882B2 (en) * 2013-03-14 2017-06-27 International Business Machines Corporation Carbon-doped cap for a raised active semiconductor region
KR102122593B1 (ko) 2013-10-22 2020-06-15 삼성전자주식회사 반도체 소자
US9379222B2 (en) * 2014-05-30 2016-06-28 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell
US9754945B2 (en) 2014-08-06 2017-09-05 Globalfoundries Inc. Non-volatile memory device employing a deep trench capacitor
CN105762137B (zh) * 2014-12-15 2020-09-08 联华电子股份有限公司 熔丝结构以及其监控方式
US9761599B2 (en) * 2015-08-17 2017-09-12 Micron Technology, Inc. Integrated structures containing vertically-stacked memory cells
US9728624B2 (en) * 2015-10-28 2017-08-08 International Business Machines Corporation Semiconductor testing devices
CN107305866A (zh) * 2016-04-25 2017-10-31 联华电子股份有限公司 半导体元件及其制作方法
US10707316B2 (en) 2016-12-09 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with gate structure
US10141320B1 (en) 2017-05-03 2018-11-27 International Business Machines Corporation Multiple-bit electrical fuses
KR102293127B1 (ko) * 2017-06-23 2021-08-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10290716B2 (en) * 2017-06-29 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having interfacial layer and high κ dielectric layer
KR20190031641A (ko) * 2017-09-18 2019-03-27 에스케이하이닉스 주식회사 반도체 장치의 이-퓨즈
KR20190031639A (ko) * 2017-09-18 2019-03-27 에스케이하이닉스 주식회사 반도체 장치의 이-퓨즈
KR102422886B1 (ko) * 2017-09-18 2022-07-19 에스케이하이닉스 주식회사 반도체 장치의 이-퓨즈
US11264288B2 (en) * 2018-09-28 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and patterning method
KR20210011214A (ko) * 2019-07-22 2021-02-01 삼성전자주식회사 도핑 영역을 갖는 저항 소자 및 이를 포함하는 반도체 소자
US11054387B2 (en) * 2019-08-22 2021-07-06 Globalfoundries Singapore Pte. Ltd. Semiconductor devices with ion-sensitive field effect transistor
US11469176B2 (en) 2020-07-07 2022-10-11 Nanya Technology Corporation Vertical electrical fuse device including fuse link disposed over semiconductor base and method for forming the same
US11658114B2 (en) 2020-10-16 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fusible structures and methods of manufacturing same
TWI770804B (zh) * 2021-02-04 2022-07-11 華邦電子股份有限公司 記憶體裝置及其製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7589372B2 (en) * 2004-08-13 2009-09-15 Dongbu Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2755781B2 (ja) 1990-04-23 1998-05-25 株式会社東芝 半導体記憶装置およびその製造方法
US5904507A (en) 1998-02-23 1999-05-18 National Semiconductor Corporation Programmable anti-fuses using laser writing
US6121074A (en) 1998-11-05 2000-09-19 Siemens Aktiengesellschaft Fuse layout for improved fuse blow process window
GB0101695D0 (en) * 2001-01-23 2001-03-07 Koninkl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
KR100866960B1 (ko) 2007-02-16 2008-11-05 삼성전자주식회사 반도체 집적 회로
KR100909799B1 (ko) * 2007-11-01 2009-07-29 주식회사 하이닉스반도체 퓨즈를 포함하는 비휘발성 메모리 소자 및 그 제조방법,퓨즈 리페어 방법
KR20100010724A (ko) * 2008-07-23 2010-02-02 주식회사 하이닉스반도체 퓨즈를 구비하는 반도체 장치 및 그 제조방법
KR101649967B1 (ko) * 2010-05-04 2016-08-23 삼성전자주식회사 이-퓨즈 구조체를 포함하는 반도체 소자 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7589372B2 (en) * 2004-08-13 2009-09-15 Dongbu Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same

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Publication number Publication date
US20110272764A1 (en) 2011-11-10
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