KR100909799B1 - 퓨즈를 포함하는 비휘발성 메모리 소자 및 그 제조방법,퓨즈 리페어 방법 - Google Patents

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Abstract

본 발명은 레이저 빔(laser beam) 대신에 전기적인(electric) 방식으로 리페어 동작을 실시할 수 있는 퓨즈를 포함하는 비휘발성 메모리 소자 및 그 제조방법, 그리고 퓨즈 리페어 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 메모리 셀과 퓨즈를 포함하는 비휘발성 메모리 소자에 있어서, 상기 퓨즈는 상기 메모리 셀과 동일한 터널링 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층된 구조로 형성되고, 상기 플로팅 게이트는 제1 단자와 연결되며, 상기 콘트롤 게이트는 제2 단자와 연결된 비휘발성 메모리 소자를 제공한다.
비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 퓨즈

Description

퓨즈를 포함하는 비휘발성 메모리 소자 및 그 제조방법, 퓨즈 리페어 방법 {A NONVOLATILE MEMORY DEVICE WITH FUSE AND METHOD FOR MANUFACTURING THE SAME, METHOD FOR REPAIRING THE FUSE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자의 제조방법, 더욱 구체적으로는 퓨즈를 포함하는 비휘발성 메모리 소자 및 그 제조방법, 그리고 퓨즈 리페어 방법에 관한 것이다.
비휘발성 메모리 소자인 낸드 플래시 메모리 소자(NAND type flash memory device)는 고집적을 위해 복수의 셀이 직렬 연결되어 단위 스트링(string)을 구성하며, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 소자로 그 적용 분야를 넓혀 가고 있다.
일반적으로, 낸드 플래시 메모리 소자는 메인(main) 메모리 셀의 불량 셀을 대체하기 위해 별도의 여분 셀(redundancy cell)을 구비하고 있다. 이러한 여분 셀은 정상 메모리 셀 제조 공정시 동시에 제조되며, 불량 메모리 셀을 대신하여 사용한다. 이처럼 불량 메모리 셀을 여분 셀로 대체하는 공정을 '리페어(repair) 공정' 이라 한다.
리페어 공정은 불량 셀을 선택하고, 그에 해당하는 주소(address)를 여분 셀의 주소로 바꾸어주는 프로그램을 내부 회로에서 행하게 된다. 따라서, 실제 사용시에 불량 라인에 해당하는 주소가 입력되면, 이 대신에 여분 셀의 라인으로 선택이 바뀌게 된다. 이 프로그램 방식 중 하나가 바로 레이저 빔(laser beam)으로 배선을 태워 끊어 버리는 방식인데 이렇게 레이저에 의해 끊어지는 배선을 퓨즈라고 부른다.
그러나, 레이저 빔을 이용한 리페어 공정은 레이저 빔의 직경에 큰 영향을 받기 때문에 퓨즈 간 간격을 축소시키는데 한계가 있어 소자의 고집적화에 많은 제약이 따른다. 또한, 물리적으로 퓨즈를 태우는 방식으로 리페어 공정을 실시하기 때문에 물리적인 손상에 의한 신뢰성 불량을 유발하게 된다. 이에 따라, 퓨즈 가이드 링(fuse guide ring)에도 제한을 두고 있다. 또한, 패키지(package) 제작 후 신뢰성 불량, 특히 낸드 플래시 메모리 소자에서 비트라인 누설전류 불량 등이 발생된 경우에도 리페어 공정을 수행할 수 없어 소자의 수율을 저하시키는 요인이 되고 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 레이저 빔 대신에 전기적인(electric) 방식으로 리페어 동작을 실시할 수 있는 퓨즈를 포함하는 비휘발성 메모리 소자 및 그 제조방법, 그리고 퓨즈 리페어 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 메모리 셀과 퓨즈를 포함하는 비휘발성 메모리 소자에 있어서, 상기 퓨즈는 상기 메모리 셀과 동일한 터널링 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층된 구조로 형성되고, 상기 플로팅 게이트는 제1 단자와 연결되며, 상기 콘트롤 게이트는 제2 단자와 연결된 비휘발성 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 상기한 구성을 갖는 비휘발성 메모리 소자의 퓨즈 리페어 방법에 있어서, 상기 제1 단자에 접지전압을 인가하고, 상기 제2 단자에 고전압을 인가하여 상기 제1 및 제2 단자 간의 전압차를 통해 상기 유전체막을 파괴시켜 상기 플로팅 게이트와 상기 콘트롤 게이트를 전기적으로 단락시키는 비휘발성 메모리 소자의 퓨즈 리페어 방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 메모리 셀이 형성될 제1 영역과 퓨즈가 형성될 제2 영역을 포함하는 비휘발성 메모리 소자 의 제조방법에 있어서, 상기 제1 및 제2 영역의 기판 상에 터널링 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 콘트롤 게이트용 제2 도전막을 형성하는 단계와, 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막 및 상기 터널링 절연막을 식각하여 상기 제1 영역에는 상기 메모리 셀의 게이트 전극을 형성하고, 상기 제2 영역에는 퓨즈를 형성하는 단계와, 상기 퓨즈의 상기 제2 도전막과 상기 유전체막을 식각하여 상기 제1 도전막의 일부를 노출시키는 단계와, 상기 퓨즈와 상기 게이트 전극을 덮도록 절연막을 형성하는 단계와, 상기 제2 영역에 형성된 상기 절연막을 식각하여 상기 퓨즈의 상기 제1 도전막과 상기 제2 도전막의 일부가 각각 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 금속배선을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 메모리 셀 구조와 동일한 구조로 퓨즈를 구성하여 메모리 셀 기입 동작 전압을 이용한 전기적인 방식으로 리페어 동작을 실시함으로써 레이저 빔을 이용한 리페어 동작시 발생되는 문제점을 원천적으로 해결할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다.
실시예
도 1은 본 발명의 실시예에 따른 퓨즈를 포함하는 비휘발성 메모리 소자를 설명하기 위하여 도시한 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 퓨즈(106A)를 포함하고, 퓨즈(106A)는 메모리 셀과 동일한 구조로 형성된다. 구체적으로, 터널링 절연막(101A), 플로팅 게이트(102A), 유전체막(103B) 및 콘트롤 게이트(104B)의 적층 구조로 형성된다.
이하, 이러한 구조를 갖는 퓨즈(106A)의 리페어 동작에 대해 설명하기로 한다.
우선, 최초 퓨즈(106A)는 플로팅 게이트(102A)와 콘트롤 게이트(104B) 사이에 개재되어 플로팅 게이트(102A)와 콘트롤 게이트(104B)를 전기적으로 분리시키는 유전체막(103B)에 의해 전기적으로 차단된 상태, 즉 단자(108, 109)는 전기적으로 차단된다.
이런 상태에서, 메모리 셀의 기입(program) 동작인 18~22V 전압을 콘트롤 게이트(104B)로 인가하고, 플로팅 게이트(102A)로는 접지전압, 즉 0V를 인가하면, 콘트롤 게이트(104B)와 플로팅 게이트(102A) 간에 발생된 높은 전기장에 의해 유전체 막(103B)이 파괴되어 플로팅 게이트(102A)와 콘트롤 게이트(104B)는 전기적으로 연결된다.
이하, 도 2a 내지 도 2d를 결부시켜 도 1에 도시된 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법에 대해 설명하기로 한다. 도 2a 내지 도 2d는 공정 단면도로서, 'CELL'은 셀이 형성되는 제1 영역이고, 'FUSE'는 퓨즈가 형성될 제2 영역이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(100) 상에 터널링 절연막(101), 플로팅 게이트용 도전막(102), 유전체막(103) 및 콘트롤 게이트용 도전막(104)을 형성한다.
터널링 절연막(101)은 산화막, 예컨대 실리콘산화막(SiO2)으로 50~100Å 정도의 두께로 형성하거나, 실리콘산화막(SiO2)을 형성한 후 질소, 예컨대 N2 가스를 이용한 열처리 공정을 실시하여 실리콘산화막(SiO2)과 기판(200) 계면에 질화층을 형성할 수도 있다. 이외에도, 금속 산화물, 예컨대 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 지르코늄산화막(ZrO2)과 같이 유전율이 3.9 이상인 고유전막으로 형성할 수도 있다. 예컨대, 터널링 절연막(101)을 실리콘산화막으로 형성하는 경우, 그 제조방법으로는 건식 산화, 습식 산화공정 또는 라디컬 이온(radical ion)을 이용한 산화공정을 이용할 수도 있다.
도전막(102, 104)은 도전성을 갖는 물질은 모두 사용가능하며, 예컨대 다결 정실리콘, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다. 예컨대, 다결정실리콘막은 불순물 이온이 도핑되지 않은 언-도프트(un-doped) 다결정실리콘막 또는 불순물 이온이 도핑된 도프트(doped) 다결정실리콘막 모두 사용가능하며, 언-도프트 다결정실리콘막의 경우 후속 이온주입공정을 통해 별도로 불순물 이온을 주입한다. 이러한 다결정실리콘막은 저압화학기상증착(Low Pressure Chemical Vapor Deposition, LPCVD) 방식으로 형성하고, 이때 소스가스로는 실란(SiH4) 가스를 사용하며, 도핑가스로는 포스핀(PH3), 3염화불소(BCl3) 또는 지보란(B2H6) 가스를 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
유전체막(103)은 산화막(실리콘산화막)-질화막(실리콘질화막)-산화막(실리콘산화막)이 적층된 구조로 형성하거나, 실리콘산화막보다 높은 유전율(3.9 이상)을 갖는 금속 산화물들 중 선택된 어느 하나 또는 이들이 적층된 적층막(또는, 혼합막)으로 형성할 수 있다. 예컨대, 금속 산화물로는 하프늄산화막(HfO2), 지르코늄산화막(ZrO2), 탄탈륨산화막(Ta2O5), 티타늄산화막(TiO2), 알루미늄산화막(Al2O3) 등이 있다.
이어서, 도 2b에 도시된 바와 같이, 도전막(104A), 유전체막(103A), 도전 막(102A) 및 터널링 절연막(101A)을 일부 식각한다. 이로써, 제1 영역(CELL)에는 메모리 셀용 게이트 전극(105)이 형성되고, 제2 영역(FUSE)에는 퓨즈(106)가 형성된다.
이어서, 도 2c에 도시된 바와 같이, 선택적으로 제2 영역(FUSE)에 형성된 도전막(104B)과 유전체막(103B)을 일부 식각하여 도전막(102A)을 국부적으로 노출시킨다.
이어서, 도 2d에 도시된 바와 같이, 게이트 전극(105)과 퓨즈(106A)를 포함하는 반도체 기판(100) 상에 절연막(107)을 형성한다. 이때, 절연막은 전기적인 절연이 가능한 물질은 모두 사용가능하다. 예컨대, BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), HDP(High Density Plasma)막 중 선택된 어느 하나의 막으로 형성하거나 이들이 2층 이상 적층된 적층막으로 형성할 수 있다.
이어서, 제2 영역(FUSE)에 형성된 절연막(107)을 국부적으로 식각하여 퓨즈(106A)의 도전막(102A, 104B)이 각각 노출되는 콘택홀(미도시)을 형성한다. 이때, 도시되진 않았지만 셀 영역(CELL)에는 드레인 콘택 플러그가 형성될 콘택홀이 형성될 수 있다.
이어서, 상기 콘택홀이 매립되도록 금속배선(또는, 단자)(108, 109)을 형성한다. 이때, 도시되진 않았지만 제1 영역(CELL)에는 드레인 콘택 플러그와 연결되는 비트라인이 형성될 수 있다.
이후, 공정은 일반적인 공정과 동일하기 때문에 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예는 STI(Shallow Trench Isolation) 공정을 적용한 제조방법을 예로 들어 설명하였으나, SA-STI(Self Aligned-STI), ASA-STI(Advanced Self Aligned-STI) 또는 SA-FG(Self Aligned-Floating Gate) 공정을 적용하는 제조공정에도 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 퓨즈를 포함하는 비휘발성 메모리 소자의 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 퓨즈를 포함하는 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판
101 : 터널링 절연막
102, 102A : 도전막(플로팅 게이트)
103, 103A, 103B : 유전체막
104, 104A, 104B : 도전막(콘트롤 게이트)
105 : 게이트 전극(메모리 셀)
106, 106A : 퓨즈
107 : 절연막
108, 109 : 금속배선(단자)

Claims (5)

  1. 메모리 셀과 퓨즈를 포함하는 비휘발성 메모리 소자에 있어서,
    상기 퓨즈는 상기 메모리 셀과 동일한 터널링 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층된 구조로 형성되고, 상기 퓨즈의 플로팅 게이트는 제1 단자와 연결되며, 상기 퓨즈의 콘트롤 게이트는 제2 단자와 연결된 비휘발성 메모리 소자.
  2. 제 1 항의 구성을 갖는 비휘발성 메모리 소자의 퓨즈 리페어 방법에 있어서,
    상기 제1 단자에 접지전압을 인가하고, 상기 제2 단자에 상기 접지전압보다 높은 레벨의 전압을 인가하여 상기 제1 및 제2 단자 간의 전압차를 통해 상기 유전체막을 파괴시켜 상기 플로팅 게이트와 상기 콘트롤 게이트를 전기적으로 단락시키는 비휘발성 메모리 소자의 리페어 방법.
  3. 제 2 항에 있어서,
    상기 제2 단자에 인가되는 전압은 상기 메모리 셀의 기입 전압과 동일한 전압인 비휘발성 메모리 소자의 퓨즈 리페어 방법.
  4. 제 3 항에 있어서,
    상기 제2 단자에 인가되는 전압은 18~22V인 비휘발성 메모리 소자의 퓨즈 리페어 방법.
  5. 메모리 셀이 형성될 제1 영역과 퓨즈가 형성될 제2 영역을 포함하는 비휘발성 메모리 소자의 제조방법에 있어서,
    상기 제1 및 제2 영역의 기판 상에 터널링 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 콘트롤 게이트용 제2 도전막을 형성하는 단계;
    상기 제2 도전막, 상기 유전체막, 상기 제1 도전막 및 상기 터널링 절연막을 식각하여 상기 제1 영역에는 상기 메모리 셀의 게이트 전극을 형성하고, 상기 제2 영역에는 퓨즈를 형성하는 단계;
    상기 퓨즈의 상기 제2 도전막과 상기 유전체막을 식각하여 상기 제1 도전막의 일부를 노출시키는 단계;
    상기 퓨즈와 상기 게이트 전극을 덮도록 절연막을 형성하는 단계;
    상기 제2 영역에 형성된 상기 절연막을 식각하여 상기 퓨즈의 상기 제1 도전막과 상기 제2 도전막의 일부가 각각 노출되는 콘택홀을 형성하는 단계; 및
    상기 콘택홀이 매립되도록 금속배선을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
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