KR20160000047A - 3차원 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 기판 상에 형성된 주변 회로 구조체, 주변 회로 구조체 상에 형성된 수평 활성층, 수평 활성층 상에 형성된 복수 개의 전극들을 포함하는 적층 구조체들, 적층 구조체들을 수직으로 관통하는 수직 구조체, 적층 구조체들 사이의 수평 활성층 내에 형성된 공통 소오스 영역, 및 수평 활성층 내에 형성된 픽업 영역들을 포함한다. 수평 활성층은 주변 회로 구조체 상에 차례로 형성된 고농도의 불순물을 포함하는 제1 활성 반도체층, 불순물 확산 억제 물질을 포함하는 제2 활성 반도체층, 및 저농도의 불순물을 포함하는 제3 활성 반도체층을 포함한다.

Description

3차원 반도체 메모리 장치 및 그 제조 방법{Three-dimensional semiconductor memory device and method of fabricating the same}
본 발명은 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 일 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 예시적인 실시예에 따른 3차원 반도체 메모리 장치는 기판, 상기 기판 상에 배치된 주변 회로 구조체, 상기 주변 회로 구조체 상에 배치되며, 제1 불순물 농도의 P형의 불순물로 도핑된 제1 활성 반도체층, 상기 제1 활성 반도체층 상에 배치된 불순물 확산 억제 물질을 포함하는 제2 활성 반도체층, 및 상기 제2 활성 반도체층 상에 배치된 상기 제1 불순물 농도보다 낮은 제2 불순물 농도의 상기 P형의 불순물로 도핑되거나, 언도프된 상태의 제3 활성 반도체층을 포함하는 수평 활성층, 상기 수평 활성층 상에 배치되어 제1 방향으로 연장하며, 수직으로 적층된 복수의 전극들을 각각 포함하는 복수의 적층 구조체들, 및 상기 적층 구조체들을 관통하는 수직 구조체들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 예시적인 실시예에 따른 3차원 반도체 메모리 장치는 기판, 상기 기판 상에 배치되는 주변 회로 소자, 상기 주변 회로 소자를 덮는 하부 몰드 절연막, 상기 하부 몰드 절연막 상에 배치된 수평 활성층, 및 상기 수평 활성층 상에 배치된 셀 어레이 구조체를 포함할 수 있다. 상기 셀 어레이 구조체는 서로 평행한 복수 개의 적층 구조체들, 상기 적층 구조체들을 관통하는 수직 구조체들, 및 상기 적층 구조체들 사이에서 상기 적층 구조체들과 평행하게 연장된 제2 도전형 공통 소오스 영역을 포함할 수 있다. 상기 수평 활성층은 상기 하부 몰드 절연막 상에 차례로 배치된 제1 활성 반도체층, 불순물 확산 억제층, 및 제2 활성 반도체층을 포함하고, 상기 제 1 활성 반도체층은 제1 농도의 불순물을 포함하는 제1 도전형의 불순물층이고, 상기 제 2 활성 반도체층은 상기 제 1 불순물 농도 보다 낮은 제2 불순물 농도의 불순물을 포함하는 상기 제1 도전형의 불순물층이거나, 언도프된 상태의 반도체층이고, 상기 불순물 확산 억제층은 상기 제 1 활성 반도체층의 상기 제1 농도의 불순물이 상기 제 2 활성 반도체층으로 확산하는 것을 방지하는 물질을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 예시적인 실시예에 따른 3차원 반도체 메모리 장치는 기판, 상기 기판 상에 배치되는 주변 회로 구조체, 및 상기 주변 회로 구조체 상에 배치되고, 상기 주변 회로 구조체와 연결되며, 탄소를 포함하는 수평 활성층을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 예시적인 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법은 기판 상에 주변 회로 소자 및 주변 회로 배선 구조체를 형성하고, 상기 주변 회로 소자 및 상기 주변 회로 배선 구조체를 덮는 하부 몰드 절연막을 형성하고, 상기 하부 몰드 절연막 상에, 차례로 적층된 제 1, 제 2, 및 제 3 활성 반도체층들을 포함하는 수평 활성층을 형성하고, 그리고 상기 수평 활성층 상에, 셀 어레이 구조체를 형성하는 것을 포함할 수 있다. 상기 제 1 활성 반도체층은 제1 농도의 불순물로 도핑되어 제1 도전형을 갖고, 상기 제2 활성 반도체층은 상기 제1 활성 반도체층의 상기 불순물이 상기 제 2 활성 반도체층으로 확산되는 것을 억제하는 불순물 확산 억제 물질을 포함하고, 그리고 상기 제3 활성 반도체층은 상기 제1 농도와 다른 제2 농도의 불순물로 도핑되어 상기 제1 도전형을 갖거나, 언도프된 상태일 수 있다상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 예시적인 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법은 기판 상에 주변 회로 구조체를 형성하고, 상기 주변 회로 구조체 상에 탄소를 포함하는 수평 활성층을 형성하고, 그리고 상기 수평 활성층과 접속하는 제1 콘택을 포함하는 배선 구조체를 형성하는 것을 포함할 수 있다.
본 발명의 예시적인 실시예들에 따르면, 주변 회로 구조체 상에 형성된 수평 활성층 상에 셀 어레이 구조체가 형성될 수 있다. 셀 어레이 구조체는 수평 활성층 상에 수직 방향으로 연장되는 수직 구조체를 포함하는 적층 구조체를 포함할 수 있다. 수평 활성층은 고농도의 불순물이 도핑된 제1 층, 불순물 확산 억제층, 및 저농도의 불순물이 도핑된 제2 층을 포함할 수 있으며, 이에 따라, 반도체 메모리 장치의 소거 전압 전달 지연 및 불순물 확산에 의한 접합 누설전류(Junction leakage)를 방지할 수 있어 고 신뢰성의 특성을 갖는 3차원 반도체 메모리 장치를 확보할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 1의 I-I'선을 따라 자른 단면도이다.
도 3A 및 도 3B는 각각 도 2의 A 부분을 확대한 도면들로서, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 수직 구조체의 예시적인 예들을 나타내는 도면들이다.
도 4A 내지 4C는 각각 도 2의 B 부분을 확대한 도면들로서, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 픽업 영역의 예시적인 예들을 나타내는 도면들이다.
도 5 내지 도 7은 각각 본 발명의 다른 실시예들에 따른 3차원 반도체 메모리 장치를 나타내는 도면으로서, 도 1의 I-I'선을 따라 자른 단면도들이다.
도 8 및 도 9는 각각 도 7의 C 부분 및 D 부분을 확대한 도면들이다.
도 10, 도 11A, 도 12, 도 13, 도 14A, 도 15 내지 도 19은 도 2를 참조하여 설명된 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 공정의 중간 단계들을 설명하기 위한 도면들로서, 도 1의 I-I'선을 따라 자른 단면도들이다.
도 11B는 도 11A의 부분 E의 확대도이다.
도 14B 및 도 14C는 각각 도 14의 A'부분의 확대도로서, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 수직 구조체의 예시적인 예들을 나타내는 도면들이다.
도 20 내지 도 23은 도 5를 참조하여 설명된 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 공정의 중간 단계들을 설명하기 위한 단면도들로서, 도 1의 I-I'선을 따라 자른 단면도들이다.
도 24은 도 6을 참조하여 설명된 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 공정의 중간 단계들을 설명하기 위한 단면도로서, 도 1의 I-I'선을 따라 자른 단면도이다.
도 25A, 도 26A, 도 27 및 도 28은 도 7을 참조하여 설명된 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 공정의 중간 단계들을 설명하기 위한 단면도들로서, 도 1의 I-I'선을 따라 자른 단면도들이고, 도 25B 및 도 26B는 각각 도 25A의 D부분 및 도 26A의 E 부분을 확대한 도면들이다.
도 29은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 시스템의 일 예를 나타내는 개략 블록도이다.
도 30는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 예시적인 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이고, 도 2는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 1의 I-I'선을 따라 자른 단면도이고, 도 3A 및 도 3B는 각각 도 2의 A 부분을 확대한 도면들로서, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 수직 구조체의 예시적인 예들을 나타내는 도면들이고, 도 4A 내지 4C는 각각 도 2의 A 부분을 확대한 도면들로서, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 픽업 영역의 예시적인 예들을 나타내는 도면들이다.
도 1 내지 도 4C를 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치는 기판(10) 상에 배치된 주변 회로 구조체(PS), 수평 활성층(100), 및 셀 어레이 구조체(CS)를 포함할 수 있다. 즉, 기판(10) 상에 주변 회로 구조체(PS)가 배치되고, 주변 회로 구조체(PS) 상에 수평 활성층(100) 및 셀 어레이 구조체(CS)가 차례로 적층될 수 있다. 반도체 기판(10)은 셀 영역(CR)을 포함할 수 있으며, 셀 영역(CR)은 셀 어레이 영역(CAA) 및 셀 어레이 영역(CAA) 주위에 배치된 연결 영역(CTA)을 포함할 수 있다. 셀 어레이 영역(CAA)에는 셀 어레이 구조체(CS)가 배치되고 연결 영역(CTA)에는 콘택들(180, 182, 184) 및 픽업 영역(186)이 배치될 수 있다. 수평 활성층(100)은 셀 어레이 영역(CAA) 및 연결 영역(CTA) 상에 배치될 수 있다.
주변 회로 구조체(PS)는 셀 어레이 구조체(CS)의 동작을 제어하는 주변 회로를 구성할 수 있다. 주변 회로 구조체(PS)는 주변 회로의 적어도 일부를 포함할 수 있다. 주변 회로는, 예를 들면, 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다. 일 실시예에 따르면, 주변 회로는 웰 바이어스 구동 회로(driver)를 포함할 수 있다. 예를 들면, 웰 바이어스 구동 회로는 셀 어레이 구조체(CS)의 소거 동작에 필요한 소거 전압을 셀 어레이 구조체(CS)에 제공할 수 있다.
주변 회로 구조체(PS)는 기판(10) 상에 형성된 주변 회로 소자(PTR), 주변 회로 콘택(20)과 주변 회로 배선들(22)을 포함하는 주변 회로 배선 구조체(30), 및 하부 몰드 절연막(24)을 포함할 수 있다.
기판(10)은 반도체 물질을 포함할 수 있다. 예를 들면, 기판(10)은 실리콘(Si) 단결정 기판, 게르마늄(Ge) 단결정 기판, 또는 실리콘-게르마늄(SiGe) 단결정 기판일 수 있다. 기판(10)은 예를 들면, P형의 반도체 기판일 수 있으나, 이에 한정되지 않는다. 기판(10)은 웰 영역(미도시)을 포함할 수 있다.
주변 회로 소자(PTR)는 주변 회로 게이트 절연막(12), 주변 회로 게이트 전극(18), 및 주변 회로 게이트 전극(18)의 양측의 소오스/드레인 영역들(16)을 포함할 수 있다. 주변 회로 게이트 절연막(12)은 산화막(예를 들면, 실리콘 산화막) 또는 고유전막을 포함할 수 있다. 주변 회로 게이트 전극(18)은, 예를 들면, 실리콘(예를 들면, 폴리실리콘), 금속 실리사이드(예를 들면, 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 또는 티탄 실리사이드(TiSi), 탄탈룸 실리사이드(TaSi)), 또는 금속(예를 들면, 텅스텐 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 주변 회로 소자(PTR)는, 예를 들면, 고전압 트랜지스터일 수 있다. 주변 회로 게이트 스페이서(14)가 주변 회로 게이트 전극(18)의 측벽에 형성될 수 있다.
주변 회로 배선들(22)은 주변 회로 콘택들(20)을 통해서 주변 회로 소자(PTR)와 연결될 수 있다. 하부 몰드 절연막(24)이 주변 회로 소자(PTR)와 주변 회로 배선 구조체(30)를 덮을 수 있다. 하부 몰드 절연막(24)은 다층으로 적층된 절연막들을 포함할 수 있다.
주변 회로 콘택들(20)은 실리콘(예를 들면, 폴리실리콘) 또는 금속(예를 들면, 텅스텐 또는 구리) 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 주변 회로 콘택들(20)은 장벽 금속층을 더 포함할 수 있다. 예를 들면, 장벽 금속층은 전이 금속(예를 들면, 티타늄 또는 탄탈룸) 또는 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈룸 등) 중 적어도 하나를 포함할 수 있다. 주변 회로 배선들(22)은 금속(예를 들면, 구리 또는 알루미늄)을 포함할 수 있다. 하부 몰드 절연막(24)은 산화막 또는 질화막을 포함할 수 있다.
수평 활성층(100)은 주변 회로 구조체(PS) 상에 배치될 수 있다. 수평 활성층(100)은 하부 몰드 절연막(24) 상에서 제1 및 제2 방향들(D1, D2)로 확장되어 배치될 수 있다. 제1 및 제2 방향들(D1, D2)은 기판(10)에 대해 평행하며, 서로 교차하는 방향일 수 있다. 수평 활성층(100)은 셀 어레이 영역(CAA)에서 연결 영역(CTA)으로 확장될 수 있다. 수평 활성층(100)은 반도체 물질을 포함할 수 있다. 예를 들면, 수평 활성층(100)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 수평 활성층(100)은 예를 들면, P형 불순물이 도핑된 반도체 물질 및/또는 불순물이 도핑되지 않은 언도프 반도체 물질(예를 들면, 진성 반도체 물질(intrinsic semiconductor material))을 포함할 수 있다. 수평 활성층(100)은 다결정 또는 단결정 구조를 가질 수 있다. 수평 활성층(100)은 실질적으로 약 300nm 내지 약 600nm의 두께를 가질 수 있다.
수평 활성층(100)은, 예를 들면, 하부 몰드 절연막(24) 상에 기판(10)에 대해 수직 방향으로 차례로 배치된 제1 활성 반도체층(102), 제2 활성 반도체층(104), 및 제3 활성 반도체층(106)을 포함할 수 있다. 제1 내지 제3 활성 반도체층들(102, 104, 106)은 셀 어레이 영역(CAA)과 연결 영역(CTA)에서, 제1 및 제2 방향(D1, D2)으로 확장된 수평층들일 수 있으며, 연결 영역(CTA)에서 일단을 갖도록 패턴될 수 있다.
제1 활성 반도체층(102)은, P형의 고농도 불순물층이고, 예를 들면, 약 100nm 내지 200nm의 두께를 가질 수 있다. 예를 들면, 제1 활성 반도체층(102)은 고농도 보론(B)이 도핑된 반도체층일 수 있다. 제1 활성 반도체층(102)의 P형 불순물(예를 들어 보론(B))의 농도는 예를 들면 약 1x 1019 ions/cm3 내지 약 1x 1021 ions/cm3일 수 있다. 일부 실시예에 따르면, 제1 활성 반도체층(102)은 고농도의 보론(B)이 도핑된 다결정 반도체층(예를 들면, 폴리실리콘층)일 수 있다.
제3 활성 반도체층(106)은 제1 활성 반도체층(102) 보다 낮은 농도의 P 형의 불순물로 도핑되거나, 불순물이 도핑되지 않은 언도프 반도체층일 수 있다. 예를 들면, 제3 활성 반도체층(106)의 P형 불순물(예를 들어 보론(B))의 불순물 농도는 약 1x 1015 ions/cm3 내지 약 1x 1018 ions/cm3 이거나, 제3 활성 반도체층(106)은 P형 불순물(예를 들어 보론(B))을 포함하지 않을 수 있다. 일부 실시예에 따르면, 제3 활성 반도체층(106)은 저농도 보론(B)이 도핑되거나, 보론이 도핑되지 않은 다결정 반도체층일 수 있다. 예를 들면, 제3 활성 반도체층(106)은 저농도의 보론(B)이 도핑되거나 보론(B)이 도핑되지 않은 폴리실리콘층일 수 있다. 제3 활성 반도체층(106)의 두께는 약 100nm 내지 약 200nm일 수 있다. 일부 실시예에 따르면, 제3 활성 반도체층(106)은 제1 활성 반도체층(102)보다 두꺼울 수 있다.
제2 활성 반도체층(104)은 제1 활성 반도체층(102)의 불순물이 제3 활성 반도체층(106)으로 확산되는 것을 억제하는 불순물 확산 억제 물질을 포함할 수 있다. 즉, 제2 활성 반도체층(104)은 불순물 확산 억제층일 수 있다. 예를 들면, 제2 활성 반도체층(104)은 불순물 확산 억제 물질로서 탄소를 포함할 수 있다. 예를 들면, 제2 활성 반도체층(104)은 탄소가 도핑된 반도체층일 수 있다. 예를 들면, 제2 활성 반도체층(104)의 탄소의 도핑 농도는 약 5x 1018 ions/cm3 내지 약 1x 1021 ions/cm3일 수 있다. 일부 실시예에 따르면, 제2 활성 반도체층(104)은 탄소를 포함하는 폴리실리콘층일 수 있다. 제2 활성 반도체층(104)은 약 10nm 내지 약 200nm의 두께를 가질 수 있다. 일부 실시예에 따르면, 제2 활성 반도체층(104)은 제1 활성 반도체층(102) 또는 제3 활성 반도체층(106)보다 얇은 두께를 가질 수 있다.
일부 실시예에 따르면, 제1 내지 제3 활성 반도체층들(102, 104, 106)은 단결정(crystalline) 구조를 가질 수 있다. 예를 들면, 제1 내지 제3 활성 반도체층들(102, 104, 106)은 단결정 실리콘을 포함할 수 있다.
수평 활성층(100)이 예를 들면, 폴리실리콘을 포함하는 경우, 전하 이동(charges mobility) 특성을 높이기 위해 고농도의 보론(B)을 도핑시켜 수평 활성층(100)의 저항을 낮출 수 있다. 이 때, 확산성이 큰 보론(B)은 폴리실리콘의 그레인 경계영역에 응집(segregation)되어 후술될 N형의 공통 소오스 영역(166)과 P-N 접합을 이루고, 이에 따라 접합 누설 전류(junction leakage)가 발생될 수 있다. 본 발명의 일부 실시예들에 따르면, 이러한 보론 응집 및 이에 따른 접합 누설 전류 등의 문제들은 제2 활성 반도체층(104)에 의해 예방될 수 있다. 예를 들면, 고농도 보론(B)을 포함하는 제1 활성 반도체층(102)을 사용함으로써 수평 활성층(100)의 저항을 줄일 수 있으며, 이 경우 발생할 수 있는 (예를 들면, 제1 활성 반도체층(102)으로부터 제3 활성 반도체층(106)으로의) 보론 확산의 문제는 불순물 확산 억제층으로 기능하는 제2 활성 반도체층(104)에 의해 방지될 수 있다. 수평 활성층(100)의 이러한 저항 감소에 의해, 소거전압은 픽업 영역(186) 및 제1 활성 반도체층(102)을 통해 빠르게 셀 어레이 구조체(CS)에 전달될 수 있으며, 이에 따라, 셀 어레이 구조체(CS)에 대한 소거 동작의 성능을 향상시킬 수 있다. 이에 더하여, 저항 및 접합 누설 전류의 감소에 의해, 셀 어레이 구조체(CS)에 대한 소거 동작에서의 소모 전력을 줄이고 소거 신뢰성을 향상시키는 것이 가능하다. 즉, 소거 동작 시, 정공들은 픽업 영역(186) 및 제1 활성 반도체층(102)을 통해 수직 구조체들(200)으로 원활히 공급되기 때문에, 소거 동작 성능이 향상될 수 있다. 또한, 접합 누설 전류가 감소하기 때문에, 본 발명의 예시적인 실시예들에 따른 3차원 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
셀 어레이 구조체(CS)는 수평 활성층(100) 상에 배치될 수 있다. 셀 어레이 구조체(CS)는 수평 활성층(100)에 대해 수직한 방향으로 연장되는 복수의 수직 구조체들(200)과 수직 구조체들(200)을 둘러싸는 적층 구조체들(400)을 포함할 수 있다. 수직 구조체들(200)은 적층 구조체들(400)을 관통할 수 있다. 또한, 셀 어레이 구조체(CS)는 적층 구조체들(400) 사이에서 제1 방향(D1)으로 연장되는 공통 소오스 영역(166)을 포함할 수 있다. 공통 소오스 영역(166)은 수평 활성층(100) 내에 또는 상에 형성될 수 있다.
적층 구조체들(400)은 수평 활성층(100) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 적층 구조체들(400) 각각은 수평 활성층(100) 상에 교대로 반복적으로 적층된 전극들(GE) 및 절연막들(110)을 포함할 수 있다. 적층 구조체들(400)에서 절연막들(110)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 예를 들어, 최하층의 절연막(110)의 두께는 다른 절연막들(110)보다 얇을 수 있다. 또한, 절연막들(110) 중 일부는 다른 절연막들(110)보다 두껍게 형성될 수도 있다. 이러한 절연막들(110)은 실리콘 산화물을 포함할 수 있다. 전극들(GE)은 도전 물질을 포함할 수 있으며, 예를 들어, 도전막은 반도체막, 금속 실리사이드막, 금속막, 금속 질화막, 또는 이들의 조합막 중 적어도 하나를 포함할 수 있다. 예를 들면, 전극들(GE)을 위한 반도체막은 불순물이 도핑된 실리콘막일 수 있다. 예를 들면, 전극들(GE)을 위한 금속 실리사이드막은 코발트 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드, 또는 탄탈룸 실리사이드 중 적어도 어느 하나를 포함할 수 있다. 전극들(GE)을 위한 금속막은 예를 들면, 텅스텐, 니켈, 코발트, 티타늄, 또는 탄탈룸 중 적어도 어느 하나를 포함할 수 있다. 전극들(GE)을 위한 금속 질화막은 예를 들면, 티타늄 질화물, 텅스텐 질화물, 또는 탄탈룸 질화물 중 적어도 어느 하나를 포함할 수 있다.
일부 실시예에 따르면, 3차원 반도체 메모리 장치는 수직형 낸드 플래시 메모리 장치일 수 있으며, 이 경우, 전극들(GE)은 메모리 셀들의 제어 게이트 전극들로 사용될 수 있다. 예를 들면, 최상층의 전극(GE) 및 최하층의 전극(GE) 사이의 전극들(GE)은 제어 게이트 전극들 및 이들을 연결하는 워드 라인들로써 사용될 수 있다. 전극들(GE)은 수직 구조체들(200)과 결합하여 메모리 셀들을 구성할 수 있다. 따라서, 수평 활성층(100) 상에 수직으로 배열된 메모리 셀들을 포함하는 수직 메모리 셀 스트링들이 제공될 수 있다. 최하층 및 최상층의 전극들(GE)은 선택 트랜지스터들(SST, GST)의 게이트 전극들로 이용될 수 있다. 예를 들면, 최상층의 전극(GE)은 비트 라인(BL)과 수직 구조체들(200) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용되고, 최하층의 전극(GE)은 공통 소오스 영역(166)과 수직 구조체들(200) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있다.
일부 실시예에 따르면, 3차원 반도체 메모리 장치는 수직형 저항 메모리 장치일 수 있으며, 이 경우, 전극들(GE)은 메모리 셀들의 제어 전극들로서 사용될 수 있다. 예를 들면, 전극들(GE)은 수직 구조체들(200)과 결합하여 수평 활성층(100) 상에 수직으로 배열된 메모리 셀들을 구성할 수 있다.
수직 구조체들(200)은 적층 구조체들(400)을 관통하여 수평 활성층(100)에 연결될 수 있다. 평면적으로 볼 때, 수직 구조체들(200)은 제1 방향(D1) 및 제2 방향(D2)을 따라 열과 행을 이루어 배치될 수 있다. 수직 구조체들(200)은 제1 방향(D1)에 평행한 복수의 그룹들을 구성할 수 있으다. 여기서, 수직 구조체들(200)의 그룹들 각각은 적층 구조체들(400) 중의 상응하는 하나를 관통하는 복수의 수직 구조체들(200)로 구성될 수 있다. 도 1에 도시된 바와 같이, 각 그룹을 구성하는 복수의 수직 구조체들(200)은 제1 방향(D1)과 평행하게 행을 이루며 배열될 수 있다. 도 1에서는 복수의 수직 구조체들(200)의 그룹들 각각이 제1 방향(D1)을 따라 한 행을 이루어 배열되도록 도시되었으나, 이에 한정되지 않고, 제1 방향(D1)에 평행한 복수의 행들로 배열될 수 있다. 각 그룹을 구성하는 수직 구조체들(200)은 도 1에 도시된 것처럼 서로 다른 비트라인들(BL)에 각각 연결되도록 배열될 수 있다.
수직 구조체들(200) 각각은 수직 기둥(140)을 포함할 수 있다. 일 실시예에 따르면, 수직 구조체들(200)의 수직 기둥들(140)은 수직 채널 패턴들일 수 있다. 수직 구조체들(200) 각각은, 도 3A에 도시된 바와 같이, 수평 활성층(100)과 연결되는 수직 채널 패턴인 수직기둥(140) 및 정보 저장 패턴(130)을 포함할 수 있다. 추가로, 수직 구조체들(200) 각각은 매립 절연 패턴(144)을 더 포함할 수 있다. 수직기둥(140)은 상단이 오픈된(opened) 형태일 수 있다. 일부 실시예에 따르면, 수직 기둥(140)은 상단 및 하단이 모두 오픈된 형태, 속이 빈 실린더 형태, 또는 마카로니 형태일 수 있다. 일부 실시예에 따르면, 수직 기둥(140)은 원기둥 형태일 수 있으며, 이 경우, 수직 구조체(200)는 매립 절연 패턴(144)을 포함하지 않을 수 있다. 수직 기둥(140)은 다결정 반도체 물질, 비정질 반도체 물질 또는 단결정 반도체 물질을 포함할 수 있다. 수직 기둥(140)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 수직 기둥(140)은 불순물이 언도프트된 반도체 물질이거나, 수평 활성층(100)의 도전형과 동일한 불순물이 도핑된 반도체 물질을 포함할 수 있다. 정보 저장 패턴(130)은 적층 구조체(400)와 수직 채널 패턴(140) 사이에 배치될 수 있다. 정보 저장 패턴(130)은 상단 및 하단이 오픈된(opened) 형태를 가질 수 있다. 정보 저장 패턴(130)은 데이터를 저장하는 박막을 포함할 수 있다. 예를 들면, 정보 저장 패턴(130)은 그것에 저장되는 데이터가 수직 구조체(200)와 전극들(GE)(예를 들면, 게이트 전극들) 사이의 전압 차이 또는 그에 따른 파울러-노던하임 터널링(Fowler-Nordheim tunneling) 효과를 이용하여 변경될 수 있도록 구성될 수 있다.
정보 저장 패턴(130)은 전극들(GE)(예를 들면, 게이트 전극)에 인접한 제1 블로킹 절연막(132), 수직 채널 패턴(140)에 인접한 터널 절연막(136), 및 이들 사이의 전하 저장막(134)을 포함할 수 있다. 터널 절연막(136)은, 예를 들면, 실리콘 산화막일 수 있다. 전하 저장막(134)은 트랩 절연막 또는 도전성 나노 입자들(conductive nano dots)을 포함하는 절연막일 수 있다. 트랩 절연막은, 예를 들면, 실리콘 질화물을 포함할 수 있다. 제1 블로킹 절연막(132)은 실리콘 산화막 및/또는 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 제1 블로킹 절연막(132)은 단일 막 또는 복수의 박막들로 구성될 수 있다. 일 예로, 제1 블로킹 절연막(132)은 실리콘 산화막을 포함하는 단일막일 수 있다. 다른 예로, 제1 블로킹 절연막(132)은 알루미늄 산화막 및/또는 하프늄 산화막을 포함하는 복수의 박막들을 포함할 수 있다.
제2 블로킹 절연막(138)이 전극(GE)과 수직 기둥(140) 사이 그리고 절연막들(110)과 전극(GE) 사이에 더 배치될 수 있다. 예를 들면, 제2 블로킹 절연막(138)은 전극(GE)과 수직 기둥(140) 사이에 개재된 부분 및 전극(GE)의 상면과 하면을 덮는 부분들을 포함할 수 있다. 제2 블로킹 절연막(138)은 단일막 또는 복수의 박막들로 구성될 수 있다. 이에 더하여, 제2 블로킹 절연막(138)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 일부 실시예에 따르면, 제2 블로킹 절연막(138)은 형성되지 않을 수 있다.
매립 절연 패턴(144)은 수직 구조체(200)의 내에 배치될 수 있다. 매립 절연 패턴(144)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
예시적인 다른 예에 따른, 수직 구조체들(200)의 수직 기둥들(140)은 수직 기둥 전극 패턴들일 수 있다. 수직 구조체들(200) 각각은, 도 3B에 도시된 바와 같이, 수평 활성층(100)과 연결되는 수직 기둥 전극 패턴인 수직 기둥(140) 및 정보 저장 패턴(130)을 포함할 수 있다. 추가로, 수직 구조체들(200)은 매립 절연 패턴(144)을 포함할 수 있다.
수직 기둥(140)은 도전성 물질들을 포함할 수 있다. 예를 들면, 수직 기둥(140)은 불순물이 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 탄소 나노 튜브와 같은 나노 구조체 중의 적어도 하나를 포함할 수 있다.
정보 저장 패턴(130)은 전극들(GE)과 수직 기둥(140) 사이에 배치될 수 있다. 정보 저장 패턴(130)은 가변저항 패턴일 수 있다. 예를 들면, 정보 저장 패턴(130)은 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다.
일 예로, 정보 저장 패턴(130)은 그것에 인접한 전극을 통과하는 전류에 의해 발생하는 열에 의해 그것의 전기적 저항이 변화될 수 있는 물질(예를 들면, 상변화 물질)을 포함할 수 있다. 상변화 물질은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 또는 셀레늄(selenium, Se) 중 적어도 하나를 포함할 수 있다. 예를 들면, 상변화 물질은, 텔루리움(Te)은 대략 20 원자 퍼센트 내지 대략 80 원자 퍼센트의 농도를 갖고, 안티몬(Sb)은 대략 5 원자 퍼센트 내지 대략 50 원자 퍼센트의 농도를 갖고, 나머지는 게르마늄(Ge)인 칼코겐 화합물을 포함할 수 있다. 이에 더하여, 상변화 물질은, 불순물로서, N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 또는 La 중의 적어도 하나를 포함할 수 있다.
다른 예로, 정보 저장 패턴(130)은 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 정보 저장 패턴(130)은 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
또 다른 예로, 정보 저장 패턴(130)은 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 정보 저장 패턴(130)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr, Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 중에서 적어도 하나를 포함할 수 있다. 매립 절연 패턴(144)은 수직 구조체(200)의 내부를 채울 수 있다. 매립 절연 패턴(144)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도전 패드들(126)이 수직 구조체들(200) 상에 각각 배치될 수 있다. 도전 패드(126)는 도전 물질을 포함할 수 있다. 도전 패드(126)는 불순물이 도핑된 불순물 영역을 포함할 수 있다. 일부 실시예에 따르면, 도전패드(126)에 접하는 수직 구조체들(200)의 일단은 드레인 영역을 포함할 수 있다.
적층 구조체들(400) 사이를 분리하는 트렌치(150)가 배치될 수 있다. 예를 들면, 트렌치(150)는 제1 방향(D1)으로 평행한 적층 구조체들(400)을 제2 방향(D2)에서 서로 분리할 수 있다. 이에 따라, 적층 구조체들(400) 및 공통 소오스 영역들(166)은 상기 제 2 방향(D2)으로 교대로 그리고 반복적으로 배열될 수 있다. 트렌치(150)는 수평 활성층(100)의 상면을 노출시킬 수 있다. 트렌치(150)에 노출된 수평 활성층(100)의 제3 활성 반도체층(106)이 리세스될 수 있다.
공통 소오스 영역(166)이 트렌치(150)에 노출된 수평 활성층(100) 내에 형성될 수 있다. 즉, 공통 소오스 영역(166)은 적층 구조체들(400) 사이에 배치되며, 제3 활성 반도체층(106) 내에 형성될 수 있다. 예를 들면, 공통 소오스 영역(166)은 제1 방향(D1)을 따라 연장될 수 있다. 공통 소오스 영역(166)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다. 공통 소오스 영역(166)의 불순물 농도는 예를 들면, 약 1x1019 ions/cm3 내지 약 1x1021 ions/cm3일 수 있다
공통 소오스 플러그(174)가 트렌치(150) 내에 형성되어 공통 소오스 영역(166)과 연결될 수 있다. 공통 소오스 플러그(174)는 제1 방향(D1)으로 라인 형태로 연장될 수 있다. 분리 절연 스페이서(170)가 적층 구조체들(400)과 공통 소오스 플러그(174) 사이에 배치될 수 있다. 분리 절연 스페이서(170)는 적층 구조체들(400)의 측벽을 덮을 수 있다. 일부 실시예에 따르면, 분리 절연 스페이서(170)는 서로 인접하는 적층 구조체들(400) 사이를 채울 수 있으며, 공통 소오스 플러그(174)가 분리 절연 스페이서(170)를 관통하여 공통 소오스 영역(166)에 국소적으로 접촉될 수 있다. 일부 실시예에 따르면, 3차원 반도체 메모리 장치의 읽기 또는 프로그램 동작 시 공통 소오스 플러그(174)를 통해 공통 소오스 영역(166)에 접지 전압이 인가될 수 있다. 분리 절연 스페이서(170)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 낮은 유전율을 가지는 low-k 물질을 포함할 수 있다. 공통 소오스 플러그(174)는 금속(예를 들면, 텅스텐, 구리, 또는 알루미늄)을 포함할 수 있다. 추가로, 공통 소오스 플러그(174)는 장벽 금속층을 포함할 수 있다. 예를 들면, 장벽 금속층은 전이 금속(예를 들면, 티타늄 또는 탄탈룸) 또는 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈룸) 중 적어도 하나를 포함할 수 있다.
적층 구조체들(400) 각각은 전극들(GE)과 주변 회로들 간의 전기적 연결을 위해, 연결 영역(CTA)에서 계단식 구조(stepwise structure)의 측벽을 가질 수 있다. 예를 들면, 연결 영역(CTA)에서, 전극들(GE)은 계단식 구조를 형성하는 패드부들(GEA)을 가질 수 있다. 연결 영역(CTA)에서, 적층 구조체(400)의 수직적 두께는 셀 어레이 영역(CAA)에 인접할수록 계단식으로 증가할 수 있다. 예를 들면, 적층 구조체(400)는 연결 영역(CTA)에서 계단식으로 경사진 측벽 프로파일을 가질 수 있다.
셀 어레이 구조체(CS) 둘레에 인접하게 픽업 영역(186)이 배치될 수 있다. 예를 들면, 픽업 영역(186)은 연결 영역(CTA)에서 적층 구조체(400)의 측벽에 인접한 수평 활성층(100) 내에 배치될 수 있다. 다시 말해, 픽업 영역(186)은 적층 구조체(400)의 전극들(GE)의 패드부들(GEA)에 인접한 수평 활성층(100) 내에 배치될 수 있다. 픽업 영역(186)은 제2 방향(D2)으로 서로 이격된 복수의 영역들을 포함할 수 있다. 예를 들면, 픽업 영역(186)은, 제2 방향(D2)에서는 공통 소오스 영역들(166) 사이이고 제1 방향(D1)에서는 적층 구조체들(400)에 인접한, 수평 활성층(100) 내에 배치될 수 있다. 픽업 영역(186)은, 도 4A에 도시된 바와 같이, 제2 및 제3 활성 반도체층들(104, 106) 내에 형성되고, 제1 활성 반도체층(102)과 접속될 수 있다. 픽업 영역(186)은 수평 활성층(100) 내에 제 1 도전형(P형)의 불순물을 도핑하여 형성될 수 있다. 예를 들면, 픽업 영역(186)은 고농도의 P형의 불순물(예를 들면, 보론(B))을 포함할 수 있다. 예를 들면, 픽업 영역(186)의 불순물(예를 들면, 보론(B))의 농도는 약 1x 1019 ions/cm3 내지 약 1x 1021 ions/cm3일 수 있다.
일부 실시예에 따르면, 도 4B에 도시된 바와 같이, 픽업 영역(186)의 측면에 픽업 확산 억제 영역(188)이 배치될 수 있다. 픽업 확산 억제 영역(188)은 픽업 영역(186)의 측면의 적어도 일부를 둘러싸도록 제3 활성 반도체층(106)에 형성되고, 제2 활성 반도체층(104)과 접속할 수 있다. 픽업 확산 억제 영역(188)은 픽업 영역(186)의 불순물(예를 들어 보론(B))이 제3 활성 반도체층(106)으로 확산되는 것을 억제할 수 있다. 예를 들면, 픽업 영역(186)의 불순물이 인접한 공통 소오스 영역(166)으로 확산되는 것을 억제할 수 있다. 픽업 영역(186)은 탄소를 포함할 수 있다. 픽업 영역(186)의 탄소 농도는, 예를 들면, 제2 활성 반도체층(104)의 탄소 농도와 동일할 수 있다.
전극들(GE)의 패드부들(GEA)을 덮는 상부 몰드 절연막(120)이 연결 영역(CTA)에 배치될 수 있다. 또한, 상부 몰드 절연막(120)은 수평 활성층(100)의 단부를 덮고 하부 몰드 절연막(24) 상에 형성될 수 있다. 캡핑 절연막(176)이 적층 구조체들(400) 및 상부 몰드 절연막(120) 상에 형성될 수 있다. 캡핑 절연막(176) 및 상부 몰드 절연막(120)은 질화막 또는 산화막을 포함할 수 있다.
캡핑 절연막(176)을 관통하여 도전패드(126)에 접속하는 비트 라인 콘택(178)이 셀 어레이 영역(CAA)에 배치될 수 있다. 적층 구조체들(400)을 가로질러 제 2 방향(D2)으로 연장되는 비트 라인(BL)이 캡핑 절연막(176) 상에 배치될 수 있다. 비트 라인(BL)은 비트 라인 콘택(178)을 통해 수직 구조체(200)와 전기적으로 연결될 수 있다.
연결 영역(CTA)에는 셀 배선 구조체가 배치되어 셀 어레이 구조체(CS)와 주변 회로를 전기적으로 연결할 수 있다. 예를 들면, 셀 배선 구조체는 제1 내지 제3 콘택들(180, 182, 184) 및 제1 및 제2 상부 배선들(190, 192)을 포함할 수 있다.
제1 콘택들(180)은 연결 영역(CTA)에서 캡핑 절연막(176) 및 상부 몰드 절연막(120)을 관통하여 전극들(GE)의 패드부들(GEA)에 각각 접속될 수 있다. 제1 콘택들(180)의 수직적 길이들은 셀 어레이 영역(CAA)에 인접할수록 감소될 수 있다. 제1 상부 배선(190)은 캡핑 절연막(176) 상에 배치되어 제1 콘택들(180)과 연결될 수 있다.
제2 콘택(182)은 캡핑 절연막(176) 및 상부 몰드 절연막(120)을 관통하며, 수평 활성층(100)과 연결될 수 있다. 예를 들면, 제2 콘택(182)은 픽업 영역(186)과 접속할 수 있다. 픽업 영역(186)이 제1 활성 반도체층(102)과 접속되므로 제2 콘택(182)을 통해 인가된 전압이 제1 활성 반도체층(102)에 원활히 전달될 수 있다. 일부 실시예에 따르면, 도 4C에 도시된 바와 같이, 픽업 영역(186)이 수평 활성층(100)에 형성되지 않고, 제2 콘택(182)이 제2 및 제3 활성 반도체층들(104, 106)을 관통하여 직접 제1 활성 반도체층(102)과 접속할 수 있다.
셀 어레이 구조체(CS)와 주변 회로 구조체(PS)는 제3 콘택(184)을 통해 전기적으로 연결될 수 있다. 제3 콘택(184)은 상부 몰드 절연막(120), 수평 활성층(100), 및 하부 몰드 절연막(24)을 관통하여 주변 회로 구조체(PS)의 주변 회로 배선들(22)에 접속될 수 있다. 제3 콘택(184)을 둘러싸는 절연 스페이서(185)가 배치될 수 있다. 캡핑 절연막(176) 상에 제2 및 제3 콘택들(182, 184)과 연결되는 제2 상부 배선(192)이 배치될 수 있다. 제3 콘택(184)은 제2 상부 배선(192)과 연결된 것으로 도시되었으나, 이에 한정되지 않고, 비트라인(BL) 또는 제1 상부 배선(190)과 연결될 수 있다.
일부 실시예에서, 주변 회로 구조제(PS)가 웰 바이어스 드라이버를 포함할 경우, 웰 바이어스 드라이버는 제3 콘택(184), 제2 상부 배선(192), 및 제2 콘택(182)을 통해서 수평 활성층(100)의 픽업 영역(186) 및/또는 제1 활성 반도체층(102)과 연결될 수 있다. 이에 따라, 셀 어레이 구조체(CS)의 소거 동작시, 제2 콘택(182)를 통해 픽업 영역(186) 및/또는 제1 활성 반도체층(102)에 소거 전압이 인가될 수 있다. 제1 활성 반도체층(102)의 낮은 비저항 특성 때문에, 소거 전압은 셀 어레이 구조체(CS)에 균일하게 제공될 수 있다.
비트 라인 콘택(178) 및 제1 내지 제3 콘택들(180, 182, 184)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 추가로, 비트 라인 콘택(178) 및 제1 콘택 내지 제3 콘택들(180, 182, 184)은 장벽 금속층을 포함할 수 있다. 장벽 금속층은, 예를 들면, 전이 금속(예를 들면, 티타늄 또는 탄탈룸) 또는 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈룸) 중 적어도 하나를 포함할 수 있다. 비트 라인(BL) 및 제1 및 제2 상부 배선들(190, 192)은 금속(예를 들면, 알루미늄 또는 구리)을 포함할 수 있다.
도 5 내지 도 7은 각각 본 발명의 다른 실시예들에 따른 3차원 반도체 메모리 장치를 나타내는 도면으로서, 도 1의 I-I'선을 따라 자른 단면도이고, 도 8 및 도 9는 각각 도 7의 C 부분 및 D 부분을 확대한 도면이다.
이하, 도 1 내지 도 4C를 참조하여 설명한 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치와 동일하거나 유사한 구성요소들 및 형상들에 대해서는 설명을 생략하고 특징적인 부분에 대해서만 설명하기로 한다.
도 5를 참조하면, 수직 구조체들(200) 각각 아래에 적층 구조체(400)의 하부를 관통하여 수평 활성층(100)과 접속되는 제1 반도체 패턴(128)이 배치될 수 있다. 제1 반도체 패턴(128)은 수직 채널 패턴(도 3A, 140) 또는 수직 기둥 전극 패턴(도 3B, 140)과 연결될 수 있다.
제1 반도체 패턴(128)은 수평 활성층(100)으로부터 수직하게 연장되어, 최하층의 전극(GE)의 상면보다 높은 상면을 가지는 필라 형태일 수 있다. 예를 들면, 제1 반도체 패턴(128)은 수평 활성층(100)의 제3 활성 반도체층(106)을 씨드로 이용하여 에피텍셜(epitaxial) 성장으로 형성된 에피텍셜 패턴일 수 있다. 이 때, 제3 활성 반도체층(106)은 불순물이 도핑되지 않은 언도프(undpoed) 반도체층(예를 들면, 진성 반도체층)일 수 있다. 이 경우, 제1 반도체 패턴(128)은 화학기상증착 기술에 의해 형성된 패턴보다 증가된 그레인 크기를 갖는 다결정 구조를 가질 수 있다. 또한, 셀 어레이 영역(CAA)에서 제1 반도체 패턴들(128)은 실질적으로 동일한 형태 및/또는 실질적으로 동일한 높이를 가질 수 있다. 제1 반도체 패턴(128)은, 예를 들면, 제1 반도체 패턴(128)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 일부 실시예에 따르면, 제1 반도체 패턴(128)은 단결정 구조의 반도체 물질로 형성될 수 있다.
제1 반도체 패턴(128)은, 예를 들면, 최하층 전극(GE)을 포함하는 접지 선택 트랜지스터(GST)의 채널 영역으로 이용될 수 있다. 이 경우, 제1 반도체 패턴(128)은 문턱전압을 조절하기 위한 불순물(예를 들면, 보론(B))을 포함할 수 있다. 제1 반도체 패턴(128)의 측벽에 전극 절연막(164)이 배치되어, 최하층 전극(GE)과 제1 반도체 패턴(128)은 서로 절연될 수 있다. 전극 절연막(164)은 주변 회로 게이트 절연막(12)보다 두께가 얇을 수 있다.
도 6을 참조하면, 수직 구조체들(200) 각각 아래에 적층 구조체(400)의 하부를 관통하여 수평 활성층(100)과 접속되는 제1 반도체 패턴(128)이 배치되고, 공통 소오스 플러그들(174) 각각 아래에 적층 구조체(400)의 하부를 관통하여 수평 활성층(100)과 접속하는 공통 소오스 영역(166)이 배치될 수 있다. 제1 반도체 패턴(128)은 수직 채널 패턴(도 3A, 140) 또는 수직 기둥 전극 패턴(도 3B, 140)과 연결될 수 있다. 공통 소오스 영역(166)은 트렌치(150) 내에 형성된 제2 반도체 패턴일 수 있다. 예를 들면, 제1 반도체 패턴(128)과 공통 소오스 영역(166)의 높이는 서로 다를 수 있으나, 이에 한정되지 않고, 실질적으로 동일할 수 있다.
제1 반도체 패턴(128)과 공통 소오스 영역들(166)은 수평 활성층(100)의 제3 활성 반도체층(106)을 씨드로 이용하여 에피텍셜(epitaxial) 성장으로 형성된 에피텍셜 패턴일 수 있다. 이 때, 제3 활성 반도체층(106)은 불순물이 도핑되지 않은 언도프(undpoed) 반도체층(예를 들면, 진성 반도체층)일 수 있다. 이 경우, 제1 반도체 패턴(128)과 공통 소오스 영역(166)은 화학기상증착 기술에 의해 형성된 패턴보다 증가된 그레인 크기를 갖는 다결정 구조를 가질 수 있다. 또한, 셀 어레이 영역(CAA)에서 제1 반도체 패턴들(128)은 실질적으로 동일한 형태 및/또는 실질적으로 동일한 높이를 가질 수 있으며, 공통 소오스 영역들(166)도 실질적으로 동일한 형태 및/또는 실질적으로 동일한 높이를 가질 수 있다. 일부 실시예에 따르면, 제1 반도체 패턴(128) 및 공통 소오스 영역(166)은 단결정 구조의 반도체 물질로 형성될 수 있다. 제1 반도체 패턴(128) 및 공통 소오스 영역(166)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
제1 반도체 패턴(128)은, 예를 들면, 최하층 전극(GE)을 포함하는 접지 선택 트랜지스터(GST)의 채널 영역으로 이용될 수 있다. 이 경우, 제1 반도체 패턴(128)은 문턱전압을 조절하기 위한 불순물(예를 들면, 보론(B))을 포함할 수 있다. 공통 소오스 영역(166)은 고농도의 N 형 불순물(예를 들면, 비소(As) 또는 인(P))을 포함할 수 있다. 공통 소오스 영역(166)의 불순물 농도는 예를 들면, 약 1x1019 ions/cm3 내지 약 1x1021 ions/cm3일 수 있다.
공통 소오스 영역(166)은 제1 방향(D1)으로 연장될 수 있다. 이 실시예에 따르면, 공통 소오스 영역(166)이 수평 활성층(100) 상에 형성되기 때문에, 공통 소오스 영역(166)이 수평 활성층(100) 내에 형성되는 경우에 비해, 제1 활성 반도체층(102)의 불순물(예를 들면, 보론(B))이 공통 소오스 영역(166)으로 확산되는 경로는 더 멀어진다. 이에 따라, 접합 누설 전류 발생을 더 효과적으로 방지할 수 있다. 제1 반도체 패턴(128)은 전극 절연막(164)에 의해 최하층 전극(GE)과 절연되고, 공통 소오스 영역(166)은 분리 절연 스페이서(170)에 의해 최하층 전극(GE)과 절연될 수 있다.
도 7 내지 도 9를 참조하면, 하부 몰드 절연막(24) 상에 배치된 수평 활성층(500)은 차례로 형성된 제1 활성 반도체층(502), 제2 활성 반도체층(504), 제3 활성 반도체층(506), 버퍼 절연층(507), 및 제4 활성 반도체층(508)을 포함할 수 있다. 수평 활성층(500)은 연결영역(CTA)에서 일단을 갖도록 패턴될 수 있다. 본 실시예에 따른, 제1 내지 제3 활성 반도체층들(502, 504, 506)은 도 1 내지 도 4c를 참조하여 설명된 수평 활성층(100)의 제1 내지 제3 활성 반도체층들(102, 104, 106)과 동일한 물질 및 구조를 포함할 수 있으나. 제3 활성 반도체층(506)은 언도프된 반도체 물질일 수 있다.
버퍼 절연층(507)은 제3 활성 반도체층(506) 상에 형성될 수 있다. 버퍼 절연층(507)은 산화막, 질화막, 또는 산질화막을 포함할 수 있다. 버퍼 절연층(507)은 예를 들면 약 10nm 내지 약 200nm의 두께를 가질 수 있다.
제4 활성 반도체층(508)이 버퍼 절연층(507) 상에 형성될 수 있다. 제4 활성 반도체층(508)은, 예를 들면, 100nm 내지 200nm의 두께를 가질 수 있다. 제4 활성 반도체층(508)의 두께는 제3 활성 반도체층(506)의 두께와 실질적으로 동일하거나 다를 수 있다. 예를 들면, 제4 활성 반도체층(508)이 제3 활성 반도체층(506)보다 두꺼울 수 있다. 제4 활성 반도체층(508)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
제4 활성 반도체층(508)은, 예를 들면, P형의 불순물을 포함할 수 있다. 제 4 활성 반도체층(508)은 저농도의 P형 불순물(예를 들어 보론(B))을 포함하며, 제 4 활성 반도체층(508)의 불순물의 농도는, 예를 들면, 약 1x 1015 ions/cm3 내지 약 1x 1018 ions/cm3일 수 있으나, 이에 한정되지 않고 제4 활성 반도체층(508)은 P형의 불순물을 포함하지 않는 언도프(undoped) 반도체 층일 수 있다. 제4 활성 반도체층(508)은 다결정 반도체층일 수 있으나, 이에 한정되지 않고, 단결정(crystalline) 반도체층일 수 있다.
수평 활성층(500) 상에 형성된 적층 구조체(400)의 하부를 관통하는 제1 반도체 패턴(128)이 수직 구조체들(200) 각각의 아래에 배치될 수 있다. 제1 반도체 패턴(128)은 제4 활성 반도체층(508) 및 버퍼 절연층(507)을 관통하여 제3 활성 반도체층(506) 내로 연장되어, 제3 활성 반도체층(506)과 연결될 수 있다. 제1 반도체 패턴(128)은 도 6에서 도시되고 설명된 바와 같은 에피텍셜 패턴일 수 있다.
일부 실시예에 따르면, 제1 반도체 패턴(128)은 수직 채널 패턴(도 3A, 140)과 연결될 수 있다. 일부 실시예에 따르면, 수직 구조체들(200)은 수직 기둥 전극 패턴(도 3B, 140)과 연결될 수 있다. 제1 반도체 패턴(128)은 예를 들면, 최하층 전극(GE)을 포함하는 접지 선택 트랜지스터(GST)의 채널 영역으로 이용될 수 있다. 이 경우, 제1 반도체 패턴(128)은 문턱전압을 조절하기 위한 불순물(예를 들면, 보론(B))을 포함할 수 있다.
공통 소오스 영역(166)이 제4 활성 반도체층(508) 내에 형성될 수 있다. 공통 소오스 영역(166)은 고농도의 N형의 불순물(예를 들면, 비소(As) 또는 인(P))을 포함할 수 있다. 공통 소오스 영역(166)의 불순물 농도는, 예를 들면, 약 1x1019 ions/cm3내지 약 1x1021 ions/cm3일 수 있다. 공통 소오스 영역(166)이 형성된 제4 활성 반도체층(508)의 일부는 리세스된 영역일 수 있다. 전극 절연막(164)이 제1 반도체 패턴(128)의 측벽에 배치되어 전극(GE)과 제1 반도체 패턴(128)은 절연될 수 있다. 도 3A에 도시된 바와 같은 제2 블로킹 절연막(138)이 전극(GE)의 상면, 하면, 및 측면을 따라 더 배치될 수 있다.
연결 영역(CTA)에서 픽업 영역(186)은 제2 및 제3 활성 반도체층들(504, 506) 내에 형성되고, 제1 활성 반도체층(502)과 접속할 수 있다. 제2 콘택(182)은 캡핑 절연막(176), 상부 몰드 절연막(120), 제4 활성 반도체층(508), 및 버퍼 절연층(507)을 관통하여 픽업 영역(186)과 접속할 수 있다. 일부 실시예에 따르면, 도 4B에 도시된 바와 같은 픽업 확산 억제 영역(188)이 제3 활성 반도체층(506) 내에 형성되며, 픽업 영역(186)의 측면의 적어도 일부를 둘러싸도록 픽업 영역(186)의 측면에 배치될 수 있다. 일부 실시예에 따르면, 도 4C에 도시된 바와 같이 픽업 영역(도 4A, 186)이 수평 활성층(500)에 형성되지 않을 수 있다. 제2 콘택(182)이 직접 제1 활성 반도체층(502)과 접속하도록 제2 내지 제4 활성 반도체층(504, 506, 508) 및 버퍼 절연층(507)을 관통할 수 있다.
도 10, 도 11a, 도 12, 도 13, 도 14A, 도 15 내지 도 18은 도 2를 참조하여 설명된 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 공정의 중간 단계들을 설명하기 위한 도면들로서, 도 1의 I-I'선을 따라 자른 단면도들이다. 도 11B는 도 11A의 부분 E의 확대도이고, 도 14B 및 도 14C는 각각 도 14의 A'부분의 확대도로서, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 수직 구조체의 예시적인 예들을 나타내는 도면들이다.
도 10을 참조하면, 기판(10) 상에 주변 회로 소자(PTR) 및 주변 회로 소자(PTR)와 연결되는 주변 회로 배선 구조체(30)을 포함하는 주변 회로 구조체(PS)를 형성할 수 있다. 주변 회로 배선 구조체(30)는 주변 회로 콘택(20) 및 주변 회로 배선들(22)을 포함할 수 있다. 기판(10)은 반도체 물질을 포함할 수 있다. 예를 들면, 기판(10)은 실리콘(Si) 단결정 기판, 게르마늄(Ge) 단결정 기판, 또는 실리콘-게르마늄(SiGe) 단결정 기판일 수 있다. 기판(10)은 제 1 도전형(예를 들면, P형)의 반도체 기판일 수 있다. 기판(10)에 웰 영역(미도시)을 형성할 수 있다.
주변 회로 소자(PTR)는 주변 회로 게이트 절연막(12), 주변 회로 게이트 전극(18), 및 주변 회로 게이트 전극(18)의 양측의 소오스/드레인 영역들(16)을 포함할 수 있다. 예를 들면, 주변 회로 소자(PTR)의 형성은 기판(10) 상에 차례로 주변 회로 게이트 절연막(12) 및 주변 회로 게이트 전극(18)을 형성하고, 주변 회로 게이트 전극(18)의 양측의 기판(10)에 불순물을 주입하여 소오스/드레인 영역들(16)을 형성하는 것을 포함할 수 있다. 주변 회로 소자(PTR)는 예를 들면, 고전압 트랜지스터를 포함할 수 있다. 주변 회로 게이트 스페이서(14)가 주변 회로 게이트 전극(18)의 측벽에 형성될 수 있다.
주변 회로 게이트 절연막(12)은 산화막(예를 들면, 실리콘 산화막) 또는 고유전막을 포함할 수 있다. 주변 회로 게이트 전극(18)은 실리콘(예를 들면, 폴리실리콘), 금속 실리사이드(예를 들면, 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 또는 티탄 실리사이드(TiSi), 탄탈룸 실리사이드(TaSi)), 또는 금속(예를 들면, 텅스텐 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
주변 회로 콘택들(20)은 주변 회로 소자(PTR)의 주변 회로 게이트 전극(18) 및 소오스/드레인 영역들(16)에 연결되고, 주변 회로 배선들(22)은 주변 회로 콘택들(20)과 연결될 수 있다. 주변 회로 배선(22)과 주변 회로 소자(PTR)을 덮는 하부 몰드 절연막(24)이 기판(10) 상에 형성될 수 있다. 주변 회로 콘택들(20)은 하부 몰드 절연막(24)의 일부를 관통하도록 형성될 수 있다. 하부 몰드 절연막(24)은 다층의 절연막들이 적층되어 형성될 수 있다.
주변 회로 콘택들(20)은 실리콘(예를 들면, 폴리실리콘) 또는 금속(예를 들면, 텅스텐 또는 구리)을 포함할 수 있다. 추가로, 주변 회로 콘택들(20)은 장벽 금속층을 포함할 수 있다. 예를 들면, 장벽 금속층은 전이 금속(예를 들면, 티타늄 또는 탄탈룸) 또는 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈룸 등) 중 적어도 하나를 포함할 수 있다. 주변 회로 배선들(22)은 금속(예를 들면, 구리 또는 알루미늄)을 포함할 수 있다. 하부 몰드 절연막(24)은 산화막 또는 질화막을 포함할 수 있다.
도 11A 및 11B를 참조하면, 셀 어레이 영역(CAA)과 연결 영역(CTA)에 수평 활성층(100)을 형성할 수 있다. 수평 활성층(100)은 주변 회로 구조체(PS) 상에 형성될 수 있다. 예를 들면, 수평 활성층(100)은 하부 몰드 절연막(24) 상에 제1 및 제2 방향(D1, D2)으로 확장시켜 형성될 수 있다. 수평 활성층(100)은 반도체 물질을 포함할 수 있다. 예를 들면, 수평 활성층(100)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물을 포함할 수 있다. 수평 활성층(100)은 제 1 도전형(예를 들면, P형)의 불순물이 도핑된 반도체 물질, 및/또는 불순물이 도핑되지 않은 언도프 반도체 물질(예를 들면, 진성 반도체 물질(intrinsic semiconductor material))을 포함할 수 있다. 수평 활성층(100)은 다결정 또는 단결정 구조를 가질 수 있다. 수평 활성층(100)은 실질적으로 약 300nm 내지 약 600nm의 두께를 갖도록 형성될 수 있다.
예를 들면, 수평 활성층(100)은 하부 몰드 절연막(24) 상에 기판(10)에 대해 수직 방향으로 차례로 배치된 제1 활성 반도체층(102), 제2 활성 반도체층(104), 및 제3 활성 반도체층(106)을 포함할 수 있다. 제1 내지 제3 활성 반도체층들(102, 104, 106)은 제1 및 제2 방향(D1, D2)으로 연장된 수평층들일 수 있으며, 연결 영역(CTA)에서 일단을 갖도록 패턴될 수 있다.
제1 활성 반도체층(102)이 하부 몰드 절연막(24) 상에 형성될 수 있다. 제1 활성 반도체층(102)은 예를 들어, P형의불순물들로 도핑된 반도체층일 수 있다. 제1 활성 반도체층(102)은 예를 들면, 약 100nm 내지 200nm의 두께를 갖도록 형성될 수 있다. 일부 실시예에 따르면, 제1 활성 반도체층(102)은 고농도의 보론(B)으로 도핑된 폴리실리콘층일 수 있다. 예를 들면, 제1 활성 반도체층(102)은 실리콘 소스 가스(예를 들면, SiH4 or Si2H6)와 고농도의 보론 소스 가스(예를 들면, BCl3, B2H6)를 사용하여 약 400°C 내지 약 600°C 온도 및 약 1 Torr 내지 약 4 Torr 압력의 조건에서 화학기상 증착(CVD) 공정을 수행하여 형성될 수 있다. 제1 활성 반도체층(102)의 P형 불순물(예를 들어 보론(B))의 농도는 예를 들어 약 1x 1019 ions/cm3 내지 약 1x 1021 ions/cm3일 수 있다.
제2 활성 반도체층(104)이 제1 활성 반도체층(102) 상에 형성될 수 있다. 제2 활성 반도체층(104)은 제1 활성 반도체층(102)의 불순물이 제3 활성 반도체층(106)으로 확산되는 것을 억제하는 불순물 확산 억제 물질을 포함할 수 있다. 즉, 제2 활성 반도체층(104)는 불순물 확산 억제층일 수 있다. 제2 활성 반도체층(104)은 불순물 확산 억제물질로서, 예를 들면, 탄소를 포함할 수 있다. 예를 들면, 제2 활성 반도체층(104)은 탄소가 도핑된 반도체층일 수 있다. 제2 활성 반도체층(104)은 약 10nm 내지 약 200nm의 두께를 갖도록 형성될 수 있다. 일부 실시예에 따르면, 제2 활성 반도체층(104)은 제1 활성 반도체층(102) 또는 제3 활성 반도체층(106)보다 얇은 두께를 가질 수 있다.
일부 실시예 따르면, 제2 활성 반도체층(104)은 고농도의 탄소가 도핑된 폴리실리콘층일 수 있다. 예를 들면, 제2 활성 반도체층(104)은 실리콘 소스 가스(예를 들면, SiH4 or Si2H6)와 고농도의 탄소 소스 가스(예를 들면, C2H4)를 사용하여 약 400°C 내지 약 600°C 온도 및 약 1 Torr 내지 약 4 Torr 압력의 조건에서 화학기상 증착(CVD) 공정을 수행하여 형성할 수 있다. 제2 활성 반도체층(104)의 탄소의 도핑 농도는 약 5x 1018 ions/cm3 내지 약 1x 1021 ions/cm3일 수 있다.
제3 활성 반도체층(106)이 제2 활성 반도체층(104) 상에 형성될 수 있다. 제3 활성 반도체층(106)의 두께는 약 100nm 내지 약 200nm일 수 있다. 일부 실시예에 따르면, 제3 활성 반도체층(106)은 제1 활성 반도체층(102) 보다 두꺼울 수 있다. 제3 활성 반도체층(106)은 예를 들면, 제1 활성 반도체층(102) 보다 낮은 저농도의 P형 불순물(예를 들어 보론(B))로 도핑되거나, 불순물이 도핑되지 않은 언도프 반도체층일 수 있다. 예를 들면, 제3 활성 반도체층(106)은 약 1x 1015 ions/cm3 내지 약 1x 1018 ions/cm3의 P형 불순물(예를 들어 보론(B))로 도핑된 층일 수 있다.
일부 실시예에 따르면, 제3 활성 반도체층(106)은 저농도의 불순물로 도핑된 폴리실리콘층 이거나, 언도프 폴리실리콘층일 수 있다. 예를 들면, 제3 활성 반도체층(106)은 실리콘 소스 가스(예를 들면, SiH4 or Si2H6)와 저농도의 보론 소스 가스(예를 들면, BCl3, B2H6)를 사용하여 약 400°C 내지 약 600°C 온도 및 약 1 Torr 내지 약 4 Torr 압력의 조건에서 화학기상 증착(CVD) 공정을 수행하여 형성할 수 있다. 또는, 제3 활성 반도체층(106)은 실리콘 소스 가스(예를 들면, SiH4 or Si2H6) 만을 사용하여, 약 400°C 내지 약 600°C 온도 및 약 1 Torr 내지 약 4 Torr 압력의 조건에서 화학기상 증착(CVD) 공정을 수행하여 형성할 수 있다
일부 실시예에 따르면, 실리콘 소스 가스(예를 들면, SiH4 or Si2H6)를 사용하여 화학기상 증착(CVD) 공정을 수행하여 실리콘층(예를 들면, 폴리실리콘층)으로 이루어진 제1 내지 제3 활성 반도체층들(102, 104, 106)을 하부 몰드 절연막(24) 상에 형성하고, 제1 내지 제3 활성 반도체층들(102, 104, 106)에 이온주입 공정을 수행하여 불순물을 도핑시킬 수 있다. 예를 들면, 제1 활성 반도체층(102)에, P형의 불순물(예를 들어 B, 또는 BF2)을 약 1X1014 ions/cm2 내지 약 1X1016 ions/cm2의 도즈로 이온주입하여 고농도 불순물층을 형성할 수 있다. 제2 활성 반도체층(104)에 탄소를 약 1X1014 ions/cm2 내지 약 1X1016 ions/cm2 의 도즈로 이온주입하여 확산 억제층을 형성할 수 있다. 제3 활성 반도체층(106)에 P형의 불순물(예를 들어 B, 또는 BF2)을 약 1X1012 ions/cm2 내지 약 1X1014 ions/cm2 의 도즈로 이온주입하여 저농도 불순물층을 형성하거나, 저농도의 P형의 불순물을 주입하는 공정을 생략하여 제3 활성 반도체층(106)은 언도프시킬수 있다.
일부 실시예에 따르면, 제1 내지 제3 활성 반도체층(102, 104, 106)은 단결정(crystalline) 구조를 갖도록 형성될 수 있다.
도 12를 참조하면, 셀 어레이 영역(CAA)와 연결 영역(CTA)에 절연 구조체(300)을 형성할 수 있다.
절연 구조체(300)는 수평 활성층(100) 상에 형성될 수 있다. 절연 구조체(300)는 절연막들(110)과 희생막들(112)이 교대로 반복 적층되어 형성될 수 있다. 절연 구조체(300)은 복수의 절연막들(110) 및 복수의 희생막들(112)을 포함할 수 있다. 희생막들(112)은 절연막들(110)에 대해 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들면, 희생막들(112)은 절연막들(110)에 비해 케미컬 용액을 이용한 습식 식각 공정에서 높은 식각 선택비를 가질 수 있다. 예를 들면, 절연막들(110)은 실리콘산화막 또는 실리콘질화막일 수 있고, 희생막들(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 카바이드, 실리콘, 또는 실리콘 게르마늄 중에서 선택된 어느 하나일 수 있다. 예를 들면, 절연막들(110)은 실리콘 산화막이고 희생막들(112)은 실리콘 질화막일 수 있다.
절연막들(110) 및 희생막들(112)은 열적 화학기상 증착(Thermal CVD) 공정, 플라즈마 인핸스드 화학기상 증착(Plasma enhanced CVD) 공정, 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다.
희생막들(112)은 동일한 두께를 가질 수 있다. 일부 실시예에 따르면, 수평 활성층(100)과 접하는 절연막(110)은 열산화 공정 또는 증착 공정으로 형성된 실리콘 산화막일 수 있으며, 그것 위에 형성되는 다른 절연막들(110)에 비해 얇게 형성될 수 있다. 수평 활성층(100)으로부터 두번째층의 절연막(110) 및 최상부의 절연막들(110)은 다른 절연막들(110) 또는 희생막들(112)에 비해 두껍게 형성될 수 있다.
절연 구조체(300)는 연결 영역(CTA)에서 계단 구조(stepwise structure)의 프로파일을 갖도록 패턴될 수 있다. 즉, 절연 구조체(300)은 계단 구조의 측벽을 가질 수 있다. 연결 영역(CTA)에서 절연 구조체(300)의 수직적 높이가 셀 어레이 영역(CAA)에 인접할수록 계단식으로 증가할 수 있다. 절연 구조체(300)는 수평 활성층(100)의 일부를 노출시킬 수 있다.
연결 영역(CTA)에서 상부 몰드 절연막(120)이 수평 활성층(100) 상에 형성될 수 있다. 상부 몰드 절연막(120)은 예를 들면, 산화막 또는 질화막을 포함할 수 있다.
도 13을 참조하면, 셀 어레이 영역(CAA)에서 절연 구조체(300)에 수직 홀들(124)이 형성될 수 있다. 수직 홀들(124)은 절연 구조체(300)을 이방성 식각하여 형성될 수 있다. 평면적으로 볼 때, 수직 홀들(124)은 도 1에 도시된 바와 같은 수직 구조체들(200)과 같은 형태로 배열되도록 형성될 수 있다. 예를 들면, 수직 홀들(124)은 제1 방향(D1)과 제2 방향(D2)으로 열과 행을 이루어 형성될 수 있다. 수직 홀들(124) 형성 시, 수평 활성층(100)의 제3 활성 반도체층(106)이 과식각되어 리세스될 수 있다.
도 14A 내지 도 14C를 참조하면, 수평 활성층(100) 상에 절연 구조체(300)를 관통하며, 수평 활성층(100)에 대해 수직으로 연장되는 수직 구조체들(200)을 형성할 수 있다. 즉, 수직 구조체들(200)은 수직 홀들(124)을 채우며, 수평 활성층(100)의 상부면에 대해 수직으로 연장될 수 있다. 수직 구조체들(200) 각각은 수평 활성층(100)의 상부면에 대해 수직하게 연장되는 수직 기둥(140)을 포함할 수 있다.
예시적인 일 예에 따른 수직 구조체들(200)의 수직 기둥들(140)은 수직 채널 패턴들일 수 있다. 도 14B를 참조하면, 수직 구조체들(200)의 각각은 수직 채널 패턴인 수직 기둥(140), 정보 저장 패턴(130), 및 매립 절연 패턴(144)을 포함할 수 있다.
정보 저장 패턴(130)은 수직 홀들(124)의 내벽을 덮을 수 있다. 예를 들면, 정보 저장 패턴(130)은 수직 홀들(124)의 내벽에 스페이서 형태로 형성되고, 수직 홀들(124)의 상단에서 제3 활성 반도체층(106)의 상면까지 연장될 수 있다. 예를 들면, 정보 저장 패턴(130)은 상단 및 하단이 오픈된(opened) 형태일 수 있다. 정보 저장 패턴(130)은 절연 구조체(300)의 절연막들(110) 및 희생막들(112)과 접할 수 있다. 정보 저장 패턴(130)은 데이터를 저장할 수 있는 박막을 포함할 수 있다. 예를 들면, 정보 저장 패턴(130)은 파울러-노던하임 터널링(Fowler-Nordheim tunneling)을 이용하여 데이터를 저장할 수 있는 박막을 포함할 수 있다. 정보 저장 패턴(130)은 복수의 박막들로 형성될 수 있다.
정보 저장 패턴(130)은 예를 들면, 제1 블로킹 절연막(132), 전하 저장막(134), 및 터널 절연막(136)을 포함할 수 있다. 예를 들면, 제1 블로킹 절연막(132), 전하 저장막(134), 및 터널 절연막(136)은 수직 홀(124)의 내벽 상에 차례로 형성될 수 있다. 제1 블로킹 절연막(132)은 실리콘 산화막 및/또는 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 제1 블로킹 절연막(132)은 단일 막 또는 복수의 박막들로 구성될 수 있다. 예를 들면, 제1 블로킹 절연막(132)은 실리콘 산화막을 포함하는 단일막일 수 있다. 예를 들면, 제1 블로킹 절연막(132)은 알루미늄 산화막 및/또는 하프늄 산화막을 포함하는 복수의 박막들을 포함할 수 있다.
전하 저장막(134)은 트랩 절연막 또는 도전성 나노 입자들(conductive nano dots)을 포함하는 절연막일 수 있다. 트랩 절연막은 예를 들면, 실리콘 질화막을 포함할 수 있다. 터널 절연막(136)은 예를 들면, 실리콘 산화막일 수 있다. 제1 블로킹 절연막(132) 및 전하 저장막(134)은 플라즈마 인핸스드 화학기상 증착(Plasma enhanced CVD) 공정 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다. 터널 절연막(136)은 플라즈마 인핸스드 화학기상 증착(Plasma enhanced CVD) 공정, 원자층 증착(Atomic Layer Deposition; ALD) 공정, 또는 열산화 공정을 이용하여 형성될 수 있다. 터널 절연막(136)은 수직 채널 패턴(140)과 접할 수 있다.
수직 기둥(140)은 정보 저장 패턴(130)과 접하도록 형성될 수 있다. 수직 기둥(140)은 수직 홀들(124) 내에서 라이너 형태로 컨포멀하게 형성되어 수평 활성층(100) 상으로 수직하게 연장될 수 있다. 수직 기둥(140)은 상단이 오픈된(opened) 형태일 수 있다. 일부 실시예에 따르면, 수직 기둥(140)은 상단 및 하단이 오픈된 형태, 속이 빈 실린더 형태, 또는 마카로니 형태일 수 있다. 일부 실시예에 따르면, 수직 기둥(140)은 매립 절연 패턴(144) 없이 수직 홀들(124)을 채운 원기둥 형태일 수 있다. 수직 기둥(140)은 반도체 물질을 포함할 수 있다. 수직 기둥(140)은 다결정 반도체 물질, 비정질 반도체 물질, 또는 단결정 반도체 물질 중 어느 하나를 포함하는 패턴일 수 있다. 수직 채널 패턴(140)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 중 적어도 어느 하나를 포함할 수 있다. 수직 기둥(140)은 불순물이 포함되지 않은 언도프트된 반도체 물질이거나, 수평 활성층(100)의 도전형과 동일한 불순물을 포함한 반도체 물질일 수 있다. 수직 기둥(140)은 원자층 증착(ALD) 공정, 화학기상 증착(CVD) 공정, 또는 에피텍셜 성장을 이용하여 형성될 수 있다.
매립 절연 패턴(144)은 수직 기둥(140)이 형성된 수직 홀들(124)의 내부를 채우도록 형성될 수 있다. 매립 절연 패턴(144)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 매립 절연 패턴(144)을 형성하기 이전에 수소 어닐링 공정을 더 진행하여 수직 채널 패턴(140)에 존재할 수 있는 결정 결함들을 치유할 수 있다.
예시적인 다른 예에 따른, 수직 구조체(200)의 수직 기둥(140)은 수직 기둥 전극 패턴일 수 있다. 도 14C를 참조하면, 수직 구조체들(200)은, 수평 활성층(100)과 연결되는 수직 기둥 전극 패턴인 수직 기둥(140) 및 정보 저장 패턴(130)을 포함할 수 있다. 추가로, 수직 구조체들(200)은 매립 절연 패턴(144)을 포함할 수 있다.
수직 홀(124)의 내벽 상에 차례로 정보 저장 패턴(130)과 수직 기둥(140)이 형성될 수 있다. 수직 기둥(140)은 도전성 물질들을 포함할 수 있다. 예를 들면, 수직 기둥(140)은 불순물이 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 탄소 나노 튜브와 같은 나노 구조체 중의 적어도 하나를 포함할 수 있다. 정보 저장 패턴(130)는 절연 구조체(300)와 수직 기둥(140) 사이에 배치될 수 있다. 정보 저장 패턴(130)은 가변저항 패턴일 수 있다. 예를 들면, 정보 저장 패턴(130)은 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다.
일 예로, 정보 저장 패턴(130)은 그것에 인접한 전극을 통과하는 전류에 의해 발생하는 열에 의해 그것의 전기적 저항이 변화될 수 있는 물질(예를 들면, 상변화 물질)을 포함할 수 있다. 상변화 물질은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한 가지를 포함할 수 있다. 예를 들면, 상변화 물질은, 텔루리움(Te)은 대략 20 원자 퍼센트 내지 대략 80 원자 퍼센트의 농도를 갖고, 안티몬(Sb)은 대략 5 원자 퍼센트 내지 대략 50 원자 퍼센트의 농도를 갖고, 나머지는 게르마늄(Ge)인 칼코겐 화합물을 포함할 수 있다. 이에 더하여, 상변화 물질은, 불순물로서, N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중의 적어도 한 가지를 포함할 수 있다.
다른 예로, 정보 저장 패턴(130)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 정보 저장 패턴(130)은 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
또 다른 예로, 정보 저장 패턴(130)은 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 정보 저장 패턴(130)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr, Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다. 매립 절연 패턴(144)은 수직 기둥 전극 패턴(140)이 형성된 수직 홀들(124)의 내부를 채우도록 형성될 수 있다.
도전 패드들(126)이 수직 구조체들(200) 상에 각각 형성될 수 있다. 도전 패드(126)는 도전 물질을 포함할 수 있다. 도전 패드(126)는 불순물이 도핑된 불순물 영역을 포함할 수 있다. 일부 실시예에 따르면, 도전패드(126)와 접하는 수직 구조체들(200)의 일단은 드레인 영역을 포함할 수 있다.
도 15를 참조하면, 셀 어레이 영역(CAA)에서 트렌치(150)가 절연 구조체(300) 내에 형성될 수 있다. 절연 구조체(300)를 패터닝하여 수평 활성층(100)의 제3 활성 반도체층(106)을 노출시키는 트렌치(150)를 형성할 수 있다. 예를 들면, 트렌치(150)는 제1 방향(D1)으로 연장될 수 있으며, 이에 따라, 도 1에 도시된 바와 같이, 절연 구조체(300)는 제2 방향(D2)에서 복수의 부분들로 분리될 수 있다. 이에 따라, 도 1에 도시된 바와 같이, 제1 방향(D1)을 따라 배열된 수직 구조체들(200)의 그룹들 각각이 인접하는 한 쌍의 트렌치들(150) 사이에 배치될 수 있다. 일부 실시예에 따르면, 수직 구조체들(200)의 그룹들 각각은 제1 방향(D1)을 따라 복수의 행들로 배열된 수직 구조체들(200)을 포함하도록 형성될 수 있다. 트렌치(150)는 경사진 측면을 가질 수 있다.
도 16을 참조하면, 셀 어레이 영역(CAA) 및 연결 영역(CTA)에서 개구부(160)가 절연 구조체(300) 내에 형성될 수 있다. 예를 들면, 개구부(160)는 트렌치(150)에 노출된 절연 구조체(300)의 희생막들(112)을 제거함으로써 형성될 수 있다. 개구부(160)를 형성하는 것은 등방성 식각 기술을 이용하여 희생막들(112)을 제거하는 것을 포함할 수 있다. 개구부(160)는 수직 구조체(200)의 측벽을 노출시키도록 형성될 수 있다.
도 17을 참조하면, 셀 어레이 영역(CAA)에서, 전극들(GE)을 포함하는 적층 구조체들(400), 적층 구조체들(400)을 관통하는 수직 구조체들(200), 및 공통 소오스 영역(166)을 포함하는 셀 어레이 구조체(CS)가 형성될 수 있다.
개구부(160)를 채우도록 도전막을 증착하고 패터닝하여 전극들(GE)이 형성될 수 있다. 이 때, 트렌치(150)에 형성된 도전막은 완전히 제거될 수 있다. 일부 실시예에 따르면, 도 3A에 도시된 바와 같이, 도전막 증착 전에 제2 블로킹 절연막(138)을 개구부(160) 내에 형성할 수 있다. 이에 따라, 제2 블로킹 절연막(138)이 전극들(GE)의 상면, 하면, 및 측면을 감싸며, 제1 블로킹 절연막(132)과 접할 수 있다. 일부 실시예에 따르면, 전극들(GE)은 도 3B에 도시된 바와 같이, 정보 저장 패턴(130)과 접할 수 있다.
전극들(GE)은 셀 어레이 영역(CAA)에서 연결 영역(CTA)으로 연장되며, 연결 영역(CTA)에서 계단 구조(stepwise structure)의 측벽 프로파일을 갖는 패드부들(GEA)을 포함할 수 있다. 전극(GE)은 수평 활성층(100)으로부터 수직 방향으로 멀어질수록 감소하는 수평 길이를 가질 수 있다.
따라서, 수평 활성층(100) 상에서 수직하게 교대로 반복 적층된 절연막(110)과 전극들(GE)를 포함하는 적층 구조체들(400)이 형성될 수 있다. 도 1에 도시된 바와 같이 적층 구조체들(400)은 제1 방향(D1)으로 연장되고, 제2 방향(D2)으로 서로 분리되도록 형성될 수 있다. 수직 구조체들(200)은 적층 구조체들(400)을 관통할 수 있으며, 전극들(GE)은 수직 구조체들(200)을 감쌀 수 있다. 적층 구조체들(400) 각각은 연결 영역(CTA)에서 계단 구조(stepwise structure)의 측벽 프로파일을 가질 수 있다.
공통 소오스 영역(166)이 수평 활성층(100) 내에 형성될 수 있다. 예를 들면, 트렌치(150)에 노출된 수평 활성층(100) 내에 공통 소오스 영역(166)을 형성할 수 있다. 트렌치(150)에 노출된 수평 활성층(100)의 제3 활성 반도체층(106)에 제2 도전형(예를 들면, N 형)의 불순물을 이온 주입하여 공통 소오스 영역(166)을 형성할 수 있다. 제2 도전형의 불순물은 예를 들면, 인(P) 또는 비소(As)와 같은 불순물일 수 있다. 공통 소오스 영역(166)의 불순물 농도는 약 1019 ions/cm3 내지 약 1021 ions/cm3 일 수 있다.
공통 소오스 영역(166) 상에 공통 소오스 플러그(174)와 분리 절연 스페이서(170)를 형성할 수 있다. 공통 소오스 플러그(174)와 분리 절연 스페이서(170)은 트렌치(150)을 채우도록 형성될 수 있다. 분리 절연 스페이서(170)는 전극들(GE)의 측면을 보호하고, 전극들(GE)과 공통 소오스 플러그(174)를 절연시킬 수 있다. 분리 절연 스페이서(170)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 낮은 유전율을 가지는 low-k 물질로 형성될 수 있다. 공통 소오스 플러그(174)는 공통 소오스 영역(166)과 평행하게 제1 방향(D1)으로 연장되게 형성될 수 있다. 공통 소오스 플러그(174)는 금속(예를 들면, 텅스텐, 구리. 또는 알루미늄)을 포함할 수 있다. 추가로, 공통 소오스 플러그(174)는 장벽 금속층을 포함할 수 있다. 예를 들면, 장벽 금속층은 전이 금속(예를 들면, 티타늄 또는 탄탈룸) 또는 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈룸) 중 적어도 하나를 포함할 수 있다.
캡핑 절연막(176)이 상부 몰드 절연막(120)과 적층 구조체(400) 상에 형성될 수 있다. 캡핑 절연막(176)은, 예를 들면, 산화막 또는 질화막으로 형성될 수 있다.
도 18을 참조하면, 셀 어레이 영역(CAA)에서 수직 구조체들(200)과 연결되는 비트라인 콘택들(178), 연결 영역(CTA)에서 전극들(GE)와 연결되는 제1 콘택(180) 및 수평 활성층(100) 내에 픽업 영역(186)이 형성될 수 있다.
비트라인 콘택들(178)은 셀 어레이 영역(CAA)에서 캡핑 절연막(176)을 관통하여 수직 구조체들(200) 상의 도전패드들(126)에 접속하도록 형성될 수 있다.
연결 영역(CTA)에서 캡핑 절연막(176)과 상부 몰드 절연막(120)을 관통하여 전극들(GE)의 패드부들(GEA)에 접속되도록 제1 콘택들(180)이 형성될 수 있다. 제 제1 콘택들(180)의 수직적 길이들은 셀 어레이 영역(CAA)에 인접할수록 감소될 수 있다. 제1 콘택들(180)은 셀 배선 구조체의 일부일 수 있다.
비트 라인 콘택(178) 및 제1 콘택(180)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 추가로, 비트 라인 콘택(178) 및 제1 콘택 (180)은 장벽 금속층을 포함할 수 있다. 예를 들면, 장벽 금속층은 전이 금속(예를 들면, 티타늄 또는 탄탈룸) 또는 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈룸) 중 적어도 하나를 포함할 수 있다.
픽업 영역(186)은 연결 영역(CTA)에 (예를 들면, 셀 어레이 구조체(CS) 둘레에) 형성될 수 있다. 도 1에 도시된 바와 같이, 픽업 영역(186)은 제1 방향(D1)으로 적층 구조체(400)의 양 측벽에 인접하게 배치될 수 있다. 예를 들면, 적층 구조체(400)의 전극들(GE)의 패드부들(GEA)에 인접하게 배치될 수 있다. 픽업 영역(186)은 제2 방향(D2)으로 서로 이격된 복수의 영역들을 포함할 수 있다. 픽업 영역(186)은 도 4A에 도시된 바와 같이, 제2 및 제3 활성 반도체층들(104, 106) 내에 형성되고, 제1 활성 반도체층(102)과 접속될 수 있다. 픽업 영역(186)은 제1 활성 반도체층(102)과 동일한 P형의 고농도 불순물을 포함할 수 있다. 예를 들면, 픽업 영역(186)의 P형의 불순물(예를 들면, 보론(B))의 농도는 예를 들면, 약 1x 1019 ions/cm3 내지 약 1x 1021 ions/cm3일 수 있다. 픽업 영역(186)은 캡핑 절연막(176)과 상부 몰드 절연막(182)을 관통하도록 형성된 픽업 홀(181)을 통해 P형의 불순물(예를 들면, B, 또는 BF2)을 수평 활성층(100)에 주입하여 형성할 수 있다.
일부 실시예에 따르면, 도 4B에 도시된 바와 같이, 픽업 영역(186)의 측면에 픽업 확산 억제 영역(188)이 형성될 수 있다. 픽업 확산 억제 영역(188)은 픽업 영역(186)의 측면의 적어도 일부를 둘러싸도록 제3 활성 반도체층(106)에 형성되고, 제2 활성 반도체층(104)과 접속할 수 있다. 픽업 확산 억제 영역(188)은 픽업 영역(186)의 불순물(예를 들어 보론(B))이 제3 활성 반도체층(106)으로 확산되는 것을 억제할 수 있다. 예를 들면, 픽업 영역(186)의 불순물이 인접한 공통 소오스 영역(166)으로 확산되는 것을 억제할 수 있다. 픽업 영역(186)은 픽업 홀(181)을 통해서 제3 활성 반도체층(106)에 탄소를 주입하여 형성될 수 있다. 픽업 영역(186)의 탄소 농도는 예를 들면, 제2 활성 반도체층(104)의 탄소 농도와 동일할 수 있다.
도 19를 참조하면, 셀 어레이 영역(CAA)에서 수직 구조체들(200)과 연결되는 비트 라인들(BL), 및 연결 영역(CTA)에서 주변 회로 구조체(PS)와 연결되는 셀 배선 구조체의 일부가 형성될 수 있다.
비트 라인들(BL)은 캡핑 절연막(176) 상에 형성되어 비트 라인 콘택들(178)과 접속할 수 있다. 비트 라인들(BL)은 비트 라인 콘택들(178)을 통해 수직 구조체들(200)과 전기적으로 연결될 수 있다.
셀 배선 구조체는 제1 내지 제3 콘택들(180, 182, 184) 및 제1 및 제2 상부 배선들(190, 192)을 포함할 수 있다.
제2 콘택(182)은 캡핑 절연막(176)과 상부 몰드 절연막(120)을 관통하며 수평 활성층(100)과 연결되도록 형성될 수 있다. 예를 들면, 제2 콘택(182)은 픽업 홀(181)을 채우며 픽업 영역(186)과 접속할 수 있다. 픽업 영역(186)이 수평 활성층(100)의 제1 활성 반도체층(102)과 접속되므로 제2 콘택(182)을 통해 인가된 전압이 제1 활성 반도체층(102)에 원활히 전달될 수 있다. 일부 실시예에 따르면, 도 4C에 도시된 바와 같이 픽업 영역(186)이 수평 활성층(100)에 형성되지 않고, 제2 콘택(182)이 제2 및 제3 활성 반도체층들(104, 106)을 관통하여 직접 제1 활성 반도체층(102)과 접속하도록 형성될 수 있다.
제3 콘택(184)은 캡핑 절연막(176), 상부 몰드 절연막(120), 수평 활성층(100), 및 하부 몰드 절연막(24)을 관통하며 주변 회로 배선(22)과 연결되도록 형성될 수 있다. 제3 콘택(184)를 통해 주변 회로 구조체(PS)와 셀 어레이 구조체(CS)는 전기적으로 연결될 수 있다. 절연 스페이서(185)가 제3 콘택(184)을 둘러싸도록 형성될 수 있다.
제1 배선(180)이 제1 콘택들(180)과 연결되도록 캡핑 절연막(176) 상에 형성될 수 있다. 제2 상부 배선(192)이 제2 및 제3 콘택들(182, 184)과 연결되도록, 캡핑 절연막(176) 상에 형성될 수 있다. 제3 콘택(184)은 제2 상부 배선(192)과 연결된 것으로 도시되었으나, 이에 한정되지 않고, 비트 라인(BL) 또는 제1 상부 배선(190)과 연결될 수 있다.
제2 및 제3 콘택들(182, 184)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 추가로, 제2 콘택 및 제3 콘택들(182, 184)은 장벽 금속층을 포함할 수 있다. 예를 들면, 장벽 금속층은 전이 금속(예를 들면, 티타늄 또는 탄탈룸) 또는 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈룸) 중 적어도 하나를 포함할 수 있다. 비트 라인(BL) 및 제1 및 제2 상부 배선들(190, 192)은 금속(예를 들면, 알루미늄 또는 구리)을 포함할 수 있다.
도 20 내지 도 23는 도 5를 참조하여 설명된 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계의 단면도들로서, 도 1의 I-I'선을 따라 자른 단면도들이다.
본 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법 중 주변 회로 구조체(PS)의 형성부터 수직 홀들(124) 형성까지의 제조 방법은 도 10 내지 도 13을 참조하여 설명된 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법과 동일하여 설명은 생략한다.
도 20를 참조하면, 수직 홀들(124) 각각에 제1 반도체 패턴(128)을 형성할 수 있다. 제1 반도체 패턴(128)은 예를 들면, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 제1 반도체 패턴(128)은 수평 활성층(100)으로부터 수직하게 연장되어, 최하층의 전극(GE)의 상면보다 높은 상면을 가지는 필라 형태로 형성될 수 있다. 또한, 제1 반도체 패턴(128)은 수평 활성층(100)으로부터 두번째 절연막(110)의 상면보다 낮은 상면을 가질 수 있다. 예를 들면, 제1 반도체 패턴(128)은 수평 활성층(100)의 제3 활성 반도체층(106)을 씨드로 이용하여 에피텍셜(epitaxial) 성장시켜 수직 홀들(124)의 하부들을 채우며 형성될 수 있다. 이 때, 제3 활성 반도체층(106)은 언도프(undoped) 반도체층일 수 있으며, 제1 반도체 패턴(128)은 화학기상증착 기술에 의해 형성된 패턴보다 증가된 그레인 크기를 가지는 다결정 구조의 반도체 물질을 포함할 수 있다. 제1 반도체 패턴들(128)은 셀 영역(CR)에서 실질적으로 동일한 형태 및/또는 실질적으로 동일한 높이를 가질 수 있다.
일부 실시예에 따르면, 제1 반도체 패턴(128)은 단결정 구조의 반도체 물질(예를 들면, 단결정 실리콘)로 형성될 수 있다. 제1 반도체 패턴(128)은 예를 들면, 최하층 전극(GE)을 포함하는 접지 선택 트랜지스터(GST)의 채널 영역으로 이용될 수 있다. 이 경우, 제1 반도체 패턴(128)에 문턱전압을 조절하기 위한 불순물(예를 들면, 보론(B))이 도핑될 수 있다.
제1 반도체 패턴(128) 상에 수직 구조체(200)가 형성될 수 있다. 일부 실시예에 따르면, 제1 반도체 패턴(128) 상에, 도 14B에 도시된 제1 블로킹 절연막(132), 전하 저장막(134), 및 터널 절연막(136)을 포함하는 정보 저장 패턴(130), 수직 채널 패턴(140), 및 매립 절연 패턴(144)이 수직 홀(124)의 내벽으로부터 차례로 형성될 수 있다. 수직 채널 패턴(140)이 제1 반도체 패턴(128)과 연결되도록 형성될 수 있다.
일부 실시예에 따르면, 제1 반도체 패턴(128) 상에, 도 14C에 도시된 정보 저장 패턴(130), 수직 기둥 전극 패턴(140), 및 매립 절연 패턴(144)이 수직 홀(124) 내벽으로부터 차례로 형성될 수 있다. 수직 기둥 전극 패턴(140)이 제1 반도체 패턴(128)과 연결되도록 형성될 수 있다.
도 21 및 도 22을 참조하면, 트렌치(150)와 개구부(160)가 절연 구조체(300) 내에 형성될 수 있다. 트렌치(150)는 절연 구조체(300)을 관통하도록 형성되고, 개구부(160)는 절연 구조체(300)의 희생막들(112)을 제거하여 형성될 수 있다. 트렌치(150)와 개구부(160)는 도 15 및 도 16을 참조하여 설명된 실시예와 동일한 방법으로 형성될 수 있다.
개구부(160)에 의해 노출된 제1 반도체 패턴(128)의 측벽에 전극 절연막(164)이 형성될 수 있다. 전극 절연막(164)은 예를 들면, 산화막으로 형성될 수 있다. 전극 절연막(164)은 주변 회로 게이트 절연막(12)보다 두께가 얇게 형성될 수 있다.
도 23를 참조하면, 셀 어레이 영역(CAA)에서, 개구부(160)를 채우는 전극들(GE), 전극들(GE)을 관통하는 수직 구조체들(200), 및 공통 소오스 영역(166)이 형성된다. 전극들(GE)은 셀 어레이 영역(CAA)에서 연결 영역(CTA)으로 연장되며, 연결 영역(CTA)에서 계단 구조(stepwise structure)의 측벽 프로파일을 갖는 패드부들(GEA)을 포함할 수 있다. 전극들(GE)과 절연막들(110)은 교대로 그리고 반복적으로 적층되어, 적층 구조체(400)를 구성할 수 있다. 이에 더하여, 적층 구조체(400), 수직 구조체들(200), 및 공통 소오스 영역(166)은 셀 어레이 구조체(CS)를 구성할 수 있다. 수직 구조체들(200)은 적층 구조체들(400)을 관통할 수 있으며, 전극들(GE)은 수직 구조체들(200)을 감쌀 수 있다. 적층 구조체들(400) 각각은 연결 영역(CTA)에서 계단 구조(stepwise structure)의 측벽 프로파일을 가질 수 있다. 또한, 트렌치(150) 내에 분리 절연 스페이서(170)와 공통 소오스 플러그(174)를 형성할 수 있다.
전극들(GE), 적층 구조체(400), 셀 어레이 구조체(CS), 공통 소오스 영역(166), 분리 절연 스페이서(170), 및 공통 소오스 플러그(174)는 도 17을 참조하여 설명된 실시예와 동일한 방법으로 형성될 수 있다.
적층 구조체(400)와 상부 몰드 절연막(120) 상에 캡핑 절연막(176)을 형성할 수 있다.
이후, 도 5에서 도시된 바와 같이, 셀 어레이 영역(CAA)에 비트 라인 콘택(178)과 비트 라인(BL)이 형성되고, 연결 영역(CTA)에 제1 내지 제3 콘택들(180, 182, 184), 제1 및 제2 상부 배선들(190, 192), 및 픽업 영역(186)이 더 형성될 수 있다. 이들은 도 18 및 도 19를 참조하여 설명된 실시예와 동일한 방법으로 형성될 수 있다.
도 24은 도 6을 참조하여 설명된 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 공정의 중간 단계를 설명하기 위한 단면도로서, 도 1의 I-I'선을 따라 자른 단면도이다.
본 실시예에 따른 반도체 메모리 장치의 제조 방법 중 주변 회로 구조체(PS)의 형성부터 개구부(160) 형성까지의 제조 방법은 도 10 내지 도 13 및 도 20 내지 도 22을 참조하여 설명된 일부 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법과 동일하여 설명은 생략한다.
도 24을 참조하면, 개구부(160)를 채우는 전극들(GE), 전극들(GE)을 관통하는 수직 구조체들(200), 및 공통 소오스 영역(166)이 형성된다. 전극들(GE)과 절연막들(110)은 교대로 그리고 반복적으로 적층되어, 적층 구조체(400)를 구성할 수 있으며, 적층 구조체(400), 수직 구조체들(200), 및 공통 소오스 영역(166)은 셀 어레이 구조체(CS)를 구성할 수 있다. 전극들(GE)은 도 17을 참조하여 설명된 실시예와 동일한 방법으로 형성될 수 있다.
트렌치(150) 내벽에 분리 절연 스페이서(170)를 형성할 수 있다. 트렌치(150) 하부에 공통 소오스 영역(166)을 형성할 수 있다. 예를 들면, 분리 절연 스페이서(170)가 형성된 트렌치(150) 내에 공통 소오스 영역(166)이 형성될 수 있다. 공통 소오스 영역(166)은 제2 반도체 패턴들일 수 있다. 예를 들면, 공통 소오스 영역(166)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
공통 소오스 영역(166)은 수평 활성층(100)의 제3 활성 반도체층(106)을 씨드로 이용하여 에피텍셜(epitaxial) 성장으로 형성된 에피텍셜 패턴으로 다결정 구조를 가질 수 있다. 일부 실시예에 따르면, 공통 소오스 영역(166)은 다결정 실리콘 패턴일 수 있다. 일부 실시예에 따르면, 공통 소오스 영역(166)은 단결정 구조의 반도체 물질(예를 들면, 단결정 실리콘)로 형성될 수 있다.
공통 소오스 영역(166)이 수평 활성층(100) 상에 형성되므로 제1 활성 반도체층(102)의 불순물(예를 들면, 보론(B))이 공통 소오스 영역(166)으로 확산되는 경로는 더 멀어지므로 접합 누설 전류의 발생을 방지하는 효과는 더 커질 수 있다. 공통 소오스 영역(166)은 N 형의 불순물(예를 들면, 인(P) 또는 비소(As))을 포함하고, 공통 소오스 영역(166)의 불순물 농도는 약 1019 ions/cm3 내지 약 1021 ions/cm3 일 수 있다. 공통 소오스 영역(166)은 에피텍셜 성장 시 인시튜로 불순물이 도핑되거나, 이온 주입 공정에 의해 도핑될 수 있다.
공통 소오스 영역(166)과 접속하는 공통 소오스 플러그(174)가 공통 소오스 영역(166) 상에 형성될 수 있다. 공통 소오스 영역(166)은 제1 방향(D1)을 따라 연장될 수 있다. 공통 소오스 플러그(174)는 공통 소오스 영역(166)과 평행하게 제1 방향(D1)을 따라 연장되거나, 공통 소오스 영역(166)과 국소적으로 접속할 수 있다.
이후, 도 6에서 도시된 바와 같이, 셀 어레이 영역(CAA)에 비트 라인 콘택(178)과 비트 라인(BL)이 형성되고, 연결 영역(CTA)에 제1 내지 제3 콘택들(180, 182, 184), 제1 및 제2 상부 배선들(190, 192), 및 픽업 영역(186)이 형성될 수 있다. 이들은 도 18 및 도 19를 참조하여 설명된 실시예와 동일한 방법으로 형성될 수 있다.
도 25A 내지 도 28은 도 1 및 도 7을 참조하여 설명된 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I'선을 따라 자른 단면도들이고, 도 26A 및 도 26B는 각각 도 25A의 D부분 및 도 26A의 E 부분을 확대한 도면이다.
이하 도 10 내지 도 19을 참조하여 설명된 본 발명의 일 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법에서 동일하거나 유사한 구성요소들 및 형상들에 대해서는 설명을 생략하고 특징적인 부분에 대해서만 설명하기로 한다.
도 25A 및 도 25B를 참조하면, 기판(10) 상에 형성된 주변 회로 구조체(PS) 상에 수평 활성층(500)을 형성할 수 있다. 예를 들면, 주변 회로 구조체(PS)를 덮는 하부 몰드 절연막(24) 상에 수평 활성층(500)을 형성할 수 있다. 수평 활성층(500)은 셀 어레이 영역(CAA) 및 연결 영역(CTA)에 형성될 수 있다. 수평 활성층(500)은 하부 몰드 절연막(24) 상에 차례로 형성된 제1 활성 반도체층(502), 제2 활성 반도체층(504), 제3 활성 반도체층(506), 버퍼 절연층(507), 및 제4 활성 반도체층(508)을 포함할 수 있다. 본 실시예에 따른, 제1 내지 제3 활성 반도체층들(502, 504, 506)은 도 11A 및 11B를 참조하여 설명된 수평 활성층(100)의 제1 내지 제3 활성 반도체층들(102, 104, 106)과 동일한 물질 및 구조이며, 동일한 제조 방법으로 형성될 수 있으나, 제3 활성 반도체층(506)은 언도프 반도체층으로 형성될 수 있다.
버퍼 절연층(507)은 제3 활성 반도체층(506) 상에 형성될 수 있다. 버퍼 절연층(507)은 CVD 또는 ALD 기술로 형성될 수 있다. 버퍼 절연층(507)은, 산화막, 질화막, 또는 산질화막으로 형성될 수 있다. 버퍼 절연층(507)은 예를 들면 약 10nm 내지 약 200nm의 두께를 가질 수 있다.
제4 활성 반도체층(508)이 버퍼 절연층(507) 상에 형성될 수 있다. 제4 활성 반도체층(508)은 예를 들면, 약 100nm 내지 약 200nm의 두께를 가질 수 있다. 제4 활성 반도체층(508)의 두께는 제3 활성 반도체층(506)의 두께와 실질적으로 동일하거나, 다를 수 있다. 예를 들면, 제4 활성 반도체층(508)이 제3 활성 반도체층(506)보다 두꺼울 수 있다. 제4 활성 반도체층(508)은 예를 들면, P형 불순물을 포함할 수 있다. 제 4 활성 반도체층(508)은 저농도의 P형 불순물(예를 들어 보론(B))로 도핑되며, 제 4 활성 반도체층(508)의 불순물의 농도는 예를 들면, 약 1x 1015 ions/cm3 내지 약 1x 1018 ions/cm3일 수 있다. 일부 실시예에 따르면, 제4 활성 반도체층(508)은 예를 들면, 보론(B)를 함유하는 가스와 실리콘을 함유하는 가스를 사용한 CVD 공정에 의해 형성된 보론(B)이 도핑된 폴리실리콘층이거나 또는 폴리실리콘층에 B, 또는 BF2를 이온 주입하여 형성할 수 있다. 제4 활성 반도체층(508)은 불순물을 포함하지 않을 수 있다. 예를 들면, 제4 활성 반도체층(508)은 P형의 불순물을 포함하지 않는 언도프(undoped) 폴리실리콘층일 수 있다. 예를 들면, 제4 활성 반도체층(508)은 실리콘 소스 가스(예를 들면, SiH4 or Si2H6)와 저농도의 보론 소스 가스(예를 들면, BCl3, B2H6)를 사용하여 약 400°C 내지 약 600°C 온도 및 약 1 Torr 내지 약 4 Torr 압력의 조건에서 화학기상 증착(CVD) 공정을 수행하여 형성될 수 있다. 또는, 제4 활성 반도체층(508)은 실리콘 소스 가스(예를 들면, SiH4 or Si2H6) 만을 사용하여, 약 400°C 내지 약 600°C 온도, 및 약 1 Torr 내지 약 4 Torr 압력의 조건에서 화학기상 증착(CVD) 공정을 수행하여 형성될 수 있다
일부 실시예에 따르면, 제4 활성 반도체층(508)은 단결정(crystalline) 실리콘일 수 있다.
도 26A 및 도 26B를 참조하면, 셀 어레이 영역(CAA)과 연결 영역(CTA)에, 수평 활성층(500) 상에 절연막들(110)과 희생막들(112)이 교대로 반복 적층된 절연 구조체(300)을 형성할 수 있다. 절연 구조체(300)는 연결 영역(CTA)에서 계단형 구조(stepwise structure)의 측벽을 가지도록 형성될 수 있다. 이 때, 수평 활성층(500)의 단부가 노출될 수 있다.
셀 어레이 영역(CAA)에서, 절연 구조체(300)을 관통하는 수직 홀(124)을 형성할 수 있다. 수직 홀(124)은 제4 활성 반도체층(508)과 버퍼 절연층(507)을 관통하고, 제3 활성 반도체층(506)을 노출시킬 수 있다. 제3 활성 반도체층(506)의 일부는 리세스될 수 있다.
수직 홀(124)의 하부에 제1 반도체 패턴(128)이 형성되고, 제1 반도체 패턴(128) 상에 수직 구조체(200)가 형성될 수 있다. 제1 반도체 패턴(128)은 제3 활성 반도체층(506)으로부터 연장되어 최하층 희생막(112)의 상면 보다 높게 형성될 수 있다. 제1 반도체 패턴(128)은 에피텍셜 성장을 통해 형성될 수 있다. 예를 들면, 제1 반도체 패턴(128)은 다결정 반도체 패턴일 수 있으나 이에 한정되지 않고, 단결정 반도체 패턴일 수 있다. 제1 반도체 패턴(128)은 예를 들면, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 제1 반도체 패턴(128)은 예를 들면, 최하층 전극(GE)을 포함하는 접지 선택 트랜지스터(GST)의 채널 영역으로 이용될 수 있다. 이에 따라, 제1 반도체 패턴(128)은 문턱전압을 조절하기 위한 불순물(예를 들면, 보론(B))이 도핑될 수 있다.
일부 실시예에 따르면, 수직 구조체(200)는 도 14B를 참조하여 설명된 바와 같이 수직 홀(124)의 내벽으로부터 차례로 형성된 제1 블로킹 절연막(132), 전하 저장막(134), 및 터널 절연막(136)을 포함하는 정보 저장 패턴(130), 수직 채널 패턴인 수직 기둥(140), 및 매립 절연 패턴(144)을 포함할 수 있다. 수직 채널 패턴(140)이 제1 반도체 패턴(128)과 연결되도록 형성될 수 있다.
일부 실시예에 따르면, 수직 구조체는 도 14C를 참조하여 설명된 바와 같이 수직 홀(124)의 내벽으로부터 차례로 형성된 정보 저장 패턴(130), 수직 기둥 전극 패턴인 수직 기둥(140), 및 매립 절연 패턴(144)을 포함할 수 있다. 수직 기둥 전극 패턴(140)은 제1 반도체 패턴(128)과 연결되도록 형성될 수 있다.
도전 패드(126)가 수직 구조체들(200) 각각 상에 형성될 수 있다. 상부 몰드 절연막(120)이 절연 구조체(300)의 측벽에 인접하여 형성될 수 있다. 상부 몰드 절연막(120)은 절연 구조체(300)의 측벽과 수평 활성층(100)의 단부를 덮도록 형성될 수 있다. 상부 몰드 절연막(120)은 하부 몰드 절연막(24) 상에 형성될 수 있다.
도 27을 참조하면, 셀 어레이 영역(CAA)에 절연 구조체(300)을 관통하는 트렌치(150)를 형성할 수 있다. 트렌치(150)는 제4 수평 반도체층(508)을 노출시킬 수 있다. 제4 활성 반도체층(508)의 일부는 리세스될 수 있다. 셀 어레이 영역(CAA)와 연결 영역(CTA)에서, 트렌치(150)에 노출된 희생막(112)을 제거하여 개구부(160)를 형성할 수 있다.
도 28을 참조하면, 셀 어레이 영역(CAA)에서, 개구부(160)를 채우는 전극들(GE), 전극들(GE)을 포함하는 적층 구조체들(400), 및 적층 구조체들(400)를 관통하는 수직 구조체들(200), 및 공통 소오스 영역(166)을 포함하는 셀 어레이 구조체(CS)가 형성될 수 있다. 또한, 트렌치(150) 내에 분리 절연 스페이서(170)와 공통 소오스 플러그(174)를 형성할 수 있다. 상부 몰드 절연막(120)과 적층 구조체(400) 상에 캡핑 절연막(176)을 형성할 수 있다. 전극들(GE), 및 적층 구조체(400)는 도 17을 참조하여 설명된 바와 동일한 방법으로 형성될 수 있다. 공통 소오스 영역(166)은 트렌치(150)에 노출된 제4 활성 반도체층(508) 내에 형성될 수 있다. 공통 소오스 영역(166)은 고농도의 N 형의 불순물(예를 들면, 비소(As) 또는 인(P))을 포함할 수 있다. 공통 소오스 영역(166)의 불순물 농도는 예를 들면, 약 1x1019 ions/cm3내지 약 1x1021 ions/cm3일 수 있다. 공통 소오스 영역(166)은 도 1에 도시된 바와 같이 제1 방향(D1)으로 연장될 수 있다. 분리 절연 스페이서(170)는 전극들(GE)과 공통 소오스 플러그(174)를 절연시킬 수 있다. 공통 소오스 플러그(174)는 공통 소오스 영역(166)과 연결되며 제1 방향(D1)으로 연장될 수 있다. 전극 절연막(164)이 제1 반도체 패턴(128)의 측벽에 형성되어 전극(GE)과 제1 반도체 패턴(128)을 절연시킬 수 있다. 도 3A에 도시된 바와 같은 제2 블로킹 절연막(138)이 전극(GE)의 상면, 하면, 및 측면을 따라 더 형성될 수 있다.
이후 도 7에 도시된 바와 같은 셀 어레이 영역(CAA)에 배치되는 비트 라인 콘택(178)과 비트 라인(BL), 및 연결 영역(CTA)에 배치되는 제1 및 제3 콘택들(180, 184), 제1 및 제2 상부 배선들(190, 192), 및 픽업 영역(186)의 형성은 도 18 및 도 19를 참조하여 설명된 실시예와 동일한 방법으로 형성될 수 있다.
연결 영역(CTA)에서 픽업 영역(186)은 제2 및 제3 활성 반도체층들(504, 506) 내에 형성되고, 제1 활성 반도체층(502)과 접속할 수 있다. 도 1에 도시된 바와 같이, 픽업 영역(186)은 제1 방향(D1)으로 적층 구조체(400)의 양 측벽들에 인접하게 배치될 수 있다. 픽업 영역(186)은 복수로 배치되어 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 제2 콘택(182)은 캡핑 절연막(176) 및 상부 몰드 절연막(120), 및 수평 활성층(500)의 제4 활성 반도체층(508) 및 버퍼 절연층(507)을 관통하여 픽업 영역(186)과 접속할 수 있다. 일부 실시예에 따르면, 도 4B에 도시된 바와 같은 픽업 확산 억제 영역(188)이 픽업 영역(186)의 측면에 배치될 수 있다. 픽업 확산 억제 영역(188)은 픽업 영역(186)의 측면의 적어도 일부를 둘러싸도록, 제3 활성 반도체층(506) 내에 형성될 수 있다. 일부 실시예에 따르면, 도 4C에 도시된 바와 같이 픽업 영역(186)이 수평 활성층(500)에 형성되지 않을 수 있다. 이에 따라, 제2 콘택(182)이 직접 제1 활성 반도체층(502)과 접속하도록 제2 내지 제4 활성 반도체층(504, 506, 508) 및 버퍼 절연층(507)을 관통할 수 있다.
도 29은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 시스템의 일 예를 나타내는 개략 블록도이다.
도 29을 참조하면, 본 발명의 예시적인 실시예에 따른 메모리 시스템(1000)은 반도체 저장 장치일 수 있다. 예를 들면, 메모리 카드 또는 SSD(Solid State Drive) 장치일 수 있다. 메모리 시스템(1000)은 하우징(1100) 내에 제어기(1200)와 메모리(1300)를 포함할 수 있다. 제어기(1200)와 메모리(1300)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(1200)의 명령(command)에 따라, 메모리(1300)와 제어기(1200)는 데이터(data)를 주고 받을 수 있다. 이에 따라, 메모리시스템(1000)은 메모리(1300)에 데이터를 저장하거나, 또는 메모리(1300)로부터 데이터를 외부로 출력할 수 있다. 메모리(1300)는 본 발명의 예시적인 실시예들에 따른 3차원 반도체 메모리 장치를 포함할 수 있다.
도 30는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 30를 참조하면, 전자 시스템(2000)은 제어기(2200), 기억 장치(2300) 및 입출력 장치(2400)를 포함할 수 있다. 제어기(2200), 기억 장치(2300), 및 입출력 장치(2400)는 버스(2100, bus)를 통하여 결합될 수 있다. 버스(2100)는 데이터들이 이동하는 통로라 할 수 있다. 예를 들면, 제어기(2200)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 로직 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입출력 장치(2400)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(2300)는 데이터를 저장하는 장치이다. 기억 장치(2300)는 데이터 및/또는 제어기(2200)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(2300)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 기억 장치(2300)는 플래시 메모리로 형성될 수 있다. 이러한 플래시 메모리는 SSD로 구성될 수 있다. 이 경우 전자 시스템(2000)은 대용량의 데이터를 기억 장치(2300)에 안정적으로 저장할 수 있다. 기억 장치(2300)는 본 발명의 예시적인 실시예들에 따른 3차원 반도체 메모리 장치를 포함할 수 있다. 전자 시스템(2000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(2500)를 더 포함할 수 있다. 인터페이스(2500)는 유무선 형태일 수 있다. 예를 들면, 인터페이스(2500)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
본 발명의 예시적인 실시예들에 따른 3차원 반도체 메모리 장치는 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 반도체 메모리 장치는 Package on Package(PoP), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.본 발명의 예시적인 실시예들에 따른 3차원 반도체 메모리 장치가 실장된 패키지는 반도체장치를 제어하는 컨트롤러 및/또는 논리소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 주변 회로 구조체;
    상기 주변 회로 구조체 상에 배치되며, 제1 불순물 농도의 P형의 불순물로 도핑된 제1 활성 반도체층, 상기 제1 활성 반도체층 상에 배치된 불순물 확산 억제 물질을 포함하는 제2 활성 반도체층, 및 상기 제2 활성 반도체층 상에 배치된 상기 제1 불순물 농도보다 낮은 제2 불순물 농도의 상기 P형의 불순물로 도핑되거나, 언도프된 상태의 제3 활성 반도체층을 포함하는 수평 활성층;
    상기 수평 활성층 상에 배치되어 제1 방향으로 연장하며, 수직으로 적층된 복수의 전극들을 각각 포함하는 복수의 적층 구조체들; 및
    상기 적층 구조체들을 관통하는 수직 구조체들을 포함하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 수직 구조체들 각각은 상기 수평 활성층과 연결되는 수직 채널 패턴 및 상기 수직 채널 패턴과 상기 적층 구조체 사이에 배치된 정보 저장 패턴을 포함하고, 상기 정보 저장 패턴은 전하 저장막을 포함하는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 수직 구조체들 각각은 상기 수평 활성층과 연결되는 수직 기둥 전극 패턴 및 상기 수직 기둥 전극 패턴과 상기 적층 구조체 사이에 배치된 정보 저장 패턴을 포함하고, 상기 정보 저장 패턴은 가변 저항 특성을 가지는 물질을 포함하는 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 기판은 셀 어레이 영역 및 상기 셀 어레이 영역 주위에 위치한 연결 영역을 포함하고,
    상기 적층 구조체들은 상기 셀 어레이 영역 및 상기 연결 영역 상에 배치되되, 상기 적층 구조체들 각각은 상기 연결 영역에서 계단 구조의 측벽 프로파일을 갖는 3차원 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 적층 구조체들 사이의 상기 수평 활성층 내에 형성되어 상기 제 1 방향에 평행하게 연장되는 공통 소오스 영역을 더 포함하는 3차원 반도체 메모리 장치.
  6. 제4 항에 있어서,
    상기 수평 활성층 내에 형성되어 상기 제1 활성 반도체층과 접속하는 상기 P형의 불순물을 포함하는픽업 영역들을 더 포함하되,
    상기 픽업 영역들은 상기 연결 영역에서 상기 적층 구조체들에 인접하게 형성되는 3차원 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제3 활성 반도체층 내에 형성되어 상기 픽업 영역들을 둘러싸는 픽업 확산 억제 영역들을 더 포함하되, 상기 픽업 확산 억제 영역들은 탄소를 포함하는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 주변 회로 구조체 및 상기 제1 활성 반도체층에 각각 연결되는 콘택들을 더 포함하는 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 주변 회로 구조체는 상기 기판 상에 형성된 주변 회로 소자 및 상기 주변 회로 소자와 연결되는 주변 회로 배선 구조체를 포함하는 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제2 활성 반도체층의 상기 불순물 확산 억제 물질은 탄소인 3차원 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 수평 활성층은 상기 제3 활성 반도체층 상에 차례로 배치된 버퍼 절연층과 제 4 활성 반도체층을 더 포함는 3차원 반도체 메모리 장치.
  12. 기판;
    상기 기판 상에 배치되는 주변 회로 구조체; 및
    상기 주변 회로 구조체 상에 배치되고, 상기 주변 회로 구조체와 연결되며, 탄소를 포함하는 수평 활성층을 포함하는 3차원 반도체 메모리 장치.
  13. 제12 항에 있어서,
    상기 수평 활성층은 차례로 적층된 제 1 층, 제 2 층, 및 제 3 층을 포함하되,
    상기 제 1 층은 P형의 반도체층이고,
    상기 제 2 층은 상기 탄소가 포함된 반도체층이고,
    상기 제 3 층은 P형 또는 언도프트된 반도체층이되, 상기 제 3 층의 불순물 농도는 상기 제 1 층의 불순물 농도보다 낮은 3차원 반도체 메모리 장치.
  14. 제13 항에 있어서,
    상기 수평 활성층 내에 배치되는 P형의 픽업 영역을 더 포함하되,
    상기 수평 활성층은 상기 픽업 영역을 통해 상기 주변 회로 구조체에 전기적으로 연결되는 3차원 반도체 메모리 장치.
  15. 기판 상에 주변 회로 소자 및 주변 회로 배선을 형성하고;
    상기 주변 회로 소자 및 상기 주변 회로 배선 구조체를 덮는 하부 몰드 절연막을 형성하고;
    상기 하부 몰드 절연막 상에, 차례로 적층된 제 1, 제 2, 및 제 3 활성 반도체층들을 포함하는 수평 활성층을 형성하고; 그리고
    상기 수평 활성층 상에, 셀 어레이 구조체를 형성하는 것을 포함하되,
    상기 제 1 활성 반도체층은 제1 농도의 불순물로 도핑되어 제1 도전형을 갖고, 상기 제2 활성 반도체층은 상기 제1 활성 반도체층의 상기 불순물이 상기 제 2 활성 반도체층으로 확산되는 것을 억제하는 불순물 확산 억제 물질을 포함하고, 그리고 상기 제3 활성 반도체층은 상기 제1 농도와 다른 제2 농도의 불순물로 도핑되어 상기 제1 도전형을 갖거나, 언도프된 상태인 3차원 반도체 메모리 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 셀 어레이 구조체를 형성하는 것은 서로 평행한 복수 개의 적층 구조체들을 형성하고, 상기 적층 구조체들을 관통하는 수직 구조체들을 형성하고, 상기 적층 구조체들 사이에서 상기 적층 구조체들과 평행하게 연장되는 공통 소오스 영역을 형성하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  17. 제15 항에 있어서,
    상기 제2 활성 반도체층은 탄소를 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  18. 제15 항에 있어서,
    상기 주변 회로 소자 및 주변회로 배선 구조체를 형성하는 것은:
    상기 기판 상에 게이트 전극과 소오스/드레인 영역들을 포함하는 주변 회로 소자를 형성하고,
    상기 기판 상에 상기 주변 회로 소자와 연결되는 콘택 및 상기 콘택과 연결되는 배선을 포함하는 주변 회로 배선 구조체를 형성하는 것을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
  19. 제15 항에 있어서,
    상기 셀 어레이 구조체 둘레의 상기 수평 활성층 내에 픽업 영역을 형성하는 것을 더 포함하되, 상기 픽업 영역은 상기 제1 도전형을 갖도록 형성되는 3차원 반도체 메모리 장치의 제조 방법.
  20. 제15 항에 있어서,
    상기 제3 활성 반도체층 상에 버퍼 절연층과 제4 활성 반도체층을 차례로 형성하는 것을 더 포함하는 3차원 반도체 메모리 장치의 제조 방법.
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